JPH02282966A - Ｖｔｒのサーボシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、ＶＴＲのサーボシステムに関する。

〔発明の概要〕

この発明は、ＶＴＲのサーボシステムにおいて、入力パ
ルスを所定機能に応じて処理し、この処理結果を蓄える
インテリジェンスメモリと、インテリジェンスメモリの
信号を処理するＣＰＵとを備えることにより、ハードウ
ェアの簡単化を図り、る。

〔従来の技術〕

ＶＴＲには、ドラムサーボ、キャプスタンサーボ、トラ
ッキングサーボ、テンションサーボ等、種々のサーボ回
路が必要である。これらのサーボ回路は、基本的に、Ｆ
ＣパルスやＰＧパルスを検出して処理することにより行
われる。

この他に、ＶＴＲには、時、分、秒のカウント表示を行
ったり、巻取りリールや供給リールの回転速度を検出し
てテープ残量を求めたりする回路が設けられる。このよ
うにカウント表示を行ったり、巻取りリールや供給リー
ルの回転速度を検出したりする場合にも、ＦＣパルスや
ＰＣパルスの検出処理が行われる。

〔発明が解決しようとする課題〕

従来のＶＴＲのサーボシステムでは、このようにＦＣパ
ルスやＰＣパルスの検出処理を行ウハル入処理回路が多
数設けられていた。このため、ハードウェアが大規模化
するという問題があった。

また、多数のパルス制御をＣＰＵで行わなければならな
いので、ＣＰＵの負担が増大していた。

更に、個々のパルス処理回路をハードウェアで実現する
と、設計の自由度が低く、設計変更が容易ではない。

したがって、この発明の目的は、ハードウェア規模を縮
小できるとともに、ＣＰＵの負担を軽減でき、設計の自
由度を向上できるサーボシステムを提供することにある
。

〔課題を解決するための手段〕

この発明は、入力パルスを所定機能に応じて処理し、こ
の処理結果を蓄えるインテリジェンスメモリ２と、イン
テリジェンスメモリ２の信号を処理するＣＰＵＩとを備
えたことを特徴とするＶＴＲのサーボシステムである。

〔作用〕

ユニバーサルパルスプロセッサ２は、パルスの入出力を
制御するプロセンサである。このユニバーサルパルスプ
ロセッサ２は、ＣＰＵＩ側からは、単なるメモリと見え
る。

ユニバーサルパルスプロセッサ２を用いルト、ファンク
ションテーブル（ＦＴ）に設定された機能に基づいて、
種々のパルス制御を自動的に行なえる。

このため、サーボシステムにユニバーサルパルスプロセ
ッサ２を用いると、多数のＦＣパルスやＰＧパルスの検
出処理が１つのユニバーサルパルスプロセッサ２で行え
、ハードウェア規模を縮小できる。

〔実施例〕

この発明の一実施例について、以下の順序で説明する。

ａ、サーボシステムの全体構成 り、ドラムサーボ ｂｌ、ドラムの構成 り２．　　ドラムサーボの動作説明 Ｃ，キャプスタンサーボ ｄ、ＣＴＬ）ラッキングサーボ ｅ、テンションサーボ ｅｌ、テンションサーボの概要 ｅ２．テンションサーボ処理の説明 ｆ、ユニバーサルパルスプロセッサを用いり処理ｆｌ、
ユニバーサルパルスプロセッサの概要ｆ２．ユニバーサ
ルパルスプロセッサコア部ｆ３．Ａ／Ｄコンバータ部 ｆ４．　ウオッチドックタイマ部 ｆ５．コマンドの説明 ｆ６．ユニバーサルパルスプロセッサを用いた処理の説
明 ａ、サーボシステムの全体構成 先ず、この発明が適用されたサーボシステムの全体構成
について説明する。

第１図は、この発明が適用されたサーボシステムの全体
構成を示すものである。

第１図において、ｌはシステム全体の制御を行うＣＰＵ
、２は種々のパルス信号の処理を行うユニバーサルパル
スプロセッサである。

ＣＰＵ１とユニバーサルパルスプロセッサ２とは、アド
レスバス及びデータバスを介して接続される。また、Ｃ
ＰＵＩには、ＲＡＭ３及びＲＯＭ４と調整用のデータが
蓄えられる不揮発性ＲＡＭ５とがアドレスバス及びデー
タバスを介して接続される。なお、アドレスバスには、
アドレスデコーダ６が設けられている。

ＣＰＵＩの割り込み入力端子ＩＮＴには、割り込＾コン
トローラ７から割り込み信号が与えられる。ＣＰＬＩＩ
に割り込みコントローラ７から割り込み信号が与えられ
ると、ＣＰＵＩが割り込み処理に入る。

８はサーボ制御に必要な種々の基準信号を形成する基準
信号発生器である。基準信号発生器８には、入力端子９
からビデオ信号の垂直同期信号ＩＮＰＵＴ　Ｖが供給さ
れる。基準信号発生器８で、このビデオ信号の垂直同期
信号ＩＮＰＵＴ　Ｖを基にして、基準垂直信号Ｖ　ＲＥ
Ｆ　、ドラム回転基準信号ＤＲＲＥＦ、テンシゴン割り
込み信号ＴＥＮＳ４ＯＮ　ＩＮＴが形成される。

１０はＣＴＬエンコーダ／デコーダである。記録時には
、ＣＴＬエンコーダ／デコーダで、記録ＣＴ　Ｌ信号Ｃ
ＴＬ　ＲＥＣが形成される。この記録ＣＴＬ信号ＣＴＬ
　ＲＥＣが出力端子１１から出力される。

このＣＴＬ信号ＣＴＬ　ＲＥＣがＣＴＬヘッド（図示せ
ず）により、ＣＴＬ　）ラックに記録される。

再生時には、ＣＴＬヘッドにより再生された再生ＣＴＬ
信号ＰＢ　ＣＴＬが入力端子１２からＣＴＬエンコーダ
／デコーダ１０に供給される。この再生ＣＴＬ信号ＣＴ
Ｌ　ＰＢは、１フイールド当たり３回パルスが出力され
る信号である。ＣＴＬエンコーダ／デコーダｌＯで、こ
の再生ＣＴＬ信号ＣＴＬ　ＰＢから、再生ＣＴＬカラー
フレームパルスＰＢ　ＣＦ　及び再生ＣＴＬフレームパ
ルスＰａ　ＣＴＬ　ＦＲＡＭＥが形成される。再生ＣＴ
ＬカラーフレームパルスＰＢ　ＣＦは、４フイ一ルド周
期で変化する信号である。再生ＣＴＬフレームパルスＰ
Ｂ　ＣＴＬ　ＦＲＡＭＥは、１フレ一ム周期で変化する
信号である。

また、ＣＴＬエンコーダ／デコーダ１０で、基準垂直発
生器８からの基準垂直信号Ｖ　ＲＥＦを基にして、基準
カラーフレームパルスＩＮＰＵＴ　ＣＦが形成される。

また、ＣＴＬエンコーダ／デコーダｌＯで、基準ＣＴＬ
信号ＲＥＦ　ＣＴＬが形成される。

１３はドラム位相計測器である。このドラム位相計測器
１３は、ドラムの回転制御を行う際に用いられる。ドラ
ム位相計測器１３には、基準信号発生器８からドラム回
転基準信号ＤＲＲＥＦが供給されるとともに、分周器２
６からドラム割り込み信号ＤＩ？　ｒＮＴが供給される
。ドラム位相計測器１３で、ドラム回転基準信号ＯＲＲ
ＥＦとドラム割り込み信号ＤＲＩＮＴとの位相差が計測
される。

１５はキャプスタン位相計測器である。このキャプスタ
ン位相計測器１５は、高速でキャプスタン速度制御を行
う際に用いられる。キャプスタン位相計測器１５には、
入力端子３１及び３２から、キャプスタンＦＣパルスＣ
ＡＰ　ＦＧ　Ａ及びキャプスタンＦＣパルスＣＡＰ　Ｐ
Ｇ　Ｂが供給される。キャプスタン位相計測器１５で、
このような２相のキャプスタンＦＣパルスＣＡＰ　ＦＧ
　Ａ及びＣＡＰ　ＦＧ　Ｂの位相差が計測される。

１６はＣＴＬ位相計測器である。ＣＴＬ位相計測器１６
は、ＣＴＬ）ラッキングサーボを行う際に用いられる。

ＣＴＬ位相計測器１６には、ＣＴＬエンコーダ／デコー
ダ１０から基準ＣＴＬ信号ＲＥＦ　ＣＴＬが供給される
とともに、入力端＋１２から再生ＣＴＬ信号ＰＢ　ＣＴ
Ｌが供給される。ＣＴＬ位相計測器１６で、基準ＣＴＬ
信号ＲＥＦ　ＣＴＬと再生ＣＴＬ信号ＰＢ　ＣＴＬとの
位相差が計測される。

１７はＰＷＭ出力回路である。ＰＷＭ出力回路１７から
、各モータの制御状態に応じてパルス幅が変化されたＰ
ＷＭ信号が出力される。このＰＷＭ信号が直流化回路１
８〜２１を介され、出力端子２２〜２５から出力される
。出力端子２２から、巻取りリールモータの制御信号Ｔ
ＲＣ０ＮＴが出力される。出力端子２３から、供給リー
ルモータの制御信号ＳＲＣ０ＮＴが出力される。出力端
子２４から、キャプスタンモータの制御信号ＣＰ　Ｃ０
ＮＴが出力される。出力端子２５から、ドラムモータの
制御信号ＤＲＣ０ＮＴが出力される。

これら基準信号発生器８、ＣＴＬエンコーダ／デコーダ
１０、ドラム位相計測器１３、キャプスタン位相計測器
１５、ＣＴＬ位相計測器１６、ＰＷＭ出力回路１７は、
アドレスバス及びデータバスを介してＣＰＵＩと接続さ
れる。なお、アドレスバス中には、アドレスデコーダ６
が設けられている。

３１〜３８はＦＣ発生器及びＰＧ発生器から出力される
種々のパルス信号の入力端子である。

入力端子３１には、キャプスタンモータの回転を検出す
るＦＣ発生器からのＡ相のキャプスタンＦＧパルスＣＡ
Ｐ　ＰＧ　Ａ　ＰＬＳが供給される。このキャプスタン
ＦＧパルスＣＡＰ　ＦＧ　Ａ　ＰＬＳがユニバーサルパ
ルスプロセッサ２のパルス入力端子Ｕ、に供給されると
ともに、キャプスタン位相計測器１６に供給される。

入力端子３２には、キャプスタンモータの回転を検出す
るＦＣ発生器からのＢ相のキャプスタンＦＧパルスＣＡ
Ｐ　ＦＧ　Ｂ　ＰＬＳが供給される。このキャフ゛スタ
ンＦＧパルスＣＡＰ　ＦＧ　Ｂ　ＰＬＳがユニバーサル
パルスプロセッサ２のパルス入力端子Ｕ、に供給される
とともに、キャプスタン位相計測器１６に供給される。

入力端子３３には、巻取りリールの回転を検出するＦＣ
発生器からのＡ相の巻取りリールＦＧパルスＴＲＦＧ　
Ａ　ＰＬＳが供給される。この巻取りリールＦＧパルス
ＴＲＰＧ　Ａ　ＰＬＳがユニバーサルパルスプロセッサ
２のパルス入力端子Ｕ１゜に供給される。

入力端子３４には、巻取りリールの回転を検出するＦＧ
発生器からのＢ相の巻取りリールＦＧパルスＴＲＦＧ　
Ｂ　ＰＬＳが供給される。この巻取りリールＦＣパルス
ＴＲＦＧ　Ｂ　ＰＬＳがユニバーサルパルスプロセッサ
２のパルス入力端子Ｕ１１に供給される。

入力端子３５には、供給リールの回転を検出するＦＣ発
生器からのＡ相の供給リールＦＧパルスＳＲＦＧ　Ａ　
ＰＬＳが供給される。この供給リールＦＧパルスＳＲＰ
Ｇ　Ａ　ＰＬＳがユニバーサルパルスプロセッサ２のパ
ルス入力端子ＵＩｍに供給される。

入力端子３６には、供給リールの回転を検出するＦＣ発
生器からのＢ相の巻取りリールＦＣパルスＳＲＦＧ　Ｂ
　ＰＬＳが供給される。この巻取りリールＦＣパルスＳ
ＲＦＧ　Ｂ　ＰＬＳがユニバーサルパルスプロセッサ２
のパルス入力端子Ｕ１３に供給される。

入力端子３７には、ドラムの回転を検出するＦＧ発生器
からのドラムＦＣパルスＤＲＦＧ　ＰＬＳが供給される
。このドラムＦＧパルスＯＲＰＧ　ＰＬＳがユニバーサ
ルパルスプロセッサ２のパルス入力端子Ｕ１４に供給さ
れるとともに、分周器２６のクロック入力端子に供給さ
れる。

入力端子３８には、ドラムの回転位相を検出するＰＧ発
生器からのドラムＰＣパルスＤＲＰＧ　ＰＬＳが供給さ
れる。このドラムＰＧパルスＤＲＰＧ　ＰＬＳが分周器
２６のリセット端子に供給されるとともに、ドラムＰＣ
フラグとしてＣＰＵＩに供給される。

４１〜４６は動作状態を検出する種々の検出器である。

巻取りリール電流検出器４１により、巻取りリールモー
タの電流が検出される。この検出出力がユニバーサルパ
ルスプロセッサ２のアナログ入力端子ＡＨ０に供給され
る。

供給リール電流検出器４２により、供給リールモータの
電流が検出される。この検出出力がユニバーサルパルス
プロセッサ２のアナログ入力端子ＡＮＩに供給される。

テープトップ検出器４３により、テープトップのマーカ
ーが検出される。テープエンド検出器４４により、テー
プエンドのマーカーが検出される。

デユー検出器４５により、結露が検出される。テープト
ップ検出器４３、テープエンド検出器４４、デユー検出
器４５の検出出力がスイッチ回路４７ヲ介してユニバー
サルパルスプロセッサ２のアナログ入力端子ＡＨに供給
される。スイッチ回路４７は、ＣＰＵ２からのスイッチ
制御信号により切り換えられる。

なお、ユニバーサルパルスプロセッサ２のアナログ入力
端子にアナログ入力を行う場合には、入力信号を制限す
るリミッタが必要である。このように、複数の検出信号
をスイッチ回路４７で切り換えて同一のアナログ入力端
子Ａ　Ｎ　Ｚに供給するようにすると、リミッタが共用
でき、ハードウェアが簡単化できる。

テンション検出器４６により、テンションアームの角度
が検出される。この検出出力がユニバーサルパルスプロ
セッサ２のアナログ入力ａ子ＡＮｚに供給される。

なお、ユニバーサルパルスプロセッサ２のパルス出力端
子Ｕ６から導出される出力端子４８からは、供給リール
方向信号ＴＲＤＩＲが得られる。

ｂ、ドラムサーボ この発明の一実施例では、ドラムの回転を検出するＦＧ
発生器として、プリンＩ−ＦＧ発生器が用いられる。こ
のプリントＦＣ発生器は、ＦＣパターンをプリント基板
上に形成しておき、このＦＣパターンが形成されたプリ
ント基板をドラムに配設するようにしたものである。プ
リントＦＧ発生器の特徴は、非常に高い精度でドラムＦ
Ｃパルスが得られることにある。プリントＦＣ発生器を
用いた場合、このように高い精度でＦＣパルスが発生で
きるので、ドラムサーボ処理回路の構成の簡単化がはか
れる。

ｂｌ、　　ドラムの構成 プリントド０発生器について説明する。

第２図Ａ及び第２図Ｂは、この発明の一実施例において
用いられるドラムの構成を示す断面図である。第２図Ａ
及び第２図Ｂにおいて、５１は下ドラムであり、下ドラ
ム５１は固定部５２に固定される。

固定部５２と軸５５との間、及び下ドラム５１の中心部
と軸５５との間に、軸受５３及び軸受５４がそれぞれ介
装される。これにより、軸５５が下ドラム５１の中心部
に回転自在に配置される。

下ドラム５１には、ホルダー５５を介して鉄心５６が固
着される。この鉄心５６には、モータを構成するコイル
５７が巻回される。

また、この下ドラム５Ｉ内には、プリント基板５８が配
設される。このプリント基板５Ｂ上には、第２図Ｂに示
すように、ＦＣパターン５９及びＰＧパターン６０が形
成される。

６１はフランジである。フランジ６１は軸５５と固着さ
れる。フランジ６１にホルダー６２が固着される。ホル
ダー６２には、メインマグネット６３が固着されるとと
もに、サブマグネット６４が固着される。

メインマグネット６３は、コイル５７が巻回された鉄心
５６と対向される。このメインマグネット６３と、鉄心
５６に巻回されたコイル５７とにより、モータが構成さ
れる。

サブマグネット６４は、ＦＣパターン５９及びＰＣパタ
ーン６０が形成されるプリント基板５８に対向して配置
される。このサブマグネット６４と、ＦＧパターン５９
及びＰＧパターン６０が形成されているプリント基板５
８とにより、プリントＦＣ及びＰＧ発生器が構成される
。

プリント基板５８上に形成されているＦＣパターン５９
は、第３図に示すように、円周上に等間隔に配設したク
シ歯上の一筆書きパターンである。

このＦＣパターン５９の両端から端子６５及び６６が導
出される。一方の端子６６が基準電位点に接続され、他
方の端子６５がアンプ６７の入力端に接続される。アン
プ６７からＦＧ倍信号出力される。

すなわち、ＦＧパターン５９及びＰＧパターン６０が形
成されているプリント基板５８は、下ドラム５１に固定
されている。これに対して、フランジ６Ｉにホルダー６
２を介して固着されているサブマグネット６４は、プリ
ント基板５８上を回転する。サブマグネット６４が回転
すると、サブマグネット６４の回転に伴って、ＦＧパタ
ーン５９から起電力が発生する。この起電力がアンプ６
７を介して取り出される。このアンプ６７からの信号が
ＦＧ倍信号され、このＦＣ信号を整形してドラムＦＧパ
ルスＤＲＦＧ　ＰＬＳが得られる。

このようなプリントＦＣ発生器では、ＦＧ倍信号起電力
により生じるため、ＦＧ信号中に直流成分が生じない。

このため、直流オフセット補傷を行う必要がな（、その
分、ハードウェアを簡単化できる。

また、所定位相の位置に対応して、プリント基板５８上
にＰＧパターン６０が形成される。このＰＣパターン６
０は、２重のコイルパターンである。サブマグネット６
４が回転すると、所定位相毎に、ＰＣパターン６０がら
起電力が発生する。

この起電力がＰＣ信号とされる。このＰＧ倍信号らドラ
ムＰＣパルスＤＲＰＧ　ＰＬＳが得られる。

プリント基板５８上には、非常に高い精度でパターンを
形成することが可能である。したがって、このようにプ
リント基板５８上にＦＧパターン５９を形成してＦＧ発
生器を構成した場合、ドラムの回転周波数が非常に高い
精度で検出できる。そして、ＦＧパターン５９とＰＧパ
ターン６ｏとが同一のプリント基Ｆｉ、５８上に形成さ
れるので、ＦＧパターン５９とＰＧパターン６０との位
相関係を高い精度で管理できる。このため、ＦＣパルス
とＰＧパルスとの位相補償を行う必要がない。

ｂ２．　　ドラムサーボの動作説明 この発明の一実施例では、このようなプリントＦＣ発生
器及びプリンＩ−ＰＣ発生器を用いて、以下のようにし
てドラムの回転制御がなされる。

ドラムの回転に伴って、第４図Ａに示すように、ドラム
ＦＣ信号が得られる。このドラムＦＣ信号が整形され、
第４図Ｂに示すようなドラムＦＧパルスＤＲＰＧ　ＰＬ
Ｓ得られる。このドラムＦＣパルスＤＲＦＧ　ＰＬＳは
、第１図におけるに入力端子３７から分周器２６のクロ
ック入力端子に供給される。

ＦＣ発生器としてプリン）ＦＧ発生器を用いているので
、このドラムＦＣパルスＤＲＦＧ　ＰＬＳは、高い精度
でドラムの回転周波数情報を示している。

一方、ドラムの回転位相に伴って、第４図Ｃに示すよう
なドラムＰＧ信号が得られる。このドラムＰＧ信号を整
形して、第４図りに示すようなドラムＰＣパルスＤＲＰ
Ｇ　ＰＬＳが得られる。このドラムＰＣパルスＯＲＰＧ
　ＰＬＳが第１図における分周器２６のリセット端子に
供給されるとともに、ドラムＰＣフラグとしてＣＰＵ　
１に供給される。

ＦＣパターン５９とＰＣパターン６０とは同一の基板上
に形成されているので、ドラムＰＧパル７、ＤＩ？　Ｐ
Ｇ　ＰＬＳとドラムＦＧパルスＤＲＦＧＰＬｓとは、位
相関係が正しく設定されている。

この発明の一実施例におけるドラムサーボ回路の特徴は
、ドラムの速度ループを形成するための速度計測とドラ
ムの位相ループを形成するための位相計測とを１つのハ
ードウェアで実現できる点にある。これは、プリントＦ
Ｃ発生器を用いることにより、高い精度でドラムの回転
周波数情報を得ることができることにより可能となる。

すなわち、分周器２６で、第４図已に示すように、ドラ
ムＦＧパルスＤＲＰＧ　ＰＬＳが８分周される。

ドラムＦＧパルスＤＲＰＧ　ＰＬＳはドラム１回転で例
えば４８波出力されるので、分周器２６がらは、ドラム
１回転で５波、８分周信号が得られることになる。

ドラムＰＣパルスＤＲＰＧ　ＰＬＳにより、分周器２６
がリセットされる。これとともに、ＣＰＵＩで第４図Ｆ
に示すように、分周器２６がらの８分周信号がカウント
付される。すなわち、ＣＰＵＩにドラムＰＣフラグが供
給されると、８分周信号のカウント付けが「０」に初期
設定される。そして、後述するように、分周器２６から
の８分周信号が立ち下がる毎に、割り込みコントローラ
７にドラム割り込み信号ＤＲＩＮＴが供給され、ＣＰＵ
　１が割り込み処理に入る。この度に、８分周信号がカ
ウント付けされていく。

すなわち、分周器２６の出力がドラム位相計測器１３に
供給される。ドラム位相計測器１３には、第４図Ｇに示
すように、基準信号発生器８からドラム回転基準信号Ｄ
ＲＲＥＦが供給される。ドラム位相計測器１３で、基準
信号ＤＲＲＥＦの例えば立ち下がりと、分周器２６から
出力される８分周信号の立ち下がりとの位相差データが
求められる。

分周器２６からの８分周信号（第４図Ｅ）の立ち下がり
で、割り込みコントローラ７にドラム割り込み信号ＤＲ
ＩＮＴが供給される。これにより、ＣＰＵＩは割り込み
処理に入り、ドラム位相計測器１３で計測された基準信
号ＤＲＲＥＦと分周器２６の出力との位相差データＰ。

、　Ｐ　ｒ　、Ｐ　ｚ・・・Ｐ、を順次取り込む。これ
とともに、第４図Ｆに示すように、分周器２６から出力
される８分周信号を「０」〜「５」までカウントし、８
分周信号にカウント付けを行っていく。

ドラムＦＣパルスＤＲＦＧ　ＰＬＳのひとつ１つは、正
確にドラムの回転周波数情報を検出しているので、速度
データは、連続する位相差データＰ、、Ｐｌ、Ｐｚ・・
・Ｐ、の差分がら求めらる。つまり、前回の位相差デー
タと今回の位相差データとの差分、すなわち位相差デー
タＰ０と位相差データＰ１との差分（ＰＩ　−ＰＯ）、
位相差データＰ、と位相差データＰ２との差分（Ｐｌ　
−Ｐ、　）、位相差データＰ１と位相差データＰ、との
差分（Ｐ。

Ｐ、）、位相差データＰ、と位相差データＰ４との差分
（Ｐ、−Ｐ、Ｌ位相差データＰ４と位相差データＰ、と
の差分（Ｐ、−Ｐ、）により、回転速度得られる。この
回転速度データからドラムの回転＃御の速度ループが形
成される。

ＣＰＵＩは、８分周信号をカウント付けしてぃるので、
現在入力されている８分周信号のドラムＰＣパルスＤＲ
ＰＧ　ＰＬＳからの位相を知っている。

このため、位相差データＰ０〜Ｐ、のうちの任意のもの
から、位相データが検出できる。この位相データからド
ラムの回転制御の位相ループが形成される。

Ｃ，キャプスタンサーボ 次に高速時のキャプスタン速度サーボについて説明する
。

第１図において、入力端子３１及び３２に、２相のキャ
プスタンＦＧパルスＣＰ　ＰＧ　Ａ　ＰＬＳ及びキャプ
スタンＦＧパルスＣＰ　ＰＧ　Ｂ　ＰＬＳが供給される
。

この２相のキャプスタンＦＣパルスＣＰ　ＦＧ　Ａ　Ｐ
ＬＳとキャプスタンＦＣパルスＣＰ　ＦＧ　Ｂ　ＰＬＳ
との位相差がキャプスタン位相計測器１５で計測される
。

すなわち、キャプスタン位相計測器１５で２相のキャプ
スタンＦＧパルスＣＰ　ＰＧ　Ａ　ＰＬＳとキャプスタ
ンＦＣパルスＣＰ　ＦＧ　Ｂ　ＰＬＳとの位相差が計測
される時点で、キャプスタン位相計測器１５から割す込
みコントローラ７にキャプスタン割り込み信号ＣＰ　Ｉ
ＮＴが供給される。このキャプスタン割り込み信号ＣＰ
　ＩＮＴがＣＰＵＩに供給されると、ＣＰＵ１が割り込
み処理に入り、キャプスタン位相計測器１５で計測され
た２相のキャプスタンＦＧパルスＣＰ　ＰＧ　Ａ　ＰＬ
ＳとキャプスタンＦＣパルスＣＰ　ＰＧ　Ｂ　ＰＬＳと
の位相差データがＣＰＵＩに取り込まれる。この位相差
データにより、キャプスタンの速度ループが形成される
。

なお、低速時のキャプスタン速度サーボは、後に詳述す
るように、ユニバーサルパルスプロセッサ２を用いて行
われる。

ｄ、ＣＴＬ）ラフキングサーボ 次に、ＣＴＬ）ラッキグサーボについて説明する。

第１図において、入力端子１２に、ＣＴＬヘッドにより
再生された再生ＣＴＬ信号Ｐａ　ＣＴＬが供給される。

この再生ＣＴＬ信号ＰＢ　ＣＴＬがＣＴＬ位相計測器１
６に供給される。一方、ＣＴＬエンコーダ／デコーダ１
０からＣＴＬ位相計測器１６に基準ＣＴＬ信号ＲＥＦ　
ＣＴＬが供給される。ＣＴＬ位相計測器１６で、再生Ｃ
ＴＬ信号ＰＢ　ＣＴＬと基準ＣＴＬ信号ＲＥＰ　ＣＴＬ
との位相差が検出される。この位相差データがＣＰＵ１
に供給される。この位相差データに基づいて、トラッキ
ング制御がなされる。

ｅ、テンションサーボ 次に、テンションサーボについて説明する。

ｅｌ、テンションサーボの概要 この発明の一実施例においては、テンションサーボを電
圧ドライブの直流モータで行っている。

電流ドライブでは、トルクドライブとなり、外乱の影響
を受は易いからである。特にポータプル型のＶＴＲにお
いては、振動やローリングが絶えず加わり、電流ドライ
ブでは十分な制御を行えない。

電圧ドライブにすることで、速度ドライブとなり、振動
やローリングに強（なる。ところが、電圧ドライブにし
た場合には、予め所望のトルクをモータに与えておくよ
うな制御ができないため、検出系の応答性の向上と検出
精度の向上をはかる必要がある。

第５図はこの発明の一実施例におけるテンションサーボ
機構の説明図である。第５図において、供給リール７１
は、供給リールモータ７２により駆動される。供給リー
ル７１から引き出された磁気テープ７３がローラガイド
８２で支持され、例えばセラミック性のボスト７４で支
持される。セラミック性のボスト７４は、テンションサ
ーボのアーム７５の一端に植立される。

セラミック性のボスト７４は、例えば比重が２であり、
従来のテンションサーボのボストに用いられていた例え
ばクロム性のもの（例えば比重が８）に比べて、非常に
軽量である。アーム７５は、例えばアルミニウム製であ
る。

アーム７５は、回動軸７６を中心に回動自在に支持され
ており、アーム７５は、スプリング７９により、一方に
付勢されている０回動軸７６には角度センサー７８が取
付けられる。

テープテンションが強くなると、アーム７５が矢印Ａ方
向に回動される。テープテンションが弱くなると、アー
ム７５が矢印Ｂ方向に回動される。

このアーム７５の回動角度が角度センサー７８で検出さ
れる。この角度センサー７８の出力からテープテンショ
ンが検出される。なお、この角度センサー７８が第１図
におけるテンション検出器４６と対応している。

角度センサー７８の出力がテンション検出信号としてユ
ニバーサルパルスプロセッサ２のアナログ入力端子Ａ０
に供給される。ユニバーサルパルスプロセッサ２には、
後に詳述するように、Ａ／Ｄコンバータ２２２部が内蔵
されている。角度センサー７８の出力がこのＡ／Ｄコン
バータ部２２２でディジタル化され、ＣＰＵＩに供給さ
れる。

ＣＰＵＩで、角度センサー７８の出力から検出されるテ
ンションと目標テンションとが比較される。この比較出
力に基づいて、ＰＷＭ出力回路１７から供給リールモー
タの制御信号ＳＲＣ０ＮＴが出力される。

なお、後に詳述するように、角度センサー７８の出力か
ら検出されるテンションデータは、テンション割り込み
信号ＴＥＮＳＩＯＮ　ＩＮＴにより、所定の周期毎にＣ
ＰＵＩに取り込まれる。そして、比例制御とともに、微
分制御、積分制御を行って、制御信号ＳＲＣ０ＮＴを決
定している。

ＰＷＭ出力回路１７からの供給リールモータの制御信号
ＳＲＣ０ＮＴが直流化回路１９を介してモータドライバ
１１０に供給される。モータドライバ１１０の出力が供
給リールモータ７２に供給される。

モータドライバ１１０には、その出力を反転入力端子に
帰還するマイナーループ１１１が設けられ、ローインピ
ーダンスとされる。このため、モータドライバ１１０は
、電圧ドライブ型となる。

モータドライバ１１０により、供給リールモータ７２が
電圧ドライブされ、ｆｆＩＩｍ信号ＳＲＣ０ＮＴに応じ
た速度に供給リールモータ７２の回転速度が制御される
。

このように、この発明の一実施例では、供給リールモー
タ７２が電圧ドライブされる。これにより、供給リール
モータ７２による速度粘性で回転がホールドされる。こ
のため、振動やローリングに強くなる。

ところで、このようにモータを電圧ドライブした場合に
は、予め所望のトルクをモータに与えておくような制御
ができないため、検出系の応答性の向上と検出精度の向
上をはかる必要がある。

この発明の一実施例では、セラミック製のボスト７４が
用いられるともに、アルミニウム製のアーム７５が用い
られ、テープテンシゴン検出機構の軽量化が図られてい
る。このように、テープテンシゴン検出機構の軽量化を
図ったことにより、検出の応答性が向上されるとともに
、アーム７５の他端７５Ｂにカウンタウェイトを設ける
必要がなくなるので、イナーシャによる応答性の遅れや
検出誤差が生じない。

そして、アーム７５は、第６図に示すように、ＶＴＲ８
０のパネル面８０Ａに対して略垂直（側面８０Ｂに対し
て略平行）とされている。

つまり、第６図は、この発明が適用されたＶＴＲの平面
図であり、この実施例では、大型のテープカセット８１
Ａと小型のテープカセット８１Ｂとの両者が使用可能と
されている。

第６図において、大型のテープカセット８１Ａ又は小型
のテープカセッ）８１Ｂの供給リール７１Ａ又は７１Ｂ
から引き出されたテープ７３は、ローラガイド８２、ボ
スト７４、ローラガイド８３、ローラガイド８４、フィ
ックストガイド８５、入口側ガイド８６で支持され、ド
ラム８７に巻付けられ、出口側ガイド８８、フィックス
トガイド８９、フィックストガイド９０で支持され、キ
ャプスタン９１及びピンチローラ９２の間を介され、フ
ィックストガイド９３、ローラガイド９４、ローラガイ
ド９５、ローラガイド９６で支持され、巻取リリール９
７Ａ又は９７Ｂに送られる。

１０１はマスターイレーズヘッド、４３はテープトップ
検出器、１０４はＣＴＬヘフド、１０５はイレーズヘッ
ド、４４はテープエンド検出器である。

第６図に示すように、テープテンションを検出するアー
ム７５は、パネル面８１Ａに対して略垂直とされている
。このような方向にアーム７５を配設すると、アーム７
５が重力の影響を受けにくくなる。

すなわち、このＶＴＲ８０は、第７図Ａに示すように、
そのパネル面８０Ａを地面に対して垂直にして使用され
るか、第７図Ｂに示すように、パネル面８０Ａを上に向
けて使用される。

第７図Ａに示すように、そのパネル面８０Ａを地面に対
して垂直にしてＶＴＲ８０を使用している時には、アー
ム７５の揺動方向と重力の方向Ｇとが直交するので、ア
ーム７５の動きに対して重力が影響を与えることはない
。

また、第７図Ｂに示すように、パネル面８０Ａを上に向
けて使用する場合には、アーム７５の方向が重力の方向
Ｇと略平行になるので、重力による誤差が生じない。

また、第６図に示したように、この一実施例では、ボス
ト７４へのチー１フ３０巻付は角度θが例えば１５０度
とされ、従来のＶＴＲでのボストへのテープの巻付は角
度（５０〜９０度）に比べて大きくとっである。このた
め、アーム７５のコンプライアンスを大きくとれる。電
圧ドライブの場合、僅かな速度リップルが大きなテンシ
ョン変動になることがあるので、コンプライアンスを大
きくとる必要があるからである。

このように、この発明の一実施例では、ボスト７４をセ
ラミック製とし、アーム７５をアルミニウム製とするこ
とより軽量化を図り、アーム７５の他端７５Ｂにカウン
タウェイトを設けないようにしている。これにより、テ
ンシラン検出系の応答性が速められ、検出誤差を小さく
できる。そして、アーム７５がＶＴＲ８０のパネル面８
０Ａに対して略垂直とされている。これにより、検出誤
差を小さくできる。更に、ボスト７４へのチー１フ３０
巻付は角度θを大きくとることにより、コンプライアン
スを大きくとれる。

なお、第６図に示すように、この実施例では、テープ７
３０バツクコート面がボスト７４に当接している。バッ
クコート面は、磁性面に比べて摩擦を小さくできる。こ
のことも、テンシジン検出精度の向上に寄与している。

ｅ２、テンシコンサーボ処理の説明 この発明の一実施例におけるテンションサーボ処理につ
いて説明する。

従来のテンションサーボ回路では、第８図Ａに示すよう
に、検出されたテンションと目標テンションＩ）　＊＊
＊とを比較し、この比較出力に応じて、所定のゲインで
供給リールモータ７２を制御する比例制御だけが行われ
ていた。ところが、このような比例制御だけでは、テー
プ７３とテンションアーム７５或いはテープ７３と供給
リール７１との間で共振を起こすことがあり、ゲインを
高く設定できない。

これに対して、この発明の一実施例では、比例制御ばか
りでなく、第８図Ｂに示すように誤差の微分値に基づい
て供給リールモータ７２を制御する微分制御と、第８図
Ｃに示す誤差の積分値に基づいて供給リールモータ７２
をＨａする積分制御とを行うようにしている。微分制御
を行うことによりダンパーが構成され、検出系の急激な
変動を受けて供給モータ７２が回転してしまうことが防
止できる。

この発明の一実施例におけるテンションサーボ処理につ
いて詳述する。

第１図において、基準信号発生器８からは、第９図に示
すように、所定周期Ｔ、毎にテンシゴン割り込み信号Ｔ
ＥＮＳＩＯＮ　ｒＮＴが発生される。なお、このデフ２
１フ割り込み信号ＴＥＮＳＩＯＮ　ＩＮＴの周波数は、
例えば４８〇七に設定される。このテンシゴン割り込み
信号子ＢＮＳ４ＯＮ　ＩＮＴが割り込みコントローラ７
を介してＣＰＵＩに供給される。ＣＰＵ１にテンシラン
割り込み信号ＴＥＮＳＩＯＮ　ＩＮＴが供給されると、
ＣＰＵＩが割り込み処理に入り、第１Ｏ図にフローチャ
ートで示すような処理がなされ、供給リールモータ７２
に対する駆動電圧が決定される。

すなわち、ＣＰＵ１が割り込み処理に入ると、第５図に
おいてユニバーサルパルスプロセッサ２のアナログ入力
端子Ａｓ＋からユニバーサルパルスプロセッサ２のＡ／
Ｄコンバータ部２２２に供給されてディジタル化された
アーム７５の角度データｄ７がＣＰＵＩに取り込まれ、
この角度データｄ、がＤｌとおかれる（ステップ５ＴＰ
Ｉ）。

前回の処理で得られた角度データｄ１−１がＤｏとおか
れる（ステップ５ＴＰ２）。

ステップＳＴＰ　１で取り込まれたデータＤ、と基準デ
ータＤ□、とが比較され、これにより、比例制御誤差デ
ータが求められる。すなわち、データＤＩと、基準デー
タ００Ｆと、ゲインＧ、とから、比例制御誤差データＥ
、が、 ＥＰ　−（ＤＩ　　ＤＩＥＦ　）　ＸＧＰとして求めら
れる（ステップ５ＴＰ３）。

所定周期Ｔ、毎にテンシラン割り込み信号ＴＥＮＳＩＯ
Ｎ　ＩＮＴが発生され、所定周期Ｔｓ毎に角度データが
得られるので、連続する角度データｄ３−１と角度デー
タｄ、との差分から、微分制御誤差データが得られる。

すなわち、データＤ＋　と、データＤ０と、ゲインＧＤ
とから、微分制御誤差データＥｏが Ｅカ”　（ＤＩ　　　Ｄｏ　）ＸＧＤ として求められる（ステップ５ＴＰ４）加算定数をαと
すると、積分制御誤差データは前回の積分制御誤差デー
タに加算定数αを累積していくことにより求められる。

すなわち、データＤ、が基準データＤ　ＫＥＹを越えて
いるかどうかが判断される（ステップ５ＴＰ５）。

データＤ、が基準データＤ□ｌを越えていれば、前回の
積分制御誤差データＥ、。に加算定数αを加算すること
で、今回の積分制？ｌｌ誤差データＥ＋が求められる（
ステップ５ＴＰ６）。

データＤ１が基準データＤ□ｒを越えていなければ、前
回の積分制御誤差データＥＩＯから加算定数αを減算す
ることで、今回の積分制御誤差データＥ１が求められる
（ステップ５ＴＰ７）。

ステップ５ＴＰ３で求められた比例制御誤差データＥＰ
と、ステップ５ＴＰ４で求められた微分制御誤差データ
Ｅ、と、ステップ５ＴＰ６又はステップ５ＴＰ７で求め
られた積分制御データＥ１が加算され、制御電圧Ｅが Ｅ　＝　ＥＦ　＋　Ｅｌｌ　＋　Ｅ　ｌとして求められ
る。（ステップ５ＴＰ８）。

求められた制ｉｔ圧Ｅで供給リールモータ７２が駆動さ
れる（ステップ５ＴＰ９）。

【、ユニバーサルパルスプロセッサを用いた処理この発
明の一実施例では、ユニバーサルパルスプロセッサ２が
配設されている。ユニバーサルパルスプロセッサ２によ
り、種々のパルス信号の処理が行え、ハードウェアが簡
単化される。

すなわち、低速時のＣＴＬ位相制御を行うためには、基
準カラーフレームパルスＩＮＰＵＴ　ＣＦと再生ＣＴＬ
カラーフレームパルスＰＲＣＦとの位相差を検出する必
要がある。このためには、基準カラーフレームパルスＩ
ＮＰＵＴ　ＣＦと再生ＣＴＬカラーフレームパルスＰＢ
　ＣＦとの位相差をカウントするカウンタが必要である
。

時、分、秒、フレーム数の表示を行わせるためには、再
生ＣＴＬフレームパルスＰＢ　ＣＴＬ　ＰＲＡＭＨのア
ップ／ダウンカウンタが必要である。

ヘッドの切り換えタイミングを決定するためには、ドラ
ムＦＣパルスＯＲＦＧ　ＰＬＳをカウントするカウンタ
が必要である。

巻取りリールの回転速度を検出するためには、２相の巻
取りリールＦＧパルスＴＲＰＧ　Ａ　ＰＬＳと巻取りリ
ールＦＧパルス丁ＲＰＧ　Ｂ　ＰＬＳとの位相差を検出
するカウンタが必要である。

供給リールの回転速度を検出するためには、２相の供給
リールＦＣパルスＳＲＦＧ　Ａ　ＰＬＳと供給リールＦ
ＣパルスＳＲＰＧ　Ｂ　ＰＬＳとの位相差を検出するカ
ウンタが必要である。

低速時にキャプスタンの速度サーボを行うためには、２
相のキャプスタンＦＧパルスＣＡＰ　ＰＧ　Ａ　ＰＬＳ
とキャプスタンＦＧパルスＣＡＰ　ＰＧ　Ｂ　ＰＬＳと
の位相差を検出するカウンタが必要である。

これらのカウンタをハードウェア上に展開すると、ハー
ドウェア規模が非常に大きくなる。バルスプロセッサ２
を用いることにより、上述のような処理を行う際に複数
のカウンタが必要なくなり、ハードウェアの小型化が図
れる。

ｆｌ、ユニバーサルパルスプロセッサの概要ユニバーサ
ルパルスプロセッサ２は、パルスの入出力を制御する汎
用プロセッサである。これは、ＣＰＵＩ側からは、単な
るメモリに見える。したがって、このようなデバイスは
、インテリジェンスメモリと呼べる。

第１１図は、ユニバーサルパルスプロセッサ２の内部構
成を示すものである。

このユニバーサルパルスプロセッサ２は、ユニバーサル
パルスプロセッサコア（ＵＰＣ）部２２１と、Ａ／Ｄコ
ンバータ部２２２と、ウオッチドックタイマ（ＷＤＴ）
部２２３とから構成される。

また、汎用のＲＡＭ２１５及びクロック発生器２１２が
設けられている。外部に導出される端子Ｕ。〜Ｕ、及び
Ｕ、〜ＵＩｓからのパルス信号は、ポーｌ−２２５及び
２２６を介して入出力される。アナログ入力端子Ａ８゜
〜ＡＨ１からのアナログ信号は、ボート２２４を介して
人力される。ユニバーサルパルスプロセッサ２とＣＰＵ
Ｉとは、インターフェースコントローラ２１３を介して
データがやりとりされる。

ユニバーサルパルスプロセッサコア（ＵＰＣ）部２２１
は、１６ビツトのＡＬＵ２３２を内蔵したプログラマブ
ルなパルス入出カモジュールで、カウンタ、シック、コ
ンベアレジスタ又はキャッチャレジスタとなる１６ビツ
ト×２４本の汎用レジスタ２３３と、１６本のパルス入
出力端子を持ち、応用機器に適合した効率的なパルス制
御システムが実現可能である。また、１５種類のコマン
ドを組合せることにより、複雑なパルス制御を自動的に
行わせることができるため、ＣＰＵの負担を大幅に軽減
できる。

ｆ２．ユニバーサルパルスプロセッサコア部第１２図は
、ユニバーサルパルスプロセッサコア（ＵＰＣ）部２２
１の構成を示すものである。

ユニバーサルパルスプロセッサコア（ＵＰＣ）部２２１
は、ファンクションテーブル（ＦＴ）２３１と、ＡＬＵ
２３２と、１６ビツトの２４本のＵＰＰデータレジスタ
（ＵＤＲ）２３３とからなる。ファンクションテーブル
（ＦＴ）２３１には、最大１６のファンクシジンがプロ
グラム可能である。パルスｌ１０２３４は、ＵＰＰＩ１
０レジスタ２３７と、エツジディテクタ２３８と、ステ
ータスディテクタ２３９とから構成される。

２４０は割り込みコントローラである０割り込みコント
ローラ２４０には、インターラブドステータスレジスタ
２４３が設けられる。

ファンクシテンテーブル（ＦＴ）２３１に記憶されたフ
ァンクションが順番に読み出され、ＵＰＰコントロール
部２４１でファンクシジンコマンドが解読される。この
ファンクションがＡＬＵ２３２、ＵＰＰデータレジスタ
（ＵＤＲ）２３３及びパルスＴ１０２３４を制御して、
エグゼキューションユニット２４２で実行される。

ファンクションテーブル（ＦＴ）２３１へのファンクシ
ョンの設定は、事前にデータバス経由で行われる。実行
は、１ステツプづつ順番に行われるため、パルス入出力
の分解能はファンクシラン設定数に依存する０例えば、
１６ＭＨｚ水晶振動子を接続した４ＭＨｚ動作時に、１
６フアンクシヨンを設定した場合の分解能は５μｓとな
る。ＵＰＰデータレジスタ（ＵＤＲ）２３３は、動作中
もリード／ライト可能である。

ｆ３．Ａ／Ｄコンバータ部 第１１図において、Ａ／Ｄコンバータ部２２２は、１０
ビツトの逐次比較型Ａ／Ｄコンバータである。入力チャ
ンネル数は１０で、最大４チヤンネルまでスキャン選択
が行なえる。

ｆ４．　ウオッチドックタイマ部 第１１図において、ウオッチドックタイマ部２２３は、
ＩＯビットのプリスケーラと８ビツトのカウンタと、ウ
オッチドックタイマレジスタとから構成される。プリス
ケーラは、２ＭＨｚの内部りロックをカウントし、キャ
リーを８ビツトカウンタに出力する。プリスケーラの分
周比は、設定値により０．１２８〜１３ｍ５までの７段
階が設定できる。

通常はカウンタがオーバーフローしないよう、データバ
ス経由で定期的にカウンタがリセットされる。万一カウ
ンタがオーバーフローすると、オーバーフロー信号器が
ウオッチドックタイマ−のオーバーフロー出力端子から
出力される。これにより、システムのオーバーフローが
監視できる。

ｆ５．　コマンドの説明 このユニバーサルパルスプロセッサ２では、１５種類の
専用コマンドが設定できる。これらのコマンドについて
説明する。

コマンドＦＲ３，ＩＮＳ、ＵＤＳＳＧＴＳは、カウンタ
／タイマとパルス入力機能のコマンドである。

ＦＲ３：フリーランカウントし、指定された信号の立ち
上がり又は立ち下がりでキャプチャーする。

ｌＮＳｒカウンタは、指定された信号の立ち上がり又は
立ち下がりでキャプチャーと同時にリセットされる（パ
ルスの周期測定）。

ＵＤＳｒカウンタは、カウント方向指定信号によりアッ
プカウント及びダウンカウントし、指定された信号の立
ち上がり又は立ち下がりでキャプチャーされる。

ＧＴＳ：カウンタのクロックは、指定された信号でゲー
トされ、カウンタはゲート信号の立ち上がりエツジまた
は立ち下がりエツジでキャプチャーされる。

コマンドＦＲＣ，ｌＮＣ５ＰＷＣ，Ｏ３Ｃは、カウンタ
／タイマとパルス出力機能のコマンドである。

ＦＲＣ：フリーランカウントし、コンベアレジスタとの
比較結果を出力する。

ｌＮＣｓカウンタがコンベアレジスタと一致すると、パ
ルスを出力し、カウンタはリセットされる（周期パルス
出力）。

ＰＷＣ：カウントしながら、コンベアレジスタとの比較
結果を出力する。カウンタは指定された信号の指定され
たエツジでリセットされる。

ＯＳＣ：指定された信号の指定されたエツジでカウンタ
が起動し、コンベアレジスタと一致するまでワンショッ
トのパルスを出力する。

コマンドＦＦＣ，ＴＰＣ，ＧＴＣ，，ＣＴＯは、特殊カ
ウンタ／タイマ機能のコマンドである。

ＦＦＣ：デユーティ５０％のパルスを出力する。

ＴＰＣ：２相のパルス信号の位相関係によりアップカウ
ント及びダウンカウントする。

ＧＴＣｎカウンタのクロックは、指定された信号でゲー
トされ、コンベアレジスタとの比較結果を出力する。カ
ウンタはゲート信号の指定されたエツジでリセットされ
る（パルス幅の大小比較）。

ＣＴＯ二Ｉ−リガー信号とイネーブル信号の論理積でカ
ウンタを起動し、コンベアレジスタと一致するまでワン
ショットのパルスを出力する。

コマンドＳ　ＩＴ、ＳＯＴ、ＳＰＯは、シフタとパルス
入出力機能のコマンドである。

ＳＩＴ：入力信号をシフト入力し、指定された信号の指
定されたエツジでラッチされる。

ＳＯＴ：リロードされたデータを、シフトまたはローテ
ートしながら出力する。

ＳＰＯ：リロードされたデータを、シフトまたはローテ
ートしながらパラレル出力する。

ｆ６．ユニバーサルパルスプロセラサラ用いり処理の説
明 第１図に示したように、ユニバーサルパルスプロセッサ
２のパルス入力端子Ｕ２にはＣＴＬエンコーダ／デコー
ダｌＯからの基準カラーフレームパルスＩＮＰＵＴ　Ｃ
Ｐが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ４
にはＣＴＬエンコーダ／デコーダ１０からの再生ＣＴＬ
カラーフレームパルスＰＢ　ＣＦ　ｈ＜供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ、
にはＣＴＬエンコーダ／デコーダ１０からの再生ＣＴＬ
フレームパルスＰＢ　ＣＴＬ　ＦＲＡＭＥが供給される
。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ、
には入力端子３１からキャプスタンＦＧパルスＣＰ　Ｆ
Ｇ　Ａ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ、
には入力端子３２からキャブスクンＦＣパルスＣＰ　Ｆ
Ｇ　Ｂ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ１
゜には入力端子３３から巻取リリールＦＣパルスＴＲＦ
Ｇ　Ａ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子Ｕ、
には入力端子３４から巻取りリールＦＣパルスＴＲＦＧ
　Ｂ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子ＵＩ
！には入力端子３５から供給リールＦＧパルスＳＲＦＧ
　Ａ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子ｔＬ
ｘには入力端子３６から供給リールＦＧパルスＳＲＰＧ
　Ｂ　ＰＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子ＵＩ
４には入力端子３７からドラムＦＧパルスＤＲＦＧ　Ｐ
ＬＳが供給される。

ユニバーサルパルスプロセッサ２のパルス入力端子ＵＩ
５には入力端子１２から再生ＣＴＬ信号ＰＢＣＴＬが供
給される。

この発明の一実施例では、ファンクションテーブル（Ｆ
Ｔ）２３１に、以下のようなファンクション（ＦＮＲ１
−ＦＮＲ１２）が設定される。

・ＦＮＲ１ コマンドＦＲ３を用いて、データレジスタＵＤＲ１をカ
ウント動作させ、巻取りリールＦＧパルスＴＲＰＧ　Ａ
　ＰＬＳの両エツジでキャプチャーし、データレジスタ
ＵＤＲ１の値をデータレジスタＵＤＲ４に取り込む。

このステップは、巻取りリールの方向を検出するために
、レジスタをセットするためのステップである。

・ＦＮＲ２ コマンドＴＰＣを用いて、２相のキャプスタンＦＧパル
スＣＡＰ　ＰＧ　Ａ　ＰＬＳとキャプスタンＦＣパルス
ＣＡＰ　ＦＧ　Ｂ　ＰＬＳとの位相関係により、データ
レジスタＵＤＲＯをアップカウント又はダウンカウント
させる。

このステップにより、２相のキャプスタンＦＣパルスＣ
ＡＰ　ＰＧ　Ａ　ＰＬＳとキャプスタンＦＧパルスＣＡ
Ｐ　ＦＧ　Ｂ　ＰＬＳとの位相差が検出される。これは
、低速時のキャプスタンの速度ループを形成するのに用
いられる。

・ＦＮＲ３ コマンドＴＰＯを用いて、２相の巻取りリールＦＧパル
スＴＲＦＧ　Ａ　ＰＬＳと巻取りリールＦＧパルスＴＲ
ＰＧ　Ｂ　ＰＬＳとの位相関係により、データレジスタ
ＵＤＲ１をアップカウント又はダウンカウントさせる。

このステップにより、２相の巻取リリールＦＧパルスＴ
ＲＰＧ　Ａ　ＰＬＳと巻取りリールＦＣパルスＴＲＦＧ
　Ｂ　ＰＬＳとの位相差が検出される。これは、巻取り
リールの速度を検出するのに用いられる。

・ＦＮＲ４ コマンドＴＰＯを用いて、２相の供給リールＦＧパルス
ＳＲＦＧ　Ａ　ＰＬＳと供給リールＦＣパルス５ＲＦＧ
　Ｂ　ＰＬＳとの位相関係により、データレジスタＵＤ
Ｒ２をアップカウント又はダウンカウントさせる。

このステップにより、２相の供給リールＦＣパルスＳＲ
ＦＧ　Ａ　ＰＬＳと供給リールＦＧパルスＳＲＰＧＢ　
ＰＬＳとの位相差が検出される。これは、供給リールの
速度を検出するのに用いられる。

・ＦＮＲ５ コマンドＦＲＣを用いて、データレジスタＵＤＲ１をコ
ンベアレジスタとし、データレジスタＵＤＲ４の値とデ
ータレジスタＵＤＲＬとを比較し、その比較結果を出力
する。

ＦＮＲＩで、データレジスタＵＤＲ１はフリーランカウ
ンタ動作され、データレジスタＵＤＲ４には巻取りリー
ルＦＧパルスＴＲＰＧ　Ａ　ＰＬＳの両エツジでキャプ
チャーされたデータレジスタＵＤＲ１の値が取り込まれ
ているので、データレジスタＵＤＲ４の値とデータレジ
スタＵＤＲ１との比較結果を出力することにより、巻取
リリールの回転方向が検出できる。

・　ＦＮＲ６ コマンドＦＲ３を用いて、データレジスタＵＤＲ６をカ
ウント動作させ、キャプスタンＦＧパルスＣＡ　ＰＧ　
Ａ　ＰＬＳの立ち下がりエツジでキャプチャーし、デー
タレジスタＵＤＲ６の値をデータレジスタＵＤＲ７に取
り込む。

このステップにより、キャプスタンの回転周期が検出さ
れる。

・ＦＮＲ７ コマンドＦＲ３を用いて、ドラムＦＧパルスＤＲＦＧ　
ＰＬＳをデータレジスタＵＤＲ９でカウントさせる。

このステップにより、ドラムＦＧパルスＤＲＦＧＰＬＳ
がカウントされ、このカウント値からヘッドの切り換え
タイミングが求められる。

・ＦＮＲ８ コマンドＩＮＳを用いて、データレジスタＵＤＲ８をカ
ウント動作させ、再生ＣＴＬカラーフレームパルスＰＢ
　ＣＦの立ち上がりエツジでリセットする。

このステップにより、再生ＣＴＬカラーフレームパルス
ＰＢ　ＣＦの立ち上がりエツジでリセットされる傾斜波
が形成される。

・ＦＮＲ９ コマンドＦＲ３を用いて、データレジスタＵＤＲ８の値
を基準カラーフレームパルスＩＮＰＵＴ　ＣＦの立ち上
がりエツジでキャプチャーし、データレジスタＵＤＲ８
の値をデータレジスタＵＤＲＩＩに取り込む。

これにより、ＦＮＲ８のステップで形成された傾斜波が
基準カラーフレームパルスＩＮＰＵＴ　ＣＦの立ち上が
りでキャプチャーされ、基準カラーフレームパルスＩＮ
ＰＵＴ　ＣＦの立ち上がりエツジと再生ＣＴＬカラーフ
レームパルスＰＢＣＦの立ち上がりエツジとの位相差が
検出される。

・ＦＮＲ１０ コマンドＩＮＳを用いて、データレジスタＵＤＲ１２を
カウント動作させ、再生ＣＴＬカラーフレームパルスＰ
ＲＣＦの立ち下がりエツジでリセットする。

このステップにより、再生ＣＴＬカラーフレームパルス
ＰＢ　ＣＰの立ち下がりエツジでリセットされる傾斜波
が形成される。

・ＦＮＲＩＩ コマンドＦＲ３を用いて、データレジスタＵＤＲ１２の
値を基準カラーフレームパルスＩＮＰＵＴ　ＣＦの立ち
下がりエツジでキャプチャーし、データレジスタＵＤＲ
１２の値をデータレジスタＵＤＲ１１に取り込む。

これにより、ＦＮＲ１０のステップで形成された傾斜波
が基準カラーフレームパルスＩＮＰ［ＩＴ　ＣＦの立ち
下がりでキャプチャーされ、基準カラーフレームパルス
ＩＮＰＵＴ　ＣＦの立ち下がりエツジと再生ＣＴＬカラ
ーフレームパルスＰＢ　ＣＦ立ち下がりエツジとの位相
差が検出される。

ＦＮＲ９及びＦＮＲＩＩで求められた位相差を用いて、
ＣＴＬ位相ロックループが形成される。

・ＦＮＲＩ２ コマンドＵＤＳを用いて、データレジスタＵＤＲＩＯで
、再生ＣＴＬフレームパルスＰＲＣＦを、端子Ｕ０から
得られる供給リールの方向に応じて、アップカウント及
びダウンカウントする。

このカウント値を用いて、時、分、秒、フレーム番号の
テープカウント表示がなされる。

このように、ユニバーサルパルスプロセッサ２により、
基準カラーフレームパルスＩＮＰＵＴ　ｃｐと再生ＣＴ
ＬカラーフレームパルスＰＢ　ＣＴＬ　ＦＲＡＭＥとの
位相差の検出（ＦＮＲ８〜ＦＮＲＩＩ）、再生ＣＴＬフ
レームパルスＰａ　ＣＴＬ　ＦＲＡＭＥのアップ／ダウ
ンカウント（ＦＮＲＩ２）、ドラムＦＧパルスＤＲＰＧ
　ＰＬＳのカウント（ＦＮＲ７）、２相の巻取りリール
ＦＣパルスＴＲＦＧ　Ａ　ＰＬＳと巻取りリールＦＧパ
ルスＴＲＦＧ　Ｂ　ＰＬＳとの位相差の検出（ＦＮＲ３
）、供給リールの方向検出（ＦＮＲＩ、ＦＮＲ５）、２
相の供給リールＦＣパルスＳｔ？　ＦＧ　Ａ　ＰＬＳと
供給リールＦＧパルスＳＲＦＧ　Ｂ　ＰＬＳとの位相差
の検出（ＦＮＲ４）、２相のキャプスタンＦＧパルスＣ
ＡＰ　ＦＧ　Ａ　ＰＬＳとキャプスタンＦＣパルスＣＡ
ＰＰＧ　Ｂ　ＰＬＳとの位相差検出（ＦＮＲ２）、キャ
プスタンの回転周期（ＦＮＲ６）が行われる。

〔発明の効果〕

この発明によれば、ユニバーサルパルスプロセッサ２に
より、基準カラーフレームパルスＩＮＰＵＴＣＦと再生
ＣＴＬカラーフレームパルスＰＲＣＰ　との位相差の検
出処理、再生ＣＴＬフレームパルスＰＢＣＴＬ　ＦＲＡ
？ｌＥのアップ／ダウンカウント、ドラムＦＧパルスＤ
ＲＦＧ　ＰＬＳのカウント、２相の巻取りリールＦＧパ
ルスＴＲＦＧ　Ａ　ＰＬＳとＴＲＦＧ　Ｂ　ＰＬＳとの
位相差の検出処理、供給リールの方向検出処理、２相の
供給リールＦＧパルスＳＲＰＧ　Ａ　ＰＬＳとＳＲＦＧ
　Ｂ　ＰＬＳとの位相差の検出処理、２相のキャプスタ
ンＦＧパルスＣＰ　ＦＧ　Ａ　ＰＬＳとＣＰ　ＦＧ　Ｂ
　ＰＩ、Ｓとの位相差の検出処理、キャプスタンの回転
周期計測処理を行うことができる。

このように、この発明によれば、種々のパルス制御を１
つのユニバーサルパルスプロセッサ２で実現しているの
で、ハーバウェア規模が縮小できるとともに、ＣＰＵの
負担を軽減できる。

また、ユニバーサルパルスプロセッサ２は、ファンクシ
ョンテーブルに設定されたファンクシ町ンに基づいて処
理が行われるので、設計変更が容易である。

【図面の簡単な説明】

第１図はこの発明が適用されたサーボシステムの全体構
成を示すブロック図、第２図Ａ及び第２図Ｂはこの発明
の一実施例におけるドラムの構成を示す断面図、第３図
はプリントＦＧの説明に用いる接続図、第４図はドラム
サーボの説明に用いるタイミング図、第５図はテンショ
ンサーボの説明に用いる斜視図、第６図はテンションサ
ーボの説明に用いる平面図、第７図Ａ及び第７図Ｂはテ
ンションサーボの説明に用いる斜視図、第８図はテンシ
ョンサーボの説明に用いるグラフ、第９図はテンション
サーボの説明に用いるタイミング図。 第１０図はテンションサーボの説明に用いるフローチャ
ート、第Ｉ１図及び第１２図はユニバーサルパルスプロ
セッサの説明に用いるブロック図である。 図面における主要な符号の説明 １：ＣＰＵ、２：ユニバーサルパルスプロセッサ。 ８：基準信号発生器、１０：ＣＴＬエンコーダ／デコー
ダ。

Claims (1)

1. 【特許請求の範囲】 入力パルスを所定機能に応じて処理し、この処理結果を
   蓄えるインテリジェンスメモリと、上記インテリジェン
   スメモリの信号を処理するＣＰＵと を備えたことを特徴とするＶＴＲのサーボシステム。