JP2924820B2 - 電子回路の接続検査方法および接続検査装置 - Google Patents
電子回路の接続検査方法および接続検査装置Info
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- JP2924820B2 JP2924820B2 JP8270050A JP27005096A JP2924820B2 JP 2924820 B2 JP2924820 B2 JP 2924820B2 JP 8270050 A JP8270050 A JP 8270050A JP 27005096 A JP27005096 A JP 27005096A JP 2924820 B2 JP2924820 B2 JP 2924820B2
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Description
【０００１】
【発明の属する技術分野】本発明は電子回路基板の接続
方法および検査装置に関し、特に表面実装部品のリード
の半田付けおよび配線接続を検査する方法および接続検
査装置に関する。
方法および検査装置に関し、特に表面実装部品のリード
の半田付けおよび配線接続を検査する方法および接続検
査装置に関する。
【０００２】
【従来の技術】表面実装部品のリードの半田接続検査方
法として、種々の方法が提案されている。代表的な方法
としては、エレクトロニクス実装技術誌の１９９４年７
月号Ｐ．４１〜Ｐ．４４の「足浮き検出機能付ＳＭＴテ
スター；迎修著」に記載されたような非動作テスターと
呼ばれる装置を用いて、部分各端子の容量値、インピー
ダンス、抵抗値などを測定し、良品値との比較結果から
判定する方法がある。これらはＨＰ社のＴｅｓｔＪｅｔ
方式、テラダイン社のＷａｖｅＳｃａｎ方式、日置電機
社の４端子抵抗測定方式などが実用化されている。しか
しこれらの方式も容量を測定したり磁場を発生させたり
する特殊なプローブが測定部品毎に必要であるためフィ
クスチャ（設備）が高価であったり、また専用のフィク
スチャを必要としない４端子抵抗測定方式の場合は、部
品の各端子のリードとパッド間の接触抵抗を測るための
プローブを部品の狭ピッチ化に対応してコンタクトさせ
ることが困難であったり、またコンタクトさせる時の衝
撃によりリードやパッドに損傷（打痕）を与えたりす
る、などの課題があった。
法として、種々の方法が提案されている。代表的な方法
としては、エレクトロニクス実装技術誌の１９９４年７
月号Ｐ．４１〜Ｐ．４４の「足浮き検出機能付ＳＭＴテ
スター；迎修著」に記載されたような非動作テスターと
呼ばれる装置を用いて、部分各端子の容量値、インピー
ダンス、抵抗値などを測定し、良品値との比較結果から
判定する方法がある。これらはＨＰ社のＴｅｓｔＪｅｔ
方式、テラダイン社のＷａｖｅＳｃａｎ方式、日置電機
社の４端子抵抗測定方式などが実用化されている。しか
しこれらの方式も容量を測定したり磁場を発生させたり
する特殊なプローブが測定部品毎に必要であるためフィ
クスチャ（設備）が高価であったり、また専用のフィク
スチャを必要としない４端子抵抗測定方式の場合は、部
品の各端子のリードとパッド間の接触抵抗を測るための
プローブを部品の狭ピッチ化に対応してコンタクトさせ
ることが困難であったり、またコンタクトさせる時の衝
撃によりリードやパッドに損傷（打痕）を与えたりす
る、などの課題があった。
【０００３】これらの課題を解決する方法として、特願
平８−０５４０２４号に「電子部品の半田接続検査方法
及び検査装置」としてＥＯセンサー（電界強度センサ
ー）を使った同検査方法および検査装置が出願されてい
る。この検査方法を図５により説明する。図５は、ＥＯ
センサーを使った半田接続検査方法に好適な検査装置の
従来例を最もよく表した図である。この図において、回
路基板２１上に実装されたデバイス２２のリード２３の
うちの半田接続部２６とは離れたリード肩部２５に、電
界強度を検出するＥＯセンサー２７が近接配置された状
態で、リード２３が半田接続されるべき回路基板２１上
のパッド２４にプローブ１９がコンタクトされ、信号源
２０から電圧が印加される。この印加された電圧に対し
ＥＯセンサー２７でリード肩部２５の電界強度が検出さ
れ、ＥＯセンサー２７からの出力を信号処理部２８は信
号レベルの大きさとして判定する。以上により、リード
２３と回路基板１上のパッド２４との半田接続状態およ
び隣接リードとのショート有無が検査される。
平８−０５４０２４号に「電子部品の半田接続検査方法
及び検査装置」としてＥＯセンサー（電界強度センサ
ー）を使った同検査方法および検査装置が出願されてい
る。この検査方法を図５により説明する。図５は、ＥＯ
センサーを使った半田接続検査方法に好適な検査装置の
従来例を最もよく表した図である。この図において、回
路基板２１上に実装されたデバイス２２のリード２３の
うちの半田接続部２６とは離れたリード肩部２５に、電
界強度を検出するＥＯセンサー２７が近接配置された状
態で、リード２３が半田接続されるべき回路基板２１上
のパッド２４にプローブ１９がコンタクトされ、信号源
２０から電圧が印加される。この印加された電圧に対し
ＥＯセンサー２７でリード肩部２５の電界強度が検出さ
れ、ＥＯセンサー２７からの出力を信号処理部２８は信
号レベルの大きさとして判定する。以上により、リード
２３と回路基板１上のパッド２４との半田接続状態およ
び隣接リードとのショート有無が検査される。
【０００４】この方法ならば高価なフィクスチャを必要
とせず、また電界強度の検出側は非接触のためリードへ
の損傷もない。しかし、電圧の印加についてはパッドと
の物理的なコンタクト方式を採用しているため、パッド
への損傷という問題は依然として残されている。さら
に、半田接続されるリードの長さとパッドの長さの設計
条件やデバイスの実装位置のずれによっては、プローブ
をコンタクトさせることのできるパッド上のスペースが
ほとんど無い場合や、パッドに電圧を印加しているつも
りがリードの先端に直接印加してしまい正常な検査がで
きない場合も考えられる。
とせず、また電界強度の検出側は非接触のためリードへ
の損傷もない。しかし、電圧の印加についてはパッドと
の物理的なコンタクト方式を採用しているため、パッド
への損傷という問題は依然として残されている。さら
に、半田接続されるリードの長さとパッドの長さの設計
条件やデバイスの実装位置のずれによっては、プローブ
をコンタクトさせることのできるパッド上のスペースが
ほとんど無い場合や、パッドに電圧を印加しているつも
りがリードの先端に直接印加してしまい正常な検査がで
きない場合も考えられる。
【０００５】一方、上記のようなプローブを使わない方
法としてバウンダリィスキャンによる検査方法がある。
バウンダリィスキャンは、ＩＥＥＥ１１４９．１（１９
９０）に「IEEE Standard Test Access Part and Bound
ary Scan Architecture」として標準化されており、Par
ker.K.P, "The Boundary Scan Handbook"(1992)を含め
数々の刊行物があり、日本でも特開平７−１２８３９８
号の「プリント基板のテスト容易化実装方式」を始め、
多数の関連特許が出願されている。しかし、バウンダリ
ィスキャン単独での検査方式では、実際にどこの場所に
故障があるのかという観測性の点で十分とは言えないた
め、表面実装部品のリードの半田付けや配線接続の不良
箇所を検出する場合には使用できない。
法としてバウンダリィスキャンによる検査方法がある。
バウンダリィスキャンは、ＩＥＥＥ１１４９．１（１９
９０）に「IEEE Standard Test Access Part and Bound
ary Scan Architecture」として標準化されており、Par
ker.K.P, "The Boundary Scan Handbook"(1992)を含め
数々の刊行物があり、日本でも特開平７−１２８３９８
号の「プリント基板のテスト容易化実装方式」を始め、
多数の関連特許が出願されている。しかし、バウンダリ
ィスキャン単独での検査方式では、実際にどこの場所に
故障があるのかという観測性の点で十分とは言えないた
め、表面実装部品のリードの半田付けや配線接続の不良
箇所を検出する場合には使用できない。
【０００６】
【発明が解決しようとする課題】上述したように従来の
半田接続検査方法ではパッドに物理的なコンタクトを行
なって電圧を印加する方法を採用している。このため、
第１に、パッドへ損傷を与えるという問題がある。同じ
ような問題として基板製造後に設計変更が発生し基板の
配線パターンをジャンパー線などで修正する場合、この
ジャンパー線の端を直接パッドに半田付けするようなケ
ースもあり、従来のようにパッドへ物理的なコンタクト
を行うとジャンパー線にも損傷を与え、断線させる危険
性もある。
半田接続検査方法ではパッドに物理的なコンタクトを行
なって電圧を印加する方法を採用している。このため、
第１に、パッドへ損傷を与えるという問題がある。同じ
ような問題として基板製造後に設計変更が発生し基板の
配線パターンをジャンパー線などで修正する場合、この
ジャンパー線の端を直接パッドに半田付けするようなケ
ースもあり、従来のようにパッドへ物理的なコンタクト
を行うとジャンパー線にも損傷を与え、断線させる危険
性もある。
【０００７】また、第２の問題として物理的なコンタク
トは表面実装部品のリードの狭ピッチがさらに進んだ場
合、コンタクトそのものが困難になるという課題を抱え
ている。
トは表面実装部品のリードの狭ピッチがさらに進んだ場
合、コンタクトそのものが困難になるという課題を抱え
ている。
【０００８】さらに、第３の問題としてパッドに半田接
続されるリードとパッドの長さの設計条件やデバイス全
体の実装位置のずれによっては、プローブをコンタクト
させることのできるパッド上のスペースがほとんど無
く、パッドに電圧を印加しているつもりがリードの先端
に直接印加してしまうと、当該リードは電気的に接続状
態となって良品と誤判定されて、不良を見逃すケースが
発生するという問題がある。
続されるリードとパッドの長さの設計条件やデバイス全
体の実装位置のずれによっては、プローブをコンタクト
させることのできるパッド上のスペースがほとんど無
く、パッドに電圧を印加しているつもりがリードの先端
に直接印加してしまうと、当該リードは電気的に接続状
態となって良品と誤判定されて、不良を見逃すケースが
発生するという問題がある。
【０００９】本発明の目的は、上述した従来技術の問題
点を解消し、信号給電（ソース）側、信号検出（セン
ス）側ともに非接触として、検査対象のデバイスに損傷
を与えず、今後のリードの狭ピッチ化にも対応でき、検
査が容易で確実性の高い、電子回路の接続検査方法およ
び接続検査装置を提供することにある。
点を解消し、信号給電（ソース）側、信号検出（セン
ス）側ともに非接触として、検査対象のデバイスに損傷
を与えず、今後のリードの狭ピッチ化にも対応でき、検
査が容易で確実性の高い、電子回路の接続検査方法およ
び接続検査装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、回路基板上に実装される半導体回路を主と
する電子デバイスのリードの半田付けや配線接続を検査
する接続検査方法において、前記回路基板上にて前記リ
ードが配線を通じて接続される相手方の電子デバイスの
バウンダリィスキャンセルから所定の信号を前記リード
に送出し、前記リードもしくは配線の近辺に配置した電
界強度センサーにより前記リードもしくは配線に誘起さ
れる電界強度を測定し、送出した前記所定の信号と測定
した前記電界強度の波形を比較して前記リードもしくは
配線の接続不良有無を判定することを特徴とする。
に本発明は、回路基板上に実装される半導体回路を主と
する電子デバイスのリードの半田付けや配線接続を検査
する接続検査方法において、前記回路基板上にて前記リ
ードが配線を通じて接続される相手方の電子デバイスの
バウンダリィスキャンセルから所定の信号を前記リード
に送出し、前記リードもしくは配線の近辺に配置した電
界強度センサーにより前記リードもしくは配線に誘起さ
れる電界強度を測定し、送出した前記所定の信号と測定
した前記電界強度の波形を比較して前記リードもしくは
配線の接続不良有無を判定することを特徴とする。
【００１１】また本発明は、回路基板上に実装される半
導体回路を主とする電子デバイスのリードの半田付けや
配線接続を検査する接続検査装置において、前記回路基
板上にて前記リードが配線を通じて接続される相手方の
電子デバイスのバウンダリィスキャンセルから所定の信
号を前記リードに送出するためのバウンダリィスキャン
制御回路と、前記リードもしくは配線の近辺に配置して
前記リードもしくは配線に誘起される電界強度を測定す
るための電界検出センサーと、前記電界検出センサーの
配置座標を制御する電界検出センサー座標制御部と、送
出された前記所定の信号と前記電界検出センサーにより
測定した検出信号とを比較して前記リードもしくは配線
の接続不良有無を判定する信号処理部と、予め与えられ
た検査対象リードの番号名と前記回路基板の設計情報を
基に、前記バウンダリィスキャン制御回路、電界検出セ
ンサー座標制御部、および信号処理部の３つを連携させ
ながら制御する全体制御部と、から構成されることを特
徴とする。
導体回路を主とする電子デバイスのリードの半田付けや
配線接続を検査する接続検査装置において、前記回路基
板上にて前記リードが配線を通じて接続される相手方の
電子デバイスのバウンダリィスキャンセルから所定の信
号を前記リードに送出するためのバウンダリィスキャン
制御回路と、前記リードもしくは配線の近辺に配置して
前記リードもしくは配線に誘起される電界強度を測定す
るための電界検出センサーと、前記電界検出センサーの
配置座標を制御する電界検出センサー座標制御部と、送
出された前記所定の信号と前記電界検出センサーにより
測定した検出信号とを比較して前記リードもしくは配線
の接続不良有無を判定する信号処理部と、予め与えられ
た検査対象リードの番号名と前記回路基板の設計情報を
基に、前記バウンダリィスキャン制御回路、電界検出セ
ンサー座標制御部、および信号処理部の３つを連携させ
ながら制御する全体制御部と、から構成されることを特
徴とする。
【００１２】上記のとおりの発明では、全体制御部は、
検査対象となるリードの番号名が登録されると前記回路
基板の設計情報に基づき電界検出センサ−座標制御部を
通じて検査対象のリードもしくはその配線の近辺に電界
検出センサーを自動的に配置すると同時に、前記リード
につながるデバイス中のバウンダリィスキャンセルを決
定し、当該バウンダリィスキャンセルよりバウンダリィ
スキャン制御回路を用いて所定の信号を送出し、この送
出された信号を電界検出センサーにより電界強度として
検出し、さらに信号処理部により前記電界検出センサー
で受けた電界強度と送出した前記所定の信号の波形を比
較して前記リードもしくは配線の接続不良有無を判定す
るように制御する。
検査対象となるリードの番号名が登録されると前記回路
基板の設計情報に基づき電界検出センサ−座標制御部を
通じて検査対象のリードもしくはその配線の近辺に電界
検出センサーを自動的に配置すると同時に、前記リード
につながるデバイス中のバウンダリィスキャンセルを決
定し、当該バウンダリィスキャンセルよりバウンダリィ
スキャン制御回路を用いて所定の信号を送出し、この送
出された信号を電界検出センサーにより電界強度として
検出し、さらに信号処理部により前記電界検出センサー
で受けた電界強度と送出した前記所定の信号の波形を比
較して前記リードもしくは配線の接続不良有無を判定す
るように制御する。
【００１３】したがって、信号の印加にバウンダリィス
キャンを使ってパッドには物理的なコンタクトを行わな
いことで非接触となるので、パッドに損傷を与えること
が防止できる。
キャンを使ってパッドには物理的なコンタクトを行わな
いことで非接触となるので、パッドに損傷を与えること
が防止できる。
【００１４】同じく物理的なコンタクトを行わないの
で、リードとパッドの長さの設計条件やデバイス全体の
実装位置のずれに起因し、パッドに印加しているつもり
が直接にリードの先端に電圧を印加してしまい、該リー
ドが電気的に接続状態となり良品と誤判定し、不良を見
逃すようなケースの発生を防ぐことができる。
で、リードとパッドの長さの設計条件やデバイス全体の
実装位置のずれに起因し、パッドに印加しているつもり
が直接にリードの先端に電圧を印加してしまい、該リー
ドが電気的に接続状態となり良品と誤判定し、不良を見
逃すようなケースの発生を防ぐことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明の、電子回路の接続検査方法
に好適な検査装置の実施形態を説明するための図であ
る。
に好適な検査装置の実施形態を説明するための図であ
る。
【００１７】本実施形態の接続検査装置は図１に示すよ
うに、回路基板１上に実装されたデバイス２のリード３
に近接して配置されるＥＯセンサー（電界検出センサ
ー）７と、リード３が半田付けされるパッド４が配線パ
ターン９を通じてつながる相手方のパッド１０に接続さ
れているデバイス１１の中にあり検査対象に電界を発生
させるための信号を送出するバウンダリィスキャンセル
１２と、前記のＥＯセンサー７がこのバウンダリィスキ
ャンセル１２より送られてくる信号の電界強度を測定
し、検査対象が正しく接続されているかを判定する信号
処理部８とから少なくとも構成される。
うに、回路基板１上に実装されたデバイス２のリード３
に近接して配置されるＥＯセンサー（電界検出センサ
ー）７と、リード３が半田付けされるパッド４が配線パ
ターン９を通じてつながる相手方のパッド１０に接続さ
れているデバイス１１の中にあり検査対象に電界を発生
させるための信号を送出するバウンダリィスキャンセル
１２と、前記のＥＯセンサー７がこのバウンダリィスキ
ャンセル１２より送られてくる信号の電界強度を測定
し、検査対象が正しく接続されているかを判定する信号
処理部８とから少なくとも構成される。
【００１８】次に、上記の装置の動作について説明す
る。
る。
【００１９】回路基板１上に実装されたデバイス２のリ
ード３に近接してＥＯセンサー７が配置される。そし
て、リード３が半田付けされるパッド４が配線パターン
９を通じてつながる相手方のパッド１０に接続されてい
るデバイス１１の中にあるバウンダリィスキャンセル１
２より当該リード３に電界を誘起するための所定の信号
が送出される。その後、前記のＥＯセンサー７がバウン
ダリィスキャンセル１２より送られてくる信号の電界強
度を測定し、リード３が半田接続されるべき回路基板１
上のパッド４の半田接続部６の状態および隣接リードと
のショート、送出元のバウンダリィスキャンセルとの間
の配線９のオープン、ショートについて信号処理部８が
不良の有無の判定を行う。
ード３に近接してＥＯセンサー７が配置される。そし
て、リード３が半田付けされるパッド４が配線パターン
９を通じてつながる相手方のパッド１０に接続されてい
るデバイス１１の中にあるバウンダリィスキャンセル１
２より当該リード３に電界を誘起するための所定の信号
が送出される。その後、前記のＥＯセンサー７がバウン
ダリィスキャンセル１２より送られてくる信号の電界強
度を測定し、リード３が半田接続されるべき回路基板１
上のパッド４の半田接続部６の状態および隣接リードと
のショート、送出元のバウンダリィスキャンセルとの間
の配線９のオープン、ショートについて信号処理部８が
不良の有無の判定を行う。
【００２０】
【実施例】さらに、上述の実施の形態について実施例を
挙げて詳しく説明する。
挙げて詳しく説明する。
【００２１】図２は、本発明の電子回路の接続検査方法
に好適な検査装置の一実施例を構成するブロック図、図
３は図２に示した装置の動作フローを示す図、図４は図
２に示した装置のタイミングチャートを示す図である。
また図２にバウンダリィスキャン回路１７として描いた
ブロック内のＴＤＩはテストデータ入力を、ＴＣＫはテ
ストクロックを、ＴＭＳはテストモード信号を、ＴＤＯ
はテストデータ出力を表している。また、図２ではデバ
イス間を接続する配線が１本しか示していないが、配線
が複数本あっても以下の説明には影響しない。
に好適な検査装置の一実施例を構成するブロック図、図
３は図２に示した装置の動作フローを示す図、図４は図
２に示した装置のタイミングチャートを示す図である。
また図２にバウンダリィスキャン回路１７として描いた
ブロック内のＴＤＩはテストデータ入力を、ＴＣＫはテ
ストクロックを、ＴＭＳはテストモード信号を、ＴＤＯ
はテストデータ出力を表している。また、図２ではデバ
イス間を接続する配線が１本しか示していないが、配線
が複数本あっても以下の説明には影響しない。
【００２２】本実施例による接続検査装置は図２に示す
ように、検査対象となるデバイス２のリード（不図示）
の番号名が登録されると回路基板１の設計情報（例えば
配線パターンやパッドの配置座標）に基づきＥＯセンサ
−座標制御部１６を通じて前記リードもしくは配線の近
辺にＥＯセンサー７を自動的に配置すると同時に、前記
リードにつながるデバイス１１中のバウンダリィスキャ
ンセル１２を決定し、このバウンダリィスキャンセル１
２よりバウンダリィスキャン制御回路１７を用いて所定
の信号１８を送出し、この送出された信号１８をＥＯセ
ンサー７により電界強度として検出し、さらに信号処理
部８によりＥＯセンサー７で受けた電界強度と送出した
所定の信号１８の波形を比較して前記リードもしくは配
線の接続状態を判定するように全体制御部１５で制御す
るものである。
ように、検査対象となるデバイス２のリード（不図示）
の番号名が登録されると回路基板１の設計情報（例えば
配線パターンやパッドの配置座標）に基づきＥＯセンサ
−座標制御部１６を通じて前記リードもしくは配線の近
辺にＥＯセンサー７を自動的に配置すると同時に、前記
リードにつながるデバイス１１中のバウンダリィスキャ
ンセル１２を決定し、このバウンダリィスキャンセル１
２よりバウンダリィスキャン制御回路１７を用いて所定
の信号１８を送出し、この送出された信号１８をＥＯセ
ンサー７により電界強度として検出し、さらに信号処理
部８によりＥＯセンサー７で受けた電界強度と送出した
所定の信号１８の波形を比較して前記リードもしくは配
線の接続状態を判定するように全体制御部１５で制御す
るものである。
【００２３】以下、図２乃至図４を参照し、上記の装置
の全体制御部１５に基づく動作フローを説明する。
の全体制御部１５に基づく動作フローを説明する。
【００２４】まず、測定者は検査対象のデバイスおよび
半田接続箇所を含む回路基板１を基板搭載ステージ１４
に搭載し固定する（図３のステップＳ３０）。
半田接続箇所を含む回路基板１を基板搭載ステージ１４
に搭載し固定する（図３のステップＳ３０）。
【００２５】次に図３に示したフローに従い、検査対象
となるデバイス２のリードの番号を全体制御部１５に登
録する。このとき、全体制御部１５には回路基板１の配
線設計データを予め記憶し、検査対象となるリードの番
号と、ＥＯセンサー８を配置する回路基板１上の座標と
が対応できるようにしておく（図３のステップＳ３
１）。尚、配置座標の情報は最低でも検査対象となるリ
ード近辺にて１箇所は必要であり、不良箇所をより正確
に突き止めるには配置座標の情報は多い程良く、表層
（第１層）やビアホール（Via Hole）といった電界を検
出しやすい箇所を選択しておくことが望ましい。
となるデバイス２のリードの番号を全体制御部１５に登
録する。このとき、全体制御部１５には回路基板１の配
線設計データを予め記憶し、検査対象となるリードの番
号と、ＥＯセンサー８を配置する回路基板１上の座標と
が対応できるようにしておく（図３のステップＳ３
１）。尚、配置座標の情報は最低でも検査対象となるリ
ード近辺にて１箇所は必要であり、不良箇所をより正確
に突き止めるには配置座標の情報は多い程良く、表層
（第１層）やビアホール（Via Hole）といった電界を検
出しやすい箇所を選択しておくことが望ましい。
【００２６】このように検査対象となるリードの番号が
登録されると、全体制御部１５はＥＯセンサー座標制御
部１６を通じ、登録されたリード番号に対応する座標デ
ータに基づきＥＯセンサー８を最初は検査対象となるリ
ードに近接配置させる（図３のステップＳ３２）。ま
た、全体制御部１５はバウンダリィスキャン制御回路１
７に対して、検査対象となる回路基板１の接続情報と登
録されたリード番号とから、信号送出するバウンダリィ
スキャンセル１２を決定し、ＩＥＥＥ１１４９．１に準
拠するバウンダリィスキャンの仕様に従いＥＯセンサー
７を配置したリード及びこれに隣接するリードに該当す
るバウンダリィスキャンセル１３を待機状態か捕獲状態
にしておく（図３のステップＳ３３）。そして、全体制
御部１５はバウンダリィスキャン制御回路１７を用い、
信号送出が決定されたバウンダリィスキャンセル１２か
ら検査対象となるリードへ、所定の信号１８として例え
ば論理レベル「０」「１」を一定周期にて繰り返し送り
出す（図３のステップＳ３４、及び図４の（ａ））。こ
のように例えば「０」「１」「０」「１」・・・といっ
た所定の信号１８を送出したいのであれば、バウンダリ
ィスキャン制御回路１７のＴＤＩ端子より「０」「１」
「０」「１」・・・といった信号をＴＣＫ端子からのク
ロックに同期させてデバイス１１に送り込み、さらに必
要なクロック数だけシフトさせることにより、該当のバ
ウンダリィスキャンセル１２より、この「０」「１」
「０」「１」・・・の信号を検査対象のリードへ送出で
きる。
登録されると、全体制御部１５はＥＯセンサー座標制御
部１６を通じ、登録されたリード番号に対応する座標デ
ータに基づきＥＯセンサー８を最初は検査対象となるリ
ードに近接配置させる（図３のステップＳ３２）。ま
た、全体制御部１５はバウンダリィスキャン制御回路１
７に対して、検査対象となる回路基板１の接続情報と登
録されたリード番号とから、信号送出するバウンダリィ
スキャンセル１２を決定し、ＩＥＥＥ１１４９．１に準
拠するバウンダリィスキャンの仕様に従いＥＯセンサー
７を配置したリード及びこれに隣接するリードに該当す
るバウンダリィスキャンセル１３を待機状態か捕獲状態
にしておく（図３のステップＳ３３）。そして、全体制
御部１５はバウンダリィスキャン制御回路１７を用い、
信号送出が決定されたバウンダリィスキャンセル１２か
ら検査対象となるリードへ、所定の信号１８として例え
ば論理レベル「０」「１」を一定周期にて繰り返し送り
出す（図３のステップＳ３４、及び図４の（ａ））。こ
のように例えば「０」「１」「０」「１」・・・といっ
た所定の信号１８を送出したいのであれば、バウンダリ
ィスキャン制御回路１７のＴＤＩ端子より「０」「１」
「０」「１」・・・といった信号をＴＣＫ端子からのク
ロックに同期させてデバイス１１に送り込み、さらに必
要なクロック数だけシフトさせることにより、該当のバ
ウンダリィスキャンセル１２より、この「０」「１」
「０」「１」・・・の信号を検査対象のリードへ送出で
きる。
【００２７】その後、送出された信号１８はＥＯセンサ
ー７により電界強度として検出される（図３のステップ
Ｓ３５）。そしてＥＯセンサー７で受けた信号に対し
て、信号処理部８はノイズ成分除去等の処理を行った
後、予め定めた所定の信号１８（例えば「０」「１」
「０」「１」・・・）と比較し、判定を行う（図３のス
テップＳ３６）。
ー７により電界強度として検出される（図３のステップ
Ｓ３５）。そしてＥＯセンサー７で受けた信号に対し
て、信号処理部８はノイズ成分除去等の処理を行った
後、予め定めた所定の信号１８（例えば「０」「１」
「０」「１」・・・）と比較し、判定を行う（図３のス
テップＳ３６）。
【００２８】ここで図４に、ＥＯセンサー７を配置した
リードに送られるバウンダリィスキャンセル１２からの
送出信号に対するＥＯセンサー７で検出される信号の様
子を場合分けして示す。図４の（ａ）は検査対象となる
リードに送出されるバウンダリィスキャンセル１２から
の送出信号、（ｂ）はデバイス２におけるリード接続が
良品の場合のＥＯセンサー７による検出信号、（ｃ）は
デバイス２にて隣接リード間のショートを含む場合のＥ
Ｏセンサー７による検出信号、（ｄ）は隣接配線間のシ
ョートを含む場合のＥＯセンサー７による検出信号を表
した波形図である。
リードに送られるバウンダリィスキャンセル１２からの
送出信号に対するＥＯセンサー７で検出される信号の様
子を場合分けして示す。図４の（ａ）は検査対象となる
リードに送出されるバウンダリィスキャンセル１２から
の送出信号、（ｂ）はデバイス２におけるリード接続が
良品の場合のＥＯセンサー７による検出信号、（ｃ）は
デバイス２にて隣接リード間のショートを含む場合のＥ
Ｏセンサー７による検出信号、（ｄ）は隣接配線間のシ
ョートを含む場合のＥＯセンサー７による検出信号を表
した波形図である。
【００２９】図４の（ａ）に示すようにバウンダリィス
キャンセル１２による信号が送出されてきた場合、ＥＯ
センサー７の検出結果は良品ならば図４の（ｂ）に示す
ような波形となる。ところが、例えばリードＮ＋１を検
査したところ半田接続の不良あるいは配線の断線でオー
プン状態にあるならば正常な値に達せずに図４の（ｃ）
に示すような波形になる。一方、例えば隣接するリード
Ｎ＋１とＮ＋２の間でハンダブリッジが発生しているよ
うなショート不良の場合、隣接リードにも電界が誘起さ
れることから正常な状態よりも大きな電界強度が検出さ
れ、図４の（ｄ）に示すような波形となる。また、例え
ばリードＮ＋２につながる配線がショート不良の場合、
一例であるがショートした相手方の配線が「Ｈ」レベル
であると図４の（ｅ）に示すようにＧＮＤレベルまで下
がらない状態になる。
キャンセル１２による信号が送出されてきた場合、ＥＯ
センサー７の検出結果は良品ならば図４の（ｂ）に示す
ような波形となる。ところが、例えばリードＮ＋１を検
査したところ半田接続の不良あるいは配線の断線でオー
プン状態にあるならば正常な値に達せずに図４の（ｃ）
に示すような波形になる。一方、例えば隣接するリード
Ｎ＋１とＮ＋２の間でハンダブリッジが発生しているよ
うなショート不良の場合、隣接リードにも電界が誘起さ
れることから正常な状態よりも大きな電界強度が検出さ
れ、図４の（ｄ）に示すような波形となる。また、例え
ばリードＮ＋２につながる配線がショート不良の場合、
一例であるがショートした相手方の配線が「Ｈ」レベル
であると図４の（ｅ）に示すようにＧＮＤレベルまで下
がらない状態になる。
【００３０】図３に戻り、ＥＯセンサー７による最初の
座標での判定結果が不良と検出された場合（図３のステ
ップＳ３７）、同リードに対するＥＯセンサー７の配置
座標が複数定義されているなら全体制御部１５は次項の
座標読み出しを行い（図３のステップＳ３８）、上記ス
テップＳ３２〜Ｓ３６のフローに従って再度検査を行
う。オープン不良についてはこの２回目の検査の判定が
正常であるなら、不良箇所はＥＯセンサー７の１回目の
配置座標と２回目の配置座標で限定される区間にあると
判明する。
座標での判定結果が不良と検出された場合（図３のステ
ップＳ３７）、同リードに対するＥＯセンサー７の配置
座標が複数定義されているなら全体制御部１５は次項の
座標読み出しを行い（図３のステップＳ３８）、上記ス
テップＳ３２〜Ｓ３６のフローに従って再度検査を行
う。オープン不良についてはこの２回目の検査の判定が
正常であるなら、不良箇所はＥＯセンサー７の１回目の
配置座標と２回目の配置座標で限定される区間にあると
判明する。
【００３１】以上のようにして一つのリードに対する検
査が終了したら（図３のステップＳ３９）、全体制御部
１５は次に登録されているリードに対し、ステップＳ３
１に戻り同じ手順にて検査を行う。尚、登録されるリー
ドの番号は予め連続的蓄積しておき、順次連続的に検査
を行うことも本実施例では考えられる。
査が終了したら（図３のステップＳ３９）、全体制御部
１５は次に登録されているリードに対し、ステップＳ３
１に戻り同じ手順にて検査を行う。尚、登録されるリー
ドの番号は予め連続的蓄積しておき、順次連続的に検査
を行うことも本実施例では考えられる。
【００３２】
【発明の効果】以上説明したように本発明は、検査対象
となる電子デバイスのリードが回路基板上の配線を通じ
て接続される相手方の電子デバイスのバウンダリィスキ
ャンセルを信号給電に用い、検査対象となるリードもし
くは配線の近辺に配置した電界検出センサーを信号検出
に用いたことにより、完全に非接触な状態で電子回路の
接続検査が可能となったので、回路基板と電子デバイス
にコンタクトによる損傷を与えることがない。また、信
号給電にバウンダリィスキャン回路方式を採ることで、
目的の検査対象リードにつながる配線に対して容易に信
号を送出できる。さらに、非接触であるため検査対象リ
ードの実装位置ずれや狭ピッチ化に対しても疑似不良や
不良見逃しといった誤判定のない信頼性の高い検査が可
能である。
となる電子デバイスのリードが回路基板上の配線を通じ
て接続される相手方の電子デバイスのバウンダリィスキ
ャンセルを信号給電に用い、検査対象となるリードもし
くは配線の近辺に配置した電界検出センサーを信号検出
に用いたことにより、完全に非接触な状態で電子回路の
接続検査が可能となったので、回路基板と電子デバイス
にコンタクトによる損傷を与えることがない。また、信
号給電にバウンダリィスキャン回路方式を採ることで、
目的の検査対象リードにつながる配線に対して容易に信
号を送出できる。さらに、非接触であるため検査対象リ
ードの実装位置ずれや狭ピッチ化に対しても疑似不良や
不良見逃しといった誤判定のない信頼性の高い検査が可
能である。
【図１】本発明の、電子回路の接続検査方法に好適な検
査装置の実施形態を説明するための図である。
査装置の実施形態を説明するための図である。
【図２】本発明の、電子回路の接続検査方法に好適な検
査装置の一実施例を構成するブロック図である。
査装置の一実施例を構成するブロック図である。
【図３】図２に示した装置の動作フローを示す図であ
る。
る。
【図４】図２に示した装置のタイミングチャートを示す
図である。
図である。
【図５】ＥＯセンサーを使った半田接続検査方法に好適
な検査装置の従来例を最もよく表した図である。
な検査装置の従来例を最もよく表した図である。
１ 回路基板 ２、１１ デバイス ３ リード ４、１０ パッド ５ リード肩部 ６ 半田接続部 ７ ＥＯセンサー ８ 信号処理部 ９ 配線パターン １２ バウンダリィスキャンセル（送信側） １３ バウンダリィスキャンセル １４ 基板搭載ステージ １５ 全体制御部 １６ ＥＯセンサー座標制御部 １７ バウンダリィスキャン制御回路 １８ 信号
Claims (3)
- 【請求項１】 回路基板上に実装される半導体回路を主
とする電子デバイスのリードの半田付けや配線接続を検
査する接続検査方法において、 前記回路基板上にて前記リードが配線を通じて接続され
る相手方の電子デバイスのバウンダリィスキャンセルか
ら所定の信号を前記リードに送出し、前記リードもしく
は配線の近辺に配置した電界強度センサーにより前記リ
ードもしくは配線に誘起される電界強度を測定し、送出
した前記所定の信号と測定した前記電界強度の波形を比
較して前記リードもしくは配線の接続不良有無を判定す
ることを特徴とする、電子回路の接続検査方法。 - 【請求項２】 回路基板上に実装される半導体回路を主
とする電子デバイスのリードの半田付けや配線接続を検
査する接続検査装置において、 前記回路基板上にて前記リードが配線を通じて接続され
る相手方の電子デバイスのバウンダリィスキャンセルか
ら所定の信号を前記リードに送出するためのバウンダリ
ィスキャン制御回路と、 前記リードもしくは配線の近辺に配置して前記リードも
しくは配線に誘起される電界強度を測定するための電界
検出センサーと、 前記電界検出センサーの配置座標を制御する電界検出セ
ンサー座標制御部と、 送出された前記所定の信号と前記電界検出センサーによ
り測定した検出信号とを比較して前記リードもしくは配
線の接続不良有無を判定する信号処理部と、 予め与えられた検査対象リードの番号名と前記回路基板
の設計情報を基に、前記バウンダリィスキャン制御回
路、電界検出センサー座標制御部、および信号処理部の
３つを連携させながら制御する全体制御部と、から構成
されることを特徴とする、電子回路の接続検査装置。 - 【請求項３】 前記全体制御部は、検査対象となるリー
ドの番号名が登録されると前記回路基板の設計情報に基
づき前記電界検出センサ−座標制御部を通じて前記リー
ドもしくは配線の近辺に前記電界検出センサーを自動的
に配置すると同時に、前記リードにつながるデバイス中
のバウンダリィスキャンセルを決定し、当該バウンダリ
ィスキャンセルより前記バウンダリィスキャン制御回路
を用いて所定の信号を送出し、この送出された信号を前
記電界検出センサーにより電界強度として検出し、さら
に前記信号処理部により前記電界検出センサーで受けた
電界強度と送出した前記所定の信号の波形を比較して前
記リードもしくは配線の接続不良有無を判定するように
制御するものである請求項２に記載の電子回路の接続検
査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270050A JP2924820B2 (ja) | 1996-10-11 | 1996-10-11 | 電子回路の接続検査方法および接続検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8270050A JP2924820B2 (ja) | 1996-10-11 | 1996-10-11 | 電子回路の接続検査方法および接続検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10115654A JPH10115654A (ja) | 1998-05-06 |
| JP2924820B2 true JP2924820B2 (ja) | 1999-07-26 |
Family
ID=17480835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8270050A Expired - Lifetime JP2924820B2 (ja) | 1996-10-11 | 1996-10-11 | 電子回路の接続検査方法および接続検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11782085B2 (en) | 2019-11-26 | 2023-10-10 | Samsung Electronics Co., Ltd. | Semiconductor test device and system and test method using the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731128B2 (en) | 2000-07-13 | 2004-05-04 | International Business Machines Corporation | TFI probe I/O wrap test method |
| TWI339733B (en) * | 2007-09-28 | 2011-04-01 | Test Research Inc | Electronic device testing system and method |
-
1996
- 1996-10-11 JP JP8270050A patent/JP2924820B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11782085B2 (en) | 2019-11-26 | 2023-10-10 | Samsung Electronics Co., Ltd. | Semiconductor test device and system and test method using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10115654A (ja) | 1998-05-06 |
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