JP2921371B2 - 高耐圧ｍｏｓトランジスタ - Google Patents
高耐圧ｍｏｓトランジスタInfo
- Publication number
- JP2921371B2 JP2921371B2 JP5317575A JP31757593A JP2921371B2 JP 2921371 B2 JP2921371 B2 JP 2921371B2 JP 5317575 A JP5317575 A JP 5317575A JP 31757593 A JP31757593 A JP 31757593A JP 2921371 B2 JP2921371 B2 JP 2921371B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- layer
- epitaxial layer
- region
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高耐圧ＭＯＳトランジス
タに関し、詳しくは、オフセットゲート構造を有する横
型の高耐圧ＭＯＳトランジスタに関する。
タに関し、詳しくは、オフセットゲート構造を有する横
型の高耐圧ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】例えば、オフセットゲート構造を有する
横型の高耐圧ＭＯＳトランジスタの具体的構造例を図２
に示して説明する。
横型の高耐圧ＭＯＳトランジスタの具体的構造例を図２
に示して説明する。
【０００３】この高耐圧ＭＯＳトランジスタは、同図に
示すようにＰ- 型のサブストレート基板１上にＮ- 型の
エピタキシャル層２を形成し、そのエピタキシャル層２
に選択的な不純物拡散によりＰ- 型の拡散層３を形成す
る。その拡散層３内にＮ-型のオフセット領域４を形成
すると共にその表層部にＮ+ 型のドレイン領域５を形成
し、そのドレイン領域５に電気的接続されたドレイン電
極６を形成する。また、拡散層３の表層部にオフセット
領域４から離間してＮ+ 型のソース領域７及びソース領
域７に隣接してＰ+ 型のコンタクト領域８を形成し、そ
れらソース領域７及びコンタクト領域８に電気的接続さ
れたソース電極９を形成する。更に、オフセット領域４
とソース領域９間の表層部上にゲート酸化膜１０を介し
てポリシリコン等のゲート電極１１を形成する。
示すようにＰ- 型のサブストレート基板１上にＮ- 型の
エピタキシャル層２を形成し、そのエピタキシャル層２
に選択的な不純物拡散によりＰ- 型の拡散層３を形成す
る。その拡散層３内にＮ-型のオフセット領域４を形成
すると共にその表層部にＮ+ 型のドレイン領域５を形成
し、そのドレイン領域５に電気的接続されたドレイン電
極６を形成する。また、拡散層３の表層部にオフセット
領域４から離間してＮ+ 型のソース領域７及びソース領
域７に隣接してＰ+ 型のコンタクト領域８を形成し、そ
れらソース領域７及びコンタクト領域８に電気的接続さ
れたソース電極９を形成する。更に、オフセット領域４
とソース領域９間の表層部上にゲート酸化膜１０を介し
てポリシリコン等のゲート電極１１を形成する。
【０００４】尚、図示しないが、上記構成からなる高耐
圧ＭＯＳトランジスタは、バイポーラトランジスタ等の
他の半導体素子とともに共通のサブストレート基板１上
に組み込まれており、バイポーラトランジスタ等の他の
半導体素子がアイソレーション領域でもって絶縁分離さ
れた構造となっている。
圧ＭＯＳトランジスタは、バイポーラトランジスタ等の
他の半導体素子とともに共通のサブストレート基板１上
に組み込まれており、バイポーラトランジスタ等の他の
半導体素子がアイソレーション領域でもって絶縁分離さ
れた構造となっている。
【０００５】この高耐圧ＭＯＳトランジスタでは、ドレ
イン電極６とソース電極９間に電圧を印加してそのドレ
イン電位を上げていくと、オフセット領域４と拡散層３
との接合部から空乏層ａ，ａ’が拡がってくるため、ゲ
ート酸化膜１０にかかる電圧は緩和される。このように
してゲート酸化膜を厚くしなくても高耐圧のＭＯＳトラ
ンジスタを実現している。
イン電極６とソース電極９間に電圧を印加してそのドレ
イン電位を上げていくと、オフセット領域４と拡散層３
との接合部から空乏層ａ，ａ’が拡がってくるため、ゲ
ート酸化膜１０にかかる電圧は緩和される。このように
してゲート酸化膜を厚くしなくても高耐圧のＭＯＳトラ
ンジスタを実現している。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の高耐圧ＭＯＳトランジスタでは、ゲート酸化膜１０
にかかる電圧を緩和させるためにオフセット領域４を設
けているので、その分、例えば、エピタキシャル層２を
ソース電極９と同電位とした場合に、拡散層３が完全に
空乏化するまでにエピタキシャル層２にパンチスルーし
ないように拡散層３を深く形成しなければならない。そ
の結果、拡散層３の表面積も大きくならざるを得ないた
め、デバイス自体が大型化すると共に、エピタキシャル
層２も厚くしなければならなくなり、コストアップを招
来する他、拡散層４及びエピタキシャル層３の形成に時
間がかかるという問題もあった。
来の高耐圧ＭＯＳトランジスタでは、ゲート酸化膜１０
にかかる電圧を緩和させるためにオフセット領域４を設
けているので、その分、例えば、エピタキシャル層２を
ソース電極９と同電位とした場合に、拡散層３が完全に
空乏化するまでにエピタキシャル層２にパンチスルーし
ないように拡散層３を深く形成しなければならない。そ
の結果、拡散層３の表面積も大きくならざるを得ないた
め、デバイス自体が大型化すると共に、エピタキシャル
層２も厚くしなければならなくなり、コストアップを招
来する他、拡散層４及びエピタキシャル層３の形成に時
間がかかるという問題もあった。
【０００７】この問題を解消する手段として、特開昭６
２−９５８６３号公報に開示されたような高耐圧ＭＯＳ
トランジスタがある。このＭＯＳトランジスタは、図３
に示すように前述の高耐圧ＭＯＳトランジスタと異な
り、オフセット領域を設けることなく、拡散層３’をソ
ース領域７及びコンタクト領域８を囲繞するように配置
し、エピタキシャル層２との接合部をゲート酸化膜１０
の直下に位置するように形成した構造を有する。これに
より、拡散層３’を浅く形成することが可能となり上述
した問題を解消することが実現容易となる。
２−９５８６３号公報に開示されたような高耐圧ＭＯＳ
トランジスタがある。このＭＯＳトランジスタは、図３
に示すように前述の高耐圧ＭＯＳトランジスタと異な
り、オフセット領域を設けることなく、拡散層３’をソ
ース領域７及びコンタクト領域８を囲繞するように配置
し、エピタキシャル層２との接合部をゲート酸化膜１０
の直下に位置するように形成した構造を有する。これに
より、拡散層３’を浅く形成することが可能となり上述
した問題を解消することが実現容易となる。
【０００８】しかしながら、図３に示すＭＯＳトランジ
スタでは、ゲート酸化膜１０の直下に、拡散層３’とエ
ピタキシャル層２との接合部が位置するため、そのゲー
ト酸化膜１０の直下でのチャネル領域において、不純物
の濃度分布が不均一となり、所定の耐圧を設計すること
が困難であるため、耐圧を得るようゲート酸化膜１０の
直下でのチャネル長を長くしなければならない。更に、
拡散層３’とエピタキシャル層２との接合部からの空乏
層ｃの拡がりによってドレイン電極６とゲート電極１１
間の耐圧を保障しずらくゲート酸化膜１０が絶縁破壊し
易いという問題があった。
スタでは、ゲート酸化膜１０の直下に、拡散層３’とエ
ピタキシャル層２との接合部が位置するため、そのゲー
ト酸化膜１０の直下でのチャネル領域において、不純物
の濃度分布が不均一となり、所定の耐圧を設計すること
が困難であるため、耐圧を得るようゲート酸化膜１０の
直下でのチャネル長を長くしなければならない。更に、
拡散層３’とエピタキシャル層２との接合部からの空乏
層ｃの拡がりによってドレイン電極６とゲート電極１１
間の耐圧を保障しずらくゲート酸化膜１０が絶縁破壊し
易いという問題があった。
【０００９】そこで、本発明は上記問題点に鑑みて提案
されたもので、その目的とするところは、オフセット領
域の存在にかかわりなく拡散層を浅く形成し得る高耐圧
ＭＯＳトランジスタを提供することにある。
されたもので、その目的とするところは、オフセット領
域の存在にかかわりなく拡散層を浅く形成し得る高耐圧
ＭＯＳトランジスタを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の技術的手段として、本発明は、一導電型のサブストレ
ート基板上に他導電型のエピタキシャル層を形成し、そ
のエピタキシャル層に形成された一導電型の拡散層内で
他導電型のオフセット領域とソース領域間の表層部上に
ゲート酸化膜を介してゲート電極を形成した高耐圧ＭＯ
Ｓトランジスタにおいて、エピタキシャル層に上記拡散
層を囲繞するように一導電型のアイソレーション領域を
形成すると共に上記オフセット領域をエピタキシャル層
のアイソレーション領域に囲繞され上記拡散層外の表層
部に跨がって形成したことを特徴とする。
の技術的手段として、本発明は、一導電型のサブストレ
ート基板上に他導電型のエピタキシャル層を形成し、そ
のエピタキシャル層に形成された一導電型の拡散層内で
他導電型のオフセット領域とソース領域間の表層部上に
ゲート酸化膜を介してゲート電極を形成した高耐圧ＭＯ
Ｓトランジスタにおいて、エピタキシャル層に上記拡散
層を囲繞するように一導電型のアイソレーション領域を
形成すると共に上記オフセット領域をエピタキシャル層
のアイソレーション領域に囲繞され上記拡散層外の表層
部に跨がって形成したことを特徴とする。
【００１１】
【作用】本発明に係る高耐圧ＭＯＳトランジスタでは、
オフセット領域をエピタキシャル層と拡散層とに跨がる
表層部に形成したことにより、そのオフセット領域とエ
ピタキシャル層とを接合させてエピタキシャル層をドレ
イン電位と同電位にすることができるため、拡散層の深
さをドレイン電位がパンチスルーしないだけ深くする必
要はなくソース電位がパンチスルーしないようにだけ浅
く設定することが可能となる。また、ゲート酸化膜の直
下には拡散層とエピタキシャル層との接合部が存在せず
拡散層の表層部での濃度分布が均一となってチャネルの
設計が容易となる。
オフセット領域をエピタキシャル層と拡散層とに跨がる
表層部に形成したことにより、そのオフセット領域とエ
ピタキシャル層とを接合させてエピタキシャル層をドレ
イン電位と同電位にすることができるため、拡散層の深
さをドレイン電位がパンチスルーしないだけ深くする必
要はなくソース電位がパンチスルーしないようにだけ浅
く設定することが可能となる。また、ゲート酸化膜の直
下には拡散層とエピタキシャル層との接合部が存在せず
拡散層の表層部での濃度分布が均一となってチャネルの
設計が容易となる。
【００１２】
【実施例】本発明に係る高耐圧ＭＯＳトランジスタの実
施例を図１に示して説明する。尚、図２及び図３と同一
又は相当部分には同一参照符号を付して重複説明は省略
する。
施例を図１に示して説明する。尚、図２及び図３と同一
又は相当部分には同一参照符号を付して重複説明は省略
する。
【００１３】本発明の特徴は、オフセット領域４をエピ
タキシャル層２と拡散層１２とに跨がる表層部に形成し
たことにある。これにより、そのオフセット領域４とエ
ピタキシャル層２とを接合させてエピタキシャル層２を
ドレイン電位と同電位にする。
タキシャル層２と拡散層１２とに跨がる表層部に形成し
たことにある。これにより、そのオフセット領域４とエ
ピタキシャル層２とを接合させてエピタキシャル層２を
ドレイン電位と同電位にする。
【００１４】この高耐圧ＭＯＳトランジスタでは、ドレ
イン電極６とソース電極９間に電圧を印加すると、空乏
層ｄがエピタキシャル層２と拡散層１２との接合部から
エピタキシャル層２内と拡散層１２内とに拡がると共に
オフセット領域４と拡散層との接合部からもオフセット
領域４内と拡散層１２内へも拡がるためにゲート酸化膜
１０にかかる電圧を緩和することができ、ゲート酸化膜
１０の絶縁破壊も抑制できる。拡散層１２をソース電位
がパンチスルーしない深さに浅く形成することが可能と
なる。従って、拡散層１２がパンチスルーしない限りは
十分な耐圧が確保される。また、ゲート酸化膜１０の直
下に位置するチャネル領域では、拡散層１２の表層部で
不純物濃度が均一であり、チャネルの設計が容易であ
る。
イン電極６とソース電極９間に電圧を印加すると、空乏
層ｄがエピタキシャル層２と拡散層１２との接合部から
エピタキシャル層２内と拡散層１２内とに拡がると共に
オフセット領域４と拡散層との接合部からもオフセット
領域４内と拡散層１２内へも拡がるためにゲート酸化膜
１０にかかる電圧を緩和することができ、ゲート酸化膜
１０の絶縁破壊も抑制できる。拡散層１２をソース電位
がパンチスルーしない深さに浅く形成することが可能と
なる。従って、拡散層１２がパンチスルーしない限りは
十分な耐圧が確保される。また、ゲート酸化膜１０の直
下に位置するチャネル領域では、拡散層１２の表層部で
不純物濃度が均一であり、チャネルの設計が容易であ
る。
【００１５】更に、上記構成からなる高耐圧ＭＯＳトラ
ンジスタでは、バイポーラトランジスタ等の他の半導体
素子とともに共通のサブストレート基板１上に組み込む
構造として、そのＭＯＳトランジスタの周囲、即ち、エ
ピタキシャル層２に拡散層１２を囲繞するようにＰ型の
アイソレーション領域１３を配置して絶縁分離すること
により、前述したようにオフセット領域４とエピタキシ
ャル層２とを接合させてそのエピタキシャル層２をドレ
イン電位と同電位にすることが可能となる。
ンジスタでは、バイポーラトランジスタ等の他の半導体
素子とともに共通のサブストレート基板１上に組み込む
構造として、そのＭＯＳトランジスタの周囲、即ち、エ
ピタキシャル層２に拡散層１２を囲繞するようにＰ型の
アイソレーション領域１３を配置して絶縁分離すること
により、前述したようにオフセット領域４とエピタキシ
ャル層２とを接合させてそのエピタキシャル層２をドレ
イン電位と同電位にすることが可能となる。
【００１６】
【発明の効果】本発明に係る高耐圧ＭＯＳトランジスタ
によれば、拡散層を浅く形成することができることによ
り、デバイスの薄形化及び小型化を実現でき、製品のコ
ストダウンが容易となり、ゲート酸化膜の絶縁破壊を可
及的に抑止して十分な耐圧を確保し得る高耐圧ＭＯＳト
ランジスタを提供できてその実用的価値は大である。
によれば、拡散層を浅く形成することができることによ
り、デバイスの薄形化及び小型化を実現でき、製品のコ
ストダウンが容易となり、ゲート酸化膜の絶縁破壊を可
及的に抑止して十分な耐圧を確保し得る高耐圧ＭＯＳト
ランジスタを提供できてその実用的価値は大である。
【図１】本発明に係る高耐圧ＭＯＳトランジスタの実施
例を示す断面図
例を示す断面図
【図２】高耐圧ＭＯＳトランジスタの従来例を示す断面
図
図
【図３】高耐圧ＭＯＳトランジスタの他の従来例を示す
断面図
断面図
１ サブストレート基板 ２ エピタキシャル層 ４ オフセット領域 ７ ソース領域 １０ ゲート酸化膜 １１ ゲート電極 １２ 拡散層 １３ アイソレーション領域
Claims (1)
- 【請求項１】一導電型のサブストレート基板上に他導電
型のエピタキシャル層を形成し、そのエピタキシャル層
に形成された一導電型の拡散層内で他導電型のオフセッ
ト領域とソース領域間の表層部上にゲート酸化膜を介し
てゲート電極を形成した高耐圧ＭＯＳトランジスタにお
いて、前記エピタキシャル層に前記拡散層を囲繞するよ
うに一導電型のアイソレーション領域を形成すると共に
前記オフセット領域を前記エピタキシャル層の前記アイ
ソレーション領域に囲繞され前記拡散層外の表層部に跨
がって形成したことを特徴とする高耐圧ＭＯＳトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317575A JP2921371B2 (ja) | 1993-12-17 | 1993-12-17 | 高耐圧ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317575A JP2921371B2 (ja) | 1993-12-17 | 1993-12-17 | 高耐圧ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176728A JPH07176728A (ja) | 1995-07-14 |
| JP2921371B2 true JP2921371B2 (ja) | 1999-07-19 |
Family
ID=18089777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317575A Expired - Fee Related JP2921371B2 (ja) | 1993-12-17 | 1993-12-17 | 高耐圧ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921371B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104463A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 絶縁ゲ−ト電界効果半導体装置 |
| JPH05198757A (ja) * | 1992-01-21 | 1993-08-06 | Nec Corp | 集積回路 |
-
1993
- 1993-12-17 JP JP5317575A patent/JP2921371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176728A (ja) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6359545B2 (ja) | ||
| JP2001015741A (ja) | 電界効果トランジスタ | |
| US4952991A (en) | Vertical field-effect transistor having a high breakdown voltage and a small on-resistance | |
| US6198131B1 (en) | High-voltage metal-oxide semiconductor | |
| US11552175B2 (en) | Semiconductor device | |
| JPH08130308A (ja) | 半導体装置 | |
| JPS6124833B2 (ja) | ||
| US20170352756A1 (en) | Semiconductor device and method of making | |
| JP2921371B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| US5523601A (en) | High-breakdown-voltage MOS transistor | |
| JPH10242454A (ja) | 半導体装置 | |
| JPH11145313A (ja) | 半導体装置 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JP2554361B2 (ja) | 半導体素子の製造方法 | |
| JP2651033B2 (ja) | 二重拡散ｍｏｓトランジスタ | |
| JPS62141754A (ja) | 高耐圧半導体装置 | |
| JP3223125B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2008034737A (ja) | 半導体装置及びその製造方法 | |
| JP3130645B2 (ja) | 高耐圧ｍｏｓトランジスタ | |
| JPH0653490A (ja) | 半導体装置 | |
| US20200091304A1 (en) | Semiconductor device | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JPH10242453A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990330 |
|
| LAPS | Cancellation because of no payment of annual fees |