JP2918419B2 - 交換装置の通信路状態情報収集制御システム - Google Patents
交換装置の通信路状態情報収集制御システムInfo
- Publication number
- JP2918419B2 JP2918419B2 JP5130590A JP13059093A JP2918419B2 JP 2918419 B2 JP2918419 B2 JP 2918419B2 JP 5130590 A JP5130590 A JP 5130590A JP 13059093 A JP13059093 A JP 13059093A JP 2918419 B2 JP2918419 B2 JP 2918419B2
- Authority
- JP
- Japan
- Prior art keywords
- communication path
- block
- state information
- serial interface
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Dc Digital Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Selective Calling Equipment (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信路状態情報収集制御
システム、より具体的には交換装置の通話路などを含む
通信路の状態情報収集処理に関する。
システム、より具体的には交換装置の通話路などを含む
通信路の状態情報収集処理に関する。
【０００２】
【従来技術】図４に従来技術における交換装置の通信路
状態情報収集制御システムを示す構成ブロックを示す。
同図において、通話路処理ブロック４０は、通話路間を
インタフェースする機能を有し、更にその際の通話路の
送／受状態情報（警報／障害等）を検出する。この情報
は、制御ＣＰＵブロック５０と通話路処理ブロック４０
間のインタフェースを行う制御ＣＰＵブロック−通話路
処理ブロックインタフェースブロック６０を介して、制
御ＣＰＵブロック５０に通知され、通話路の制御に用い
られる。
状態情報収集制御システムを示す構成ブロックを示す。
同図において、通話路処理ブロック４０は、通話路間を
インタフェースする機能を有し、更にその際の通話路の
送／受状態情報（警報／障害等）を検出する。この情報
は、制御ＣＰＵブロック５０と通話路処理ブロック４０
間のインタフェースを行う制御ＣＰＵブロック−通話路
処理ブロックインタフェースブロック６０を介して、制
御ＣＰＵブロック５０に通知され、通話路の制御に用い
られる。
【０００３】インタフェースブロック６０は、制御ＣＰ
Ｕブロック５０と通話路処理ブロック４０間でやり取り
される各々の情報をインタフェースする機能を有する。
すなわち、インタフェースブロック６０は、制御ＣＰＵ
５０とデータバス２１０によりインタフェースする機能
と、通話路処理ブロック４０とシリアルインタフェース
する機能を有する。
Ｕブロック５０と通話路処理ブロック４０間でやり取り
される各々の情報をインタフェースする機能を有する。
すなわち、インタフェースブロック６０は、制御ＣＰＵ
５０とデータバス２１０によりインタフェースする機能
と、通話路処理ブロック４０とシリアルインタフェース
する機能を有する。
【０００４】具体的には、インタフェースブロック６０
は制御ＣＰＵ５０よりデータバス２１０を介して入力し
たインタフェースデータを制御ＣＰＵインタフェース
（Ｉ／Ｆ）ブロック６２で受信し、これをシリアルイン
タフェース６４でパラレル／シリアル変換して通話路処
理ブロック４０へ送りインタフェースする機能と、また
通話路処理ブロック４０からのデータをシリアルインタ
フェース６４でシリアル／パラレル変換してＣＰＵイン
タフェースブロック６２よりデータバス２１０を介して
制御ＣＰＵ５０にインタフェースする機能を有する。
は制御ＣＰＵ５０よりデータバス２１０を介して入力し
たインタフェースデータを制御ＣＰＵインタフェース
（Ｉ／Ｆ）ブロック６２で受信し、これをシリアルイン
タフェース６４でパラレル／シリアル変換して通話路処
理ブロック４０へ送りインタフェースする機能と、また
通話路処理ブロック４０からのデータをシリアルインタ
フェース６４でシリアル／パラレル変換してＣＰＵイン
タフェースブロック６２よりデータバス２１０を介して
制御ＣＰＵ５０にインタフェースする機能を有する。
【０００５】制御ＣＰＵブロック５０は、通話路処理ブ
ロック４０より検出される通話路の送／受状態情報を制
御ＣＰＵ−通話路処理ブロックインタフェースブロック
６０を介して周期的に収集／設定し通話路を制御してい
る。制御ＣＰＵブロック５０はまた、制御ＣＰＵ−通話
路処理ブロックインタフェースブロック６０におけるシ
リアルインタフェースの発出を制御している。
ロック４０より検出される通話路の送／受状態情報を制
御ＣＰＵ−通話路処理ブロックインタフェースブロック
６０を介して周期的に収集／設定し通話路を制御してい
る。制御ＣＰＵブロック５０はまた、制御ＣＰＵ−通話
路処理ブロックインタフェースブロック６０におけるシ
リアルインタフェースの発出を制御している。
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
な従来技術では、制御ＣＰＵ５０が通話路処理ブロック
４０より周期的に通話路状態情報を収集する場合、図５
に示すような処理〜を毎回行なわなければならなか
った。すなわち、制御ＣＰＵ５０は、データバス２１０
を介して制御ＣＰＵ−通話路処理ブロックインタフェー
スブロック６０に通話路処理ブロック４０へシリアルイ
ンタフェースするデータを設定し（）、更にシリアル
インタフェース発出をイネーブルに設定し（）、シリ
アルインタフェース発出を行う（）。
な従来技術では、制御ＣＰＵ５０が通話路処理ブロック
４０より周期的に通話路状態情報を収集する場合、図５
に示すような処理〜を毎回行なわなければならなか
った。すなわち、制御ＣＰＵ５０は、データバス２１０
を介して制御ＣＰＵ−通話路処理ブロックインタフェー
スブロック６０に通話路処理ブロック４０へシリアルイ
ンタフェースするデータを設定し（）、更にシリアル
インタフェース発出をイネーブルに設定し（）、シリ
アルインタフェース発出を行う（）。
【０００７】このとき、シリアルインタフェース６４が
ビジー（ＢＵＳＹ）でなければ（）、通話路処理ブロ
ック４０からのインタフェースデータがシリアルインタ
フェース６４によりシリアル／パラレル変換されて収集
され（）、制御ＣＰＵ５０へ通知される。この際に、
制御ＣＰＵ５０は図６に示すように、毎周期ごとにシリ
アルインタフェースするデータの設定と通話路処理ブロ
ックとのシリアルインタフェース実行中の監視を行なわ
なければならない。このため、通話路処理ブロック４０
より通話路状態情報を収集する際の処理時間がかかり、
制御ＣＰＵ５０の効率があがらないという問題があっ
た。
ビジー（ＢＵＳＹ）でなければ（）、通話路処理ブロ
ック４０からのインタフェースデータがシリアルインタ
フェース６４によりシリアル／パラレル変換されて収集
され（）、制御ＣＰＵ５０へ通知される。この際に、
制御ＣＰＵ５０は図６に示すように、毎周期ごとにシリ
アルインタフェースするデータの設定と通話路処理ブロ
ックとのシリアルインタフェース実行中の監視を行なわ
なければならない。このため、通話路処理ブロック４０
より通話路状態情報を収集する際の処理時間がかかり、
制御ＣＰＵ５０の効率があがらないという問題があっ
た。
【０００８】本発明はこのような従来技術の欠点を解消
し、交換装置における通話路状態情報収集時における処
理時間の短縮と制御ＣＰＵの効率向上が可能な交換装置
の通信路状態情報収集制御システムを提供することを目
的とする。
し、交換装置における通話路状態情報収集時における処
理時間の短縮と制御ＣＰＵの効率向上が可能な交換装置
の通信路状態情報収集制御システムを提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明は上述の課題を解
決するために、交換装置の通信路における状態情報を収
集し、これにより通信路の制御を行う交換装置の通信路
状態情報収集制御システムは、通信路間をインタフェ−スす
るとともにこの通信路の警報、障害を含む送／受状態情
報を検出する通信路処理ブロックと、通信路処理ブロッ
クで検出された通信路の送／受状態情報を周期的に収集
／設定して通信路の制御を行う制御ブロックと、制御ブ
ロックと通信路処理ブロック間のインタフェ−スを行う
インタフェ−スブロックとを有する。また、インタフェ
−スブロックは、制御ブロックから周期的に発出される
通信路処理ブロックとシリアルインタフェ−スするデ−
タを記憶する送信デ−タ記憶手段と、制御ブロックの指
示により通信路処理ブロックとシリアルインタフェ−ス
の実行を開始しこの制御ブロックより停止指示があるま
でこの通信路処理ブロックから通信路状態情報を収集す
るシリアルインタ−フェ−ス手段と、このシリアルイン
タフェ−ス手段を介して収集した通信路状態情報を記憶
する受信デ−タ記憶手段と、制御ブロックとシリアルイ
ンタフェ−ス手段との受信デ−タ記憶手段へのアクセス
の競合を制御するシリアルインタフェ−ス制御手段とを
備えている。
決するために、交換装置の通信路における状態情報を収
集し、これにより通信路の制御を行う交換装置の通信路
状態情報収集制御システムは、通信路間をインタフェ−スす
るとともにこの通信路の警報、障害を含む送／受状態情
報を検出する通信路処理ブロックと、通信路処理ブロッ
クで検出された通信路の送／受状態情報を周期的に収集
／設定して通信路の制御を行う制御ブロックと、制御ブ
ロックと通信路処理ブロック間のインタフェ−スを行う
インタフェ−スブロックとを有する。また、インタフェ
−スブロックは、制御ブロックから周期的に発出される
通信路処理ブロックとシリアルインタフェ−スするデ−
タを記憶する送信デ−タ記憶手段と、制御ブロックの指
示により通信路処理ブロックとシリアルインタフェ−ス
の実行を開始しこの制御ブロックより停止指示があるま
でこの通信路処理ブロックから通信路状態情報を収集す
るシリアルインタ−フェ−ス手段と、このシリアルイン
タフェ−ス手段を介して収集した通信路状態情報を記憶
する受信デ−タ記憶手段と、制御ブロックとシリアルイ
ンタフェ−ス手段との受信デ−タ記憶手段へのアクセス
の競合を制御するシリアルインタフェ−ス制御手段とを
備えている。
【００１０】
【作用】本発明によれば、制御ブロックは通信路処理ブ
ロックへ毎周期毎に発出するシリアルインタフェ−スデ
−タを送信デ−タ記憶手段に記憶し、シリアルインタフ
ェ−ス手段にシリアルインタフェ−スの発出許可を与え
る。これにより、送信デ−タ記憶手段からシリアルイン
タフェ−スデ−タが毎回通信路処理ブロックに送られ、
この通信路処理ブロックからの送／受状態情報がシリア
ルインタ−フェ−ス手段を介して読み込まれ、受信デ−
タ記憶手段に記憶される。制御ブロックは受信デ−タ記
憶手段にアクセスすることでこれに記憶された送／受状
態情報を読み出す。
ロックへ毎周期毎に発出するシリアルインタフェ−スデ
−タを送信デ−タ記憶手段に記憶し、シリアルインタフ
ェ−ス手段にシリアルインタフェ−スの発出許可を与え
る。これにより、送信デ−タ記憶手段からシリアルイン
タフェ−スデ−タが毎回通信路処理ブロックに送られ、
この通信路処理ブロックからの送／受状態情報がシリア
ルインタ−フェ−ス手段を介して読み込まれ、受信デ−
タ記憶手段に記憶される。制御ブロックは受信デ−タ記
憶手段にアクセスすることでこれに記憶された送／受状
態情報を読み出す。
【００１１】
【実施例】次に添付図面を参照して本発明による交換装
置の通信路状態情報収集制御システムの実施例を詳細に
説明する。
置の通信路状態情報収集制御システムの実施例を詳細に
説明する。
【００１２】図１は本発明による交換装置の通信路状態
情報収集制御システムの実施例を示す機能ブロック図で
ある。同図において、通話路処理ブロック４０は、従来
技術と同様、通話路間をインタフェースする機能を有
し、更にその際の通話路の送／受状態情報（警報／障害
等）を検出する。また、制御ＣＰＵ１０は、通話路処理
ブロック４０より検出される通話路の送／受状態情報を
制御ＣＰＵ−通話路処理ブロックインタフェースブロッ
ク２０を介して周期的に収集／設定し通話路を制御する
制御部であり、アドレスバス１００、データバス１１０
および制御線１２０によりインタフェースブロック２０
に接続されている。
情報収集制御システムの実施例を示す機能ブロック図で
ある。同図において、通話路処理ブロック４０は、従来
技術と同様、通話路間をインタフェースする機能を有
し、更にその際の通話路の送／受状態情報（警報／障害
等）を検出する。また、制御ＣＰＵ１０は、通話路処理
ブロック４０より検出される通話路の送／受状態情報を
制御ＣＰＵ−通話路処理ブロックインタフェースブロッ
ク２０を介して周期的に収集／設定し通話路を制御する
制御部であり、アドレスバス１００、データバス１１０
および制御線１２０によりインタフェースブロック２０
に接続されている。
【００１３】制御ＣＰＵ−通話路処理ブロック間のイン
タフェ−スを行うインタフェ−スブロック２０は、制御
ＣＰＵインタフェ−ス（ＩＦ）ブロック２２、送信デ−
タ記憶部２４、シリアルインタフェ−ス２６、受信デ−
タ記憶部２８およびシリアルインタフェ−ス制御部３０
により構成され、これらはハ−ドウェアにより形成され
ている。制御ＣＰＵインタフェ−スブロック２２は、制
御ＣＰＵ１０とのインタフェ−スを行うブロックであ
り、アドレスバス１００、デ−タバス１１０および制御
線１２０により制御ＣＰＵ１０と接続されている。この
ブロック２２はまた、デ−タバス１０２、１０８を介し
て送信デ−タ記憶部２４、受信デ−タ記憶部２８に、制
御線１２２を介してシリアルインタフェ−ス制御部３０
に接続されている。
タフェ−スを行うインタフェ−スブロック２０は、制御
ＣＰＵインタフェ−ス（ＩＦ）ブロック２２、送信デ−
タ記憶部２４、シリアルインタフェ−ス２６、受信デ−
タ記憶部２８およびシリアルインタフェ−ス制御部３０
により構成され、これらはハ−ドウェアにより形成され
ている。制御ＣＰＵインタフェ−スブロック２２は、制
御ＣＰＵ１０とのインタフェ−スを行うブロックであ
り、アドレスバス１００、デ−タバス１１０および制御
線１２０により制御ＣＰＵ１０と接続されている。この
ブロック２２はまた、デ−タバス１０２、１０８を介し
て送信デ−タ記憶部２４、受信デ−タ記憶部２８に、制
御線１２２を介してシリアルインタフェ−ス制御部３０
に接続されている。
【００１４】送信データ記憶部２４は、通話路処理ブロ
ック４０へ毎周期ごとに発出するシリアルインタフェー
スデータを記憶するブロックである。制御ＣＰＵ１０
は、通話路状態情報を収集する際、あらかじめ本ブロッ
ク２４にシリアルインタフェースデータを設定する。ま
た、周期的に発出するインタフェースデータを変更する
場合は、制御ＣＰＵ１０は本ブロック２４にインタフェ
ースデータの再設定を行う。
ック４０へ毎周期ごとに発出するシリアルインタフェー
スデータを記憶するブロックである。制御ＣＰＵ１０
は、通話路状態情報を収集する際、あらかじめ本ブロッ
ク２４にシリアルインタフェースデータを設定する。ま
た、周期的に発出するインタフェースデータを変更する
場合は、制御ＣＰＵ１０は本ブロック２４にインタフェ
ースデータの再設定を行う。
【００１５】シリアルインタフェース２６は、常時シリ
アルインタフェースを実行するブロックである。本ブロ
ック２６は、制御ＣＰＵ１０の開始指示によりシリアル
インタフェースの実行を開始する。以降は、制御ＣＰＵ
１０より停止指示があるまでシリアルインタフェースを
実行し、通話路処理ブロック４０より通話路状態情報を
収集し続ける。この収集された通話路状態情報は、制御
ＣＰＵ１０がアクセスするまで、受信データ記憶部２８
に保持される。
アルインタフェースを実行するブロックである。本ブロ
ック２６は、制御ＣＰＵ１０の開始指示によりシリアル
インタフェースの実行を開始する。以降は、制御ＣＰＵ
１０より停止指示があるまでシリアルインタフェースを
実行し、通話路処理ブロック４０より通話路状態情報を
収集し続ける。この収集された通話路状態情報は、制御
ＣＰＵ１０がアクセスするまで、受信データ記憶部２８
に保持される。
【００１６】シリアルインタフェ−ス制御部３０は、制
御線１２４、１２６、１２８を介し受信デ−タ記憶部２
８、送信デ−タ記憶部２４、シリアルインタフェ−ス２
６にそれぞれ接続されている。シリアルインタフェ−ス
制御部３０は、制御ＣＰＵ１０のアクセスに対し非同期
動作しているシリアルインタフェ−ス２６からの受信デ
−タ（通話路状態情報）を監視し、制御ＣＰＵ１０から
のアクセスとシリアルインタフェ−ス受信デ−タを受信
デ−タ記憶部２８へ書き込み動作時の競合を制御する。
この制御により制御ＣＰＵ１０は、非同期動作している
インタフェ−ス２６の状態に関わらず受信デ−タ記憶部
２８にアクセスすることが可能となる。
御線１２４、１２６、１２８を介し受信デ−タ記憶部２
８、送信デ−タ記憶部２４、シリアルインタフェ−ス２
６にそれぞれ接続されている。シリアルインタフェ−ス
制御部３０は、制御ＣＰＵ１０のアクセスに対し非同期
動作しているシリアルインタフェ−ス２６からの受信デ
−タ（通話路状態情報）を監視し、制御ＣＰＵ１０から
のアクセスとシリアルインタフェ−ス受信デ−タを受信
デ−タ記憶部２８へ書き込み動作時の競合を制御する。
この制御により制御ＣＰＵ１０は、非同期動作している
インタフェ−ス２６の状態に関わらず受信デ−タ記憶部
２８にアクセスすることが可能となる。
【００１７】図３に本実施例の動作フローを示す。本実
施例では、制御ＣＰＵ１０がシリアルインタフェースデ
ータの設定を行うと（Ｓ１）、このデータは制御ＣＰＵ
インターフェースブロック２２、データバス１０２を介
して送信データ記憶部２４に記憶される。次に制御ＣＰ
Ｕ１０は、シリアルインタフェース２６に対しシリアル
インタフェース発出をイネーブルにする（Ｓ２）。
施例では、制御ＣＰＵ１０がシリアルインタフェースデ
ータの設定を行うと（Ｓ１）、このデータは制御ＣＰＵ
インターフェースブロック２２、データバス１０２を介
して送信データ記憶部２４に記憶される。次に制御ＣＰ
Ｕ１０は、シリアルインタフェース２６に対しシリアル
インタフェース発出をイネーブルにする（Ｓ２）。
【００１８】以後、送信データ記憶部２４に記憶された
シリアルインタフェースデータは、シリアルインタフェ
ース２６を介して通話路処理ブロック４０へ制御ＣＰＵ
１０から停止命令があるまで毎周期発出される（Ｓ
３）。これにより、通話路処理ブロック４０からのイン
タフェースデータがシリアルインタフェース２６により
シリアル／パラレル変換されて収集され（Ｓ４）、デー
タバス１０６を介して受信データ記憶部２８に記憶され
る。制御ＣＰＵ１０は、受信データ記憶部２８にアクセ
スすることにより通話路状態情報の収集をシリアルイン
タフェース２６と非同期に行うことができる。
シリアルインタフェースデータは、シリアルインタフェ
ース２６を介して通話路処理ブロック４０へ制御ＣＰＵ
１０から停止命令があるまで毎周期発出される（Ｓ
３）。これにより、通話路処理ブロック４０からのイン
タフェースデータがシリアルインタフェース２６により
シリアル／パラレル変換されて収集され（Ｓ４）、デー
タバス１０６を介して受信データ記憶部２８に記憶され
る。制御ＣＰＵ１０は、受信データ記憶部２８にアクセ
スすることにより通話路状態情報の収集をシリアルイン
タフェース２６と非同期に行うことができる。
【００１９】図３は本実施例における通話路状態情報の
収集を示したデータ読み込み動作の信号図であり、この
図のＳ１〜Ｓ４は図２のＳ１〜Ｓ４と対応している。図
３に示すように本実施例では、インタフェースブロック
２０内にシリアルインタフェースデータの発出をデータ
収集の周期毎に行う機能を持たせたため、制御ＣＰＵ１
０はシリアルインタフェースデータの設定後は通話路情
報を連続して収集することができ、図６の従来技術と比
較して情報収集能力を格段に向上させることができる。
収集を示したデータ読み込み動作の信号図であり、この
図のＳ１〜Ｓ４は図２のＳ１〜Ｓ４と対応している。図
３に示すように本実施例では、インタフェースブロック
２０内にシリアルインタフェースデータの発出をデータ
収集の周期毎に行う機能を持たせたため、制御ＣＰＵ１
０はシリアルインタフェースデータの設定後は通話路情
報を連続して収集することができ、図６の従来技術と比
較して情報収集能力を格段に向上させることができる。
【００２０】
【発明の効果】以上詳細に説明したように本発明によれ
ば、従来制御ＣＰＵ側で繰り返し行っていたシリアルイ
ンタフェースの設定などをインタフェースブロック側で
ハードウェアにより行うため、交換装置における通話路
状態情報収集時における処理時間の短縮と制御ＣＰＵの
効率向上を実現することが可能となる。したがって、障
害等が発生した場合でも迅速に対応することができ、信
頼性の高い交換装置を提供することが可能となる。
ば、従来制御ＣＰＵ側で繰り返し行っていたシリアルイ
ンタフェースの設定などをインタフェースブロック側で
ハードウェアにより行うため、交換装置における通話路
状態情報収集時における処理時間の短縮と制御ＣＰＵの
効率向上を実現することが可能となる。したがって、障
害等が発生した場合でも迅速に対応することができ、信
頼性の高い交換装置を提供することが可能となる。
【図１】本発明による交換装置の通信路状態情報収集制
御システムにおける実施例を示す機能ブロック図であ
る。
御システムにおける実施例を示す機能ブロック図であ
る。
【図２】図１に示した実施例の処理フローである。
【図３】図２に示した処理フローにおけるデータ読み込
み動作を示した信号図である。
み動作を示した信号図である。
【図４】従来技術における交換装置の通信路状態情報収
集制御システムのブロック図である。
集制御システムのブロック図である。
【図５】図４に示した従来の処理フローである。
【図６】図５に示した処理フローにおけるデータ読み込
み動作を示した信号図である。
み動作を示した信号図である。
１０ 制御ＣＰＵ ２０ インタフェースブロック ２２ 制御ＣＰＵインタフェースブロック ２４ 送信データ記憶部 ２６ シリアルインタフェース ２８ 受信データ記憶部 ３０ シリアルインタフェース制御部 ４０ 通話路処理ブロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−242446（ＪＰ，Ａ) 特開 平２−266738（ＪＰ，Ａ) 特開 平４−176296（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04M 3/22
Claims (1)
- 【請求項１】 交換装置の通信路における状態情報を収
集し、これにより通信路の制御を行う交換装置の通信路
状態情報収集制御システムにおいて、 前記通信路間をインタフェ−スするとともにこの通信路
の警報、障害を含む送／受状態情報を検出する通信路処
理ブロックと、 前記通信路処理ブロックで検出された通信路の送／受状
態情報を周期的に収集／設定して前記通信路の制御を行
う制御ブロックと、 前記制御ブロックと前記通信路処理ブロック間のインタ
フェ−スを行うインタフェ−スブロックとを有し、 前記インタフェ−スブロックは、前記制御ブロックから
周期的に発出される前記通信路処理ブロックとシリアル
インタ−フェ−スするデ−タを記憶する送信デ−タ記憶
手段と、前記制御ブロックの指示により前記通信路処理
ブロックとシリアルインタフェ−スの実行を開始し、こ
の制御ブロックより停止指示があるまでこの通信路処理
ブロックから通信路状態情報を収集するシリアルインタ
−フェ−ス手段と、このシリアルインタフェ−ス手段を
介して収集した通信路状態情報を記憶する受信デ−タ記
憶手段と、前記制御ブロックと前記シリアルインタフェ
−ス手段との前記受信デ−タ記憶手段へのアクセスの競
合を制御するシリアルインタフェ−ス制御手段とを備え
たことを特徴とする交換装置の通信路状態情報収集制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130590A JP2918419B2 (ja) | 1993-06-01 | 1993-06-01 | 交換装置の通信路状態情報収集制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130590A JP2918419B2 (ja) | 1993-06-01 | 1993-06-01 | 交換装置の通信路状態情報収集制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343096A JPH06343096A (ja) | 1994-12-13 |
| JP2918419B2 true JP2918419B2 (ja) | 1999-07-12 |
Family
ID=15037849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130590A Expired - Lifetime JP2918419B2 (ja) | 1993-06-01 | 1993-06-01 | 交換装置の通信路状態情報収集制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918419B2 (ja) |
-
1993
- 1993-06-01 JP JP5130590A patent/JP2918419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06343096A (ja) | 1994-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3961139A (en) | Time division multiplexed loop communication system with dynamic allocation of channels | |
| JP2918419B2 (ja) | 交換装置の通信路状態情報収集制御システム | |
| US5553251A (en) | Centralized management system utilizing a bus interface unit | |
| JP3538069B2 (ja) | ブロードキャスト通信試験方式 | |
| JP3329217B2 (ja) | バス制御装置 | |
| KR0182707B1 (ko) | 교환기에 있어서 프로세서간통신 메세지에 대한 모니터장치 및 방법 | |
| JP2747258B2 (ja) | ライトバッファのビジー制御方式 | |
| JP3189753B2 (ja) | Ｓｔｍ−ａｔｍ変換装置の二重化方式 | |
| JP2877137B2 (ja) | 回線モニタ装置 | |
| JPS6132162A (ja) | 情報転送の競合防止回路 | |
| JP3095060B2 (ja) | Ａｔｍスイッチ装置 | |
| JPS583246B2 (ja) | デ−タ処理システム | |
| JPH07319823A (ja) | プロセッサ間通信方式 | |
| JP3053923B2 (ja) | コピーデータ書込制御装置 | |
| JP3211264B2 (ja) | 外部バス制御方式 | |
| JP3531394B2 (ja) | 半二重データ転送システムにおける周辺装置 | |
| JPS5824934A (ja) | デ−タ処理装置 | |
| JPH0675796A (ja) | パリティエラー記録装置 | |
| JPH064462A (ja) | バス結合方式 | |
| JPH0256697B2 (ja) | ||
| JPH07319804A (ja) | Ｓｃｓｉバスモニタ装置及びバスモニタシステム | |
| JPH05143521A (ja) | 情報処理システムおよびそれを使用した入出力命令応答方式 | |
| JPS60238942A (ja) | 診断制御方式 | |
| JPS6113845A (ja) | 通信制御装置 | |
| JPS60254897A (ja) | 状態監視デ−タ自動セ−ブ方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |