JP2917041B2 - ロータリエンコーダの異常検出装置 - Google Patents
ロータリエンコーダの異常検出装置Info
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- JP2917041B2 JP2917041B2 JP2096212A JP9621290A JP2917041B2 JP 2917041 B2 JP2917041 B2 JP 2917041B2 JP 2096212 A JP2096212 A JP 2096212A JP 9621290 A JP9621290 A JP 9621290A JP 2917041 B2 JP2917041 B2 JP 2917041B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、制御用ACサーボモータ及びブラシレスサ
ーボモータ等に備えられたロータリエンコーダの出力信
号の異常を正確且つ直ちに検出することの可能なロータ
リエンコーダの異常検出装置に関する。
ーボモータ等に備えられたロータリエンコーダの出力信
号の異常を正確且つ直ちに検出することの可能なロータ
リエンコーダの異常検出装置に関する。
一般に、制御用ACサーボモータやブラシレスサーボモ
ータ等のサーボモータにおいては、該サーボモータに備
えられたロータリエンコーダの出力信号の異常を検出
し、その検出出力をモータ駆動制御回路にフィードバッ
クすることにより、サーボモータの暴走の阻止が計られ
ている。
ータ等のサーボモータにおいては、該サーボモータに備
えられたロータリエンコーダの出力信号の異常を検出
し、その検出出力をモータ駆動制御回路にフィードバッ
クすることにより、サーボモータの暴走の阻止が計られ
ている。
かかるロータリエンコーダの出力信号の異常検出方式
には種々のものが提案されているが、ロータリエンコー
ダから出力されるモータの回転数に比例する互いに位相
が90゜異なる２相信号A,Bの、差動信号に因らない伝送
方式における異常検出方法としては、例えば特開昭60−
154110号には、２相信号A,Bの各信号の立ち上がりエッ
ジによりワンショットパルスを発生させ、その論理積を
とり異常検出を行うものが提案されており、第４図に示
すような回路構成になっている。
には種々のものが提案されているが、ロータリエンコー
ダから出力されるモータの回転数に比例する互いに位相
が90゜異なる２相信号A,Bの、差動信号に因らない伝送
方式における異常検出方法としては、例えば特開昭60−
154110号には、２相信号A,Bの各信号の立ち上がりエッ
ジによりワンショットパルスを発生させ、その論理積を
とり異常検出を行うものが提案されており、第４図に示
すような回路構成になっている。
すなわち第４図に示すように、モータ101に接続され
たロータリエンコーダ102からＡ相及びＢ相の２相パル
スa,bを出力させ、それぞれワンショットパルス発生器1
03,104に入力する。そして該ワンショットパルス発生器
103,104の各出力信号c,dは論理積回路105に入力させ、
該論理積回路105の論理積出力ｅを出力回路106を介して
チェック信号ｆとして出力させるように構成されてい
る。
たロータリエンコーダ102からＡ相及びＢ相の２相パル
スa,bを出力させ、それぞれワンショットパルス発生器1
03,104に入力する。そして該ワンショットパルス発生器
103,104の各出力信号c,dは論理積回路105に入力させ、
該論理積回路105の論理積出力ｅを出力回路106を介して
チェック信号ｆとして出力させるように構成されてい
る。
次にこのように構成された異常検出方式の動作を、第
５図に示した各信号のタイミングチャートを参照しなが
ら説明する。ロータリエンコーダ102の出力信号である
Ａ相及びＢ相パルスa,bは、第５図に示すように互いに9
0゜位相差をもった信号であり、その立ち上がりエッジ
によってトリガされ、ワンショットパルス発生器103,10
4により、c,dに示すような信号を発生する。通常エンコ
ーダ102が正常に動作しており断線等による信号の途絶
がなければ、論理積回路105の論理積出力ｅは常にＨレ
ベルとなる。
５図に示した各信号のタイミングチャートを参照しなが
ら説明する。ロータリエンコーダ102の出力信号である
Ａ相及びＢ相パルスa,bは、第５図に示すように互いに9
0゜位相差をもった信号であり、その立ち上がりエッジ
によってトリガされ、ワンショットパルス発生器103,10
4により、c,dに示すような信号を発生する。通常エンコ
ーダ102が正常に動作しており断線等による信号の途絶
がなければ、論理積回路105の論理積出力ｅは常にＨレ
ベルとなる。
もし各相パルスa,bに異常が発生すると、出力信号c,d
はトリガ後所定時間でＬレベルとなるために（第５図の
図示例では出力信号ｄ）、論理積出力ｅもＬレベルとな
る。したがってエンコーダ102の分解能と制御可能な最
低回転速度から、ワンショットパルス発生器から出力さ
れるワンショットパルスの幅を設定することにより、こ
の論理積回路の出力のチェック信号ｆより、エンコーダ
の故障や信号線の断線等を検出することができる。
はトリガ後所定時間でＬレベルとなるために（第５図の
図示例では出力信号ｄ）、論理積出力ｅもＬレベルとな
る。したがってエンコーダ102の分解能と制御可能な最
低回転速度から、ワンショットパルス発生器から出力さ
れるワンショットパルスの幅を設定することにより、こ
の論理積回路の出力のチェック信号ｆより、エンコーダ
の故障や信号線の断線等を検出することができる。
ところで、上記従来提案されたロータリエンコーダの
異常検出方式においては、エンコーダの分解能及び制御
可能な最低回転速度の設定により、エンコーダより出力
されるＡ相及びＢ相パルス信号の周期が変化してしまう
ため、これらのパルス信号の立ち上がりエッジをトリガ
としてワンショットパルス発生器で生成するワンショッ
トパルスの幅を、前記２相パルス信号の周期に対応する
値に設定しなければならず、各種エンコーダ分解能及び
最低回転速度に対応しなければならないシステムにおい
ては、前述の問題点を解決するために、周期をプログラ
マブルに設定可能なワンショットパルス発生器等の手段
を必要とするという欠点があった。
異常検出方式においては、エンコーダの分解能及び制御
可能な最低回転速度の設定により、エンコーダより出力
されるＡ相及びＢ相パルス信号の周期が変化してしまう
ため、これらのパルス信号の立ち上がりエッジをトリガ
としてワンショットパルス発生器で生成するワンショッ
トパルスの幅を、前記２相パルス信号の周期に対応する
値に設定しなければならず、各種エンコーダ分解能及び
最低回転速度に対応しなければならないシステムにおい
ては、前述の問題点を解決するために、周期をプログラ
マブルに設定可能なワンショットパルス発生器等の手段
を必要とするという欠点があった。
また、この問題点とは別に、従来のロータリエンコー
ダの異常検出方式においては、モータが停止している状
態及びその起動時において、Ａ相及びＢ相パルス信号の
立ち上がりエッジを検出することができないために、ワ
ンショットパルスを生成できず、したがってエンコーダ
異常検出信号を出力してしまうことを避ける手段を必要
とする欠点がある。
ダの異常検出方式においては、モータが停止している状
態及びその起動時において、Ａ相及びＢ相パルス信号の
立ち上がりエッジを検出することができないために、ワ
ンショットパルスを生成できず、したがってエンコーダ
異常検出信号を出力してしまうことを避ける手段を必要
とする欠点がある。
本発明は、従来のロータリエンコーダの異常検出方式
における上記問題点を解消するためになされたもので、
エンコーダの分解能及びモータの回転速度に因らず、確
実に且つ直ちにエンコーダの異常検出ができるようにし
たサーボモータにおけるロータリエンコーダの異常検出
装置を提供することを目的とする。
における上記問題点を解消するためになされたもので、
エンコーダの分解能及びモータの回転速度に因らず、確
実に且つ直ちにエンコーダの異常検出ができるようにし
たサーボモータにおけるロータリエンコーダの異常検出
装置を提供することを目的とする。
上記問題点を解決するため、本発明のロータリーエン
コーダの異常検出装置は、第２図に示す一実施例の符号
等を括弧書きにて伴って示せば、モータの回転数に対応
した相対的に繰り返し周波数の高い２相パルス信号（φ
A,φＢ）および同モータのロータの回転位置に対応した
相対的に繰り返し周波数の低い３相パルス信号（φU,φ
V,φＷ）を出力するロータリーエンコーダの異常を、上
記３相パルス信号（φU,φV,φＷ）の各エッジが出現す
る時間間隔内での上記２相パルス信号（φA,φＢ）のエ
ッジの出現の有無に基づいて検出するようになされたロ
ータリーエンコーダの異常検出装置において、上記２相
パルス信号（φA,φＢ）のエッジの出現に対応した検出
出力を自己の出力端に生じるようになされ所定のリセッ
ト信号が与えられると該出力端の出力が上記エッジが出
現しなかったことを表わす状態となるエッジ検出手段
（１）と、上記エッジ検出手段（１）の出力端に応じた
出力を所定のセット信号が与えられたタイミングで記憶
するエッジ検出結果記憶手段（２）と、上記エッジ検出
手段（１）に適合するリセット信号（AND回路15の出
力）および上記エッジ検出結果記憶手段（２）に適合す
るセット信号（第3NAND回路16の出力）の双方の信号を
上記３相パルス信号（φU,φV,φＷ）の各エッジのうち
の同一のエッジに基づいて形成し各該当する上記エッジ
検出手段（１）および上記エッジ検出結果記憶手段
（２）に供給するように構成された信号形成手段（７〜
16）と、を備え、上記エッジ検出結果記憶手段（２）に
よる記憶結果に基づいて異常検出を行なうように構成さ
れたことを特徴とする。
コーダの異常検出装置は、第２図に示す一実施例の符号
等を括弧書きにて伴って示せば、モータの回転数に対応
した相対的に繰り返し周波数の高い２相パルス信号（φ
A,φＢ）および同モータのロータの回転位置に対応した
相対的に繰り返し周波数の低い３相パルス信号（φU,φ
V,φＷ）を出力するロータリーエンコーダの異常を、上
記３相パルス信号（φU,φV,φＷ）の各エッジが出現す
る時間間隔内での上記２相パルス信号（φA,φＢ）のエ
ッジの出現の有無に基づいて検出するようになされたロ
ータリーエンコーダの異常検出装置において、上記２相
パルス信号（φA,φＢ）のエッジの出現に対応した検出
出力を自己の出力端に生じるようになされ所定のリセッ
ト信号が与えられると該出力端の出力が上記エッジが出
現しなかったことを表わす状態となるエッジ検出手段
（１）と、上記エッジ検出手段（１）の出力端に応じた
出力を所定のセット信号が与えられたタイミングで記憶
するエッジ検出結果記憶手段（２）と、上記エッジ検出
手段（１）に適合するリセット信号（AND回路15の出
力）および上記エッジ検出結果記憶手段（２）に適合す
るセット信号（第3NAND回路16の出力）の双方の信号を
上記３相パルス信号（φU,φV,φＷ）の各エッジのうち
の同一のエッジに基づいて形成し各該当する上記エッジ
検出手段（１）および上記エッジ検出結果記憶手段
（２）に供給するように構成された信号形成手段（７〜
16）と、を備え、上記エッジ検出結果記憶手段（２）に
よる記憶結果に基づいて異常検出を行なうように構成さ
れたことを特徴とする。
本発明は、先に述べたように、ロータリエンコーダよ
り出力されるモータの回転数に比例する２相パルス信号
A,Bの異常を検出するために、ロータの回転位置を示す
３相パルス信号U,V,Wを利用するものであるが、前記２
相パルス信号A,B及び３相パルス信号U,V,Wの関係を示す
第１図を参照しながら、まず本発明の原理について説明
する。
り出力されるモータの回転数に比例する２相パルス信号
A,Bの異常を検出するために、ロータの回転位置を示す
３相パルス信号U,V,Wを利用するものであるが、前記２
相パルス信号A,B及び３相パルス信号U,V,Wの関係を示す
第１図を参照しながら、まず本発明の原理について説明
する。
前記３相パルス信号U,V,Wは、機械角360゜（１回転）
が２周期に対応する信号で、互いに位相差が機械角で60
゜ある信号である。また２相パルス信号A,Bは、互いに
位相差が電気角で90゜あり、前記３相パルス信号U,V,W
とは非同期の信号で、その周期はエンコーダの分解能ｎ
（１回転あたりのパルス数）により定まっている。なお
第１図において、ST0,ST2,ST4は、それぞれ３相パルス
信号U,V,Wの立ち上がりエッジを示し、ST3,ST5,ST1は、
それぞれ３相パルス信号U,V,Wの立ち下がりエッジを示
している。
が２周期に対応する信号で、互いに位相差が機械角で60
゜ある信号である。また２相パルス信号A,Bは、互いに
位相差が電気角で90゜あり、前記３相パルス信号U,V,W
とは非同期の信号で、その周期はエンコーダの分解能ｎ
（１回転あたりのパルス数）により定まっている。なお
第１図において、ST0,ST2,ST4は、それぞれ３相パルス
信号U,V,Wの立ち上がりエッジを示し、ST3,ST5,ST1は、
それぞれ３相パルス信号U,V,Wの立ち下がりエッジを示
している。
まずモータ回転動作時におけるロータリエンコーダの
異常検出について説明する。もしエンコーダに故障がな
く、２相パルス信号A,B及び３相パルス信号U,V,Wの伝送
に異常がなければ、３相パルス信号U,V,Wの各エッジ間
においては、必ず前記２相パルス信号A,Bのエッジが検
出可能である。これに対し２相パルス信号A,Bに異常が
ある場合には、各エッジが検出不可能になり、このエッ
ジの有無を検出・記憶する手段を備えることにより、Ａ
相及びＢ相パルス信号の異常を検出することが可能とな
る。
異常検出について説明する。もしエンコーダに故障がな
く、２相パルス信号A,B及び３相パルス信号U,V,Wの伝送
に異常がなければ、３相パルス信号U,V,Wの各エッジ間
においては、必ず前記２相パルス信号A,Bのエッジが検
出可能である。これに対し２相パルス信号A,Bに異常が
ある場合には、各エッジが検出不可能になり、このエッ
ジの有無を検出・記憶する手段を備えることにより、Ａ
相及びＢ相パルス信号の異常を検出することが可能とな
る。
次に具体的な実施例について説明する。第２図は、本
発明に係るロータリエンコーダの異常検出装置の実施例
を示す回路構成図である。この実施例は、Ａ相及びＢ相
の２相パルス信号の異常検出をそれぞれ別々に行ったの
ちに、論理和をとって出力するようにしたものである。
発明に係るロータリエンコーダの異常検出装置の実施例
を示す回路構成図である。この実施例は、Ａ相及びＢ相
の２相パルス信号の異常検出をそれぞれ別々に行ったの
ちに、論理和をとって出力するようにしたものである。
第２図において、１はＤ−FF回路からなるエッジ検出
記憶回路（エッジ検出手段）で、そのクロック端子には
Ａ相パルス信号φＡが入力され、出力は出力記憶回路
（エッジ検出結果記憶手段）２のＤ端子に入力されるよ
うになっている。そして前記エッジ検出記憶回路１及び
出力記憶回路２とでＡ相パルス信号φＡの異常検出回路
３を構成している。同様にＢ相パルス信号φＢの異常検
出回路４も、Ｄ−FF回路からなるエッジ検出記憶回路１
とＤ−FF回路からなる出力記憶回路２とで構成されてい
る。そしてＡ相パルス信号φＡの異常検出回路３及びＢ
相パルス信号φＢの異常検出回路４の各出力記憶回路２
の各Ｑ出力は、OR回路５を介してＤ−FF回路からなる検
出記憶回路６のクロック端子に入力され、そのＱ出力端
子よりロータリエンコーダの異常検出信号ENCERRが出力
されるようになっている。
記憶回路（エッジ検出手段）で、そのクロック端子には
Ａ相パルス信号φＡが入力され、出力は出力記憶回路
（エッジ検出結果記憶手段）２のＤ端子に入力されるよ
うになっている。そして前記エッジ検出記憶回路１及び
出力記憶回路２とでＡ相パルス信号φＡの異常検出回路
３を構成している。同様にＢ相パルス信号φＢの異常検
出回路４も、Ｄ−FF回路からなるエッジ検出記憶回路１
とＤ−FF回路からなる出力記憶回路２とで構成されてい
る。そしてＡ相パルス信号φＡの異常検出回路３及びＢ
相パルス信号φＢの異常検出回路４の各出力記憶回路２
の各Ｑ出力は、OR回路５を介してＤ−FF回路からなる検
出記憶回路６のクロック端子に入力され、そのＱ出力端
子よりロータリエンコーダの異常検出信号ENCERRが出力
されるようになっている。
なおＡ相及びＢ相パルス信号φA,φＢの異常検出回路
3,4を構成しているエッジ検出記憶回路１のセット端子
、出力記憶回路２のリセット端子Ｒ及び検出記憶回路
６のリセット端子Ｒには、それぞれリセット信号▲
▼が入力され、エッジ検出記憶回路１のリセット
端子及び出力記憶回路２のクロック端子には、後述の
U,V,Wの３相パルス信号φU,φV,φＷのエッジに基づい
て形成される微分出力がそれぞれ入力されるようになっ
ている。
3,4を構成しているエッジ検出記憶回路１のセット端子
、出力記憶回路２のリセット端子Ｒ及び検出記憶回路
６のリセット端子Ｒには、それぞれリセット信号▲
▼が入力され、エッジ検出記憶回路１のリセット
端子及び出力記憶回路２のクロック端子には、後述の
U,V,Wの３相パルス信号φU,φV,φＷのエッジに基づい
て形成される微分出力がそれぞれ入力されるようになっ
ている。
7,8,9は、それぞれ縦続接続された第１〜第3D−FF回
路で、第1D−FF回路７のＤ端子にはＵ相パルス信号φＵ
が入力され、第1D−FF回路７のＱ出力端子及び第2D−FF
回路８の出力端子は第1NAND回路10の入力端に接続さ
れ、第2D−FF回路８のＱ出力端子及び第3D−FF回路９の
出力端子は第2NAND回路11の入力端に接続されてい
る。そして第１〜第3D−FF回路7,8,9の各クロック端子
には、それぞれシステムクロックCLKが入力されてい
て、これらの第１〜第3D−FF回路7,8,9及び第１及び第2
NAND回路10,11とでＵ相微分回路12を構成している。
路で、第1D−FF回路７のＤ端子にはＵ相パルス信号φＵ
が入力され、第1D−FF回路７のＱ出力端子及び第2D−FF
回路８の出力端子は第1NAND回路10の入力端に接続さ
れ、第2D−FF回路８のＱ出力端子及び第3D−FF回路９の
出力端子は第2NAND回路11の入力端に接続されてい
る。そして第１〜第3D−FF回路7,8,9の各クロック端子
には、それぞれシステムクロックCLKが入力されてい
て、これらの第１〜第3D−FF回路7,8,9及び第１及び第2
NAND回路10,11とでＵ相微分回路12を構成している。
Ｖ相微分回路13及びＷ相微分回路14も、前記Ｕ相微分
回路12と同様に構成され、各微分回路13,14の第1D−FF
回路７のＤ端子には、それぞれＶ相パルス信号φV,W相
パルス信号φＷが入力されている。そして各相微分回路
12,13,14の各第2NAND回路11の各出力はAND回路15に入力
され、その出力が前記Ａ相及びＢ相パルス信号φA,φＢ
の異常検出回路3,4を構成する各エッジ検出記憶回路１
のリセット端子に入力され、一方各相微分回路12,13,
14の各第1NAND回路10の各出力は第3NAND回路16に入力さ
れ、その出力が前記Ａ相及びＢ相パルス信号φA,φＢの
異常検出回路3,4を構成する各出力記憶回路２のクロッ
ク端子に入力されるように構成されている。なお、上記
における第１〜第3D−FF回路7,8,9、第１〜第2NAND回路
10,11、を夫々含むU,V,W各相微分回路12〜14、AND回路1
5、および、第3NAND回路16により、後述するようにエッ
ジ検出記憶回路（エッジ検出手段）１に適合するリセッ
ト信号および出力記憶回路（エッジ検出結果記憶手段）
２に適合するセット信号の双方の信号を、上記３相パル
ス信号（φU,φV,φＷ）の各エッジのうちの同一のエッ
ジに基づいて形成し、各該当する上記エッジ検出手段
（エッジ検出記憶回路１）および上記エッジ検出結果記
憶手段（出力記憶回路２）に供給する信号形成手段が構
成されている。
回路12と同様に構成され、各微分回路13,14の第1D−FF
回路７のＤ端子には、それぞれＶ相パルス信号φV,W相
パルス信号φＷが入力されている。そして各相微分回路
12,13,14の各第2NAND回路11の各出力はAND回路15に入力
され、その出力が前記Ａ相及びＢ相パルス信号φA,φＢ
の異常検出回路3,4を構成する各エッジ検出記憶回路１
のリセット端子に入力され、一方各相微分回路12,13,
14の各第1NAND回路10の各出力は第3NAND回路16に入力さ
れ、その出力が前記Ａ相及びＢ相パルス信号φA,φＢの
異常検出回路3,4を構成する各出力記憶回路２のクロッ
ク端子に入力されるように構成されている。なお、上記
における第１〜第3D−FF回路7,8,9、第１〜第2NAND回路
10,11、を夫々含むU,V,W各相微分回路12〜14、AND回路1
5、および、第3NAND回路16により、後述するようにエッ
ジ検出記憶回路（エッジ検出手段）１に適合するリセッ
ト信号および出力記憶回路（エッジ検出結果記憶手段）
２に適合するセット信号の双方の信号を、上記３相パル
ス信号（φU,φV,φＷ）の各エッジのうちの同一のエッ
ジに基づいて形成し、各該当する上記エッジ検出手段
（エッジ検出記憶回路１）および上記エッジ検出結果記
憶手段（出力記憶回路２）に供給する信号形成手段が構
成されている。
次にこのように構成されたロータリエンコーダの異常
検出装置の動作を、第３図に示したタイミングチャート
を参照しながら説明する。第３図のタイミングチャート
は、２相パルス信号φA,φＢの中、Ａ相パルス信号φＡ
に異常が発生し、３相パルス信号φU,φV,φＷの中、Ｕ
相パルス信号φＵの立ち上がりエッジが最初に検出され
た場合を示している。
検出装置の動作を、第３図に示したタイミングチャート
を参照しながら説明する。第３図のタイミングチャート
は、２相パルス信号φA,φＢの中、Ａ相パルス信号φＡ
に異常が発生し、３相パルス信号φU,φV,φＷの中、Ｕ
相パルス信号φＵの立ち上がりエッジが最初に検出され
た場合を示している。
まずリセット信号▲▼の解除後モータが回
転を開始すると、ロータリエンコーダから前記第１図に
示したような対応関係で２相パルス信号φA,φＢ及び３
相パルス信号φU,φV,φＷが出力される。Ａ相パルス信
号φＡが正常に異常検出回路３のエッジ検出記憶回路１
に入力されれば、該エッジ検出記憶回路１はセットさ
れ、その出力はＬレベルとなる。次にＵ相微分回路12
においてＵ相パルス信号φＵの合ち上がりエッジが検出
されると、その第１及び第2NAND回路10,11の出力側に
は、第３図のタイミングチャートにおいて、−out,
−outで示すパルスが生成される。
転を開始すると、ロータリエンコーダから前記第１図に
示したような対応関係で２相パルス信号φA,φＢ及び３
相パルス信号φU,φV,φＷが出力される。Ａ相パルス信
号φＡが正常に異常検出回路３のエッジ検出記憶回路１
に入力されれば、該エッジ検出記憶回路１はセットさ
れ、その出力はＬレベルとなる。次にＵ相微分回路12
においてＵ相パルス信号φＵの合ち上がりエッジが検出
されると、その第１及び第2NAND回路10,11の出力側に
は、第３図のタイミングチャートにおいて、−out,
−outで示すパルスが生成される。
ここで、−outで示されるパルスの立ち下がりタイ
ミングによって、Ａ相パルス信号φＡの異常検出回路３
における出力記憶回路２は、そのエッジ検出記憶回路１
の状態を記憶するが、前述のようにエッジ検出記憶回路
１の出力はＬレベル、すなわちＡ相パルス信号φＡの
エッジ検出が行われたことを示しているために、出力記
憶回路２のＱ出力はＬレベルのままであり、したがって
OR回路５及び検出記憶回路６には変化がなく、検出記憶
回路６のＱ出力ENCERRはＬレベルのままである。
ミングによって、Ａ相パルス信号φＡの異常検出回路３
における出力記憶回路２は、そのエッジ検出記憶回路１
の状態を記憶するが、前述のようにエッジ検出記憶回路
１の出力はＬレベル、すなわちＡ相パルス信号φＡの
エッジ検出が行われたことを示しているために、出力記
憶回路２のＱ出力はＬレベルのままであり、したがって
OR回路５及び検出記憶回路６には変化がなく、検出記憶
回路６のＱ出力ENCERRはＬレベルのままである。
次にＷ相パルス信号φＷの立ち上がりエッジ検出後に
Ａ相パルス信号φＡに異常が発生した場合の動作につい
て説明する。Ｗ相パルス信号φＷの立ち上がりエッジ検
出後、Ａ相パルス信号φＡの異常検出回路３のエッジ検
出記憶回路１は、Ｗ相微分回路14の第2NAND回路11の出
力によりAND回路15を介して、リセットがかけられる
が、Ａ相パルス信号φＡのエッジが検出できず、したが
ってＡ相パルス信号φＡの異常検出回路３のエッジ検出
記憶回路１の出力はＨレベルの状態で、Ｕ相パルス信
号φＵの立ち上がりエッジを検出する。したがってＡ相
パルス信号φＡの異常検出回路３の出力記憶回路２のＱ
出力はＬレベルからＨレベルに変化するため、OR回路５
を介して検出記憶回路６をセットし、そのＱ出力ENCERR
はＨレベルとなり、Ａ相パルス信号φＡの異常を検出す
ることができる。
Ａ相パルス信号φＡに異常が発生した場合の動作につい
て説明する。Ｗ相パルス信号φＷの立ち上がりエッジ検
出後、Ａ相パルス信号φＡの異常検出回路３のエッジ検
出記憶回路１は、Ｗ相微分回路14の第2NAND回路11の出
力によりAND回路15を介して、リセットがかけられる
が、Ａ相パルス信号φＡのエッジが検出できず、したが
ってＡ相パルス信号φＡの異常検出回路３のエッジ検出
記憶回路１の出力はＨレベルの状態で、Ｕ相パルス信
号φＵの立ち上がりエッジを検出する。したがってＡ相
パルス信号φＡの異常検出回路３の出力記憶回路２のＱ
出力はＬレベルからＨレベルに変化するため、OR回路５
を介して検出記憶回路６をセットし、そのＱ出力ENCERR
はＨレベルとなり、Ａ相パルス信号φＡの異常を検出す
ることができる。
上記動作の説明においては、Ａ相パルス信号φＡの異
常検出について述べたが、Ｂ相パルス信号φＢの異常検
出も全く同様に検出することが可能である。更に第２図
に示した本実施例の回路構成によれば、Ｕ相パルス信号
φＵの立ち上がりエッジのみならず、Ｖ相パルス信号φ
Ｖ及びＷ相パルス信号φＷの立ち上がりエッジをも検出
し、前記Ａ相及びＢ相パルス信号φA,φＢの異常検出回
路のセット及びリセット信号を発生させることができ、
それにより機械角で60゜の範囲内でロータリエンコーダ
の異常が検出可能となる。
常検出について述べたが、Ｂ相パルス信号φＢの異常検
出も全く同様に検出することが可能である。更に第２図
に示した本実施例の回路構成によれば、Ｕ相パルス信号
φＵの立ち上がりエッジのみならず、Ｖ相パルス信号φ
Ｖ及びＷ相パルス信号φＷの立ち上がりエッジをも検出
し、前記Ａ相及びＢ相パルス信号φA,φＢの異常検出回
路のセット及びリセット信号を発生させることができ、
それにより機械角で60゜の範囲内でロータリエンコーダ
の異常が検出可能となる。
また上記実施例では３相パルス信号φU,φV,φＷの立
ち上がりエッジのみ検出して２相パルス信号φA,φＢの
異常検出回路のセット及びリセット信号を発生するよう
にしたものを示したが、３相パルス信号φU,φV,φＷの
立ち下がりエッジをも検出する回路構成とすることによ
り、機械角30゜の範囲内でロータリエンコーダの異常が
検出可能となる。
ち上がりエッジのみ検出して２相パルス信号φA,φＢの
異常検出回路のセット及びリセット信号を発生するよう
にしたものを示したが、３相パルス信号φU,φV,φＷの
立ち下がりエッジをも検出する回路構成とすることによ
り、機械角30゜の範囲内でロータリエンコーダの異常が
検出可能となる。
以上実施例に基づいて説明したように、本発明によれ
ば、上記エッジ検出手段（エッジ検出記憶回路１）に適
合するリセット信号および上記エッジ検出結果記憶手段
（出力記憶回路２）に適合するセット信号の双方の信号
を上記３相パルス信号の各エッジのうちの同一のエッジ
に基づいて形成し各該当する上記エッジ検出手段（エッ
ジ検出記憶回路１）および上記エッジ検出結果記憶手段
（出力記憶回路２）に供給するように構成しているの
で、ロータリーエンコーダの分解能及びモータの回転速
度に因らず異常を検出することができ、且つ、この異常
の発生を無用な時間的遅延を俟つことなく直ちに検出す
ることができる。
ば、上記エッジ検出手段（エッジ検出記憶回路１）に適
合するリセット信号および上記エッジ検出結果記憶手段
（出力記憶回路２）に適合するセット信号の双方の信号
を上記３相パルス信号の各エッジのうちの同一のエッジ
に基づいて形成し各該当する上記エッジ検出手段（エッ
ジ検出記憶回路１）および上記エッジ検出結果記憶手段
（出力記憶回路２）に供給するように構成しているの
で、ロータリーエンコーダの分解能及びモータの回転速
度に因らず異常を検出することができ、且つ、この異常
の発生を無用な時間的遅延を俟つことなく直ちに検出す
ることができる。
第１図は、本発明に係るロータリエンコーダの異常検出
装置の原理を説明するための２相パルス信号及び３相パ
ルス信号の対応関係を示す図、第２図は、本発明に係る
ロータリエンコーダの異常検出装置の実施例を示す回路
構成図、第３図は、第２図の動作を説明するための各部
の信号波形を示す図、第４図は、従来の異常検出方式を
示すブロック構成図、第５図は、第４図の動作を説明す
るための各部の信号波形図である。 図において、１はエッジ検出記憶回路、２は出力記憶回
路、３はＡ相パルス信号φＡの異常検出回路、４はＢ相
パルス信号φＢの異常検出回路、６は検出記憶回路、12
はＵ相パルス信号φＵの微分回路、13はＶ相パルス信号
φＶの微分回路、14はＷ相パルス信号φＷの微分回路を
示す。
装置の原理を説明するための２相パルス信号及び３相パ
ルス信号の対応関係を示す図、第２図は、本発明に係る
ロータリエンコーダの異常検出装置の実施例を示す回路
構成図、第３図は、第２図の動作を説明するための各部
の信号波形を示す図、第４図は、従来の異常検出方式を
示すブロック構成図、第５図は、第４図の動作を説明す
るための各部の信号波形図である。 図において、１はエッジ検出記憶回路、２は出力記憶回
路、３はＡ相パルス信号φＡの異常検出回路、４はＢ相
パルス信号φＢの異常検出回路、６は検出記憶回路、12
はＵ相パルス信号φＵの微分回路、13はＶ相パルス信号
φＶの微分回路、14はＷ相パルス信号φＷの微分回路を
示す。
フロントページの続き (72)発明者 萩原 恭 神奈川県相模原市中央３丁目11番19号 株式会社ハイピーテック内 (56)参考文献 特開 平３−235685（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02P 6/16
Claims (1)
- 【請求項１】モータの回転数に対応した相対的に繰り返
し周波数の高い２相パルス信号（φA,φＢ）および同モ
ータのロータの回転位置に対応した相対的に繰り返し周
波数の低い３相パルス信号（φU,φV,φＷ）を出力する
ロータリーエンコーダの異常を、上記３相パルス信号
（φU,φV,φＷ）の各エッジが出現する時間間隔内での
上記２相パルス信号（φA,φＢ）のエッジの出現の有無
に基づいて検出するようになされたロータリーエンコー
ダの異常検出装置において、 上記２相パルス信号（φA,φＢ）のエッジの出現に対応
した検出出力を自己の出力端に生じるようになされ所定
のリセット信号が与えられると該出力端の出力が上記エ
ッジが出現しなかったことを表わす状態となるエッジ検
出手段（１）と、 上記エッジ検出手段（１）の出力端に生じた出力を所定
のセット信号が与えられたタイミングで記憶するエッジ
検出結果記憶手段（２）と、 上記エッジ検出手段（１）に適合するリセット信号およ
び上記エッジ検出結果記憶手段（２）に適合するセット
信号の双方の信号を上記３相パルス信号（φU,φV,φ
Ｗ）の各エッジのうちの同一のエッジに基づいて形成し
各該当する上記エッジ検出手段（１）および上記エッジ
検出結果記憶手段（２）に供給するように構成された信
号形成手段（７〜16）と、 を備え、上記エッジ検出結果記憶手段（２）による記憶
結果に基づいて異常検出を行なうように構成されたこと
を特徴とするロータリーエンコーダの異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096212A JP2917041B2 (ja) | 1990-04-13 | 1990-04-13 | ロータリエンコーダの異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096212A JP2917041B2 (ja) | 1990-04-13 | 1990-04-13 | ロータリエンコーダの異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287A JPH04287A (ja) | 1992-01-06 |
| JP2917041B2 true JP2917041B2 (ja) | 1999-07-12 |
Family
ID=14158940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096212A Expired - Fee Related JP2917041B2 (ja) | 1990-04-13 | 1990-04-13 | ロータリエンコーダの異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917041B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602674U (ja) * | 1983-06-01 | 1985-01-10 | ティーディーケイ株式会社 | 磁気テ−プカセツト用収納箱 |
| US20020025519A1 (en) | 1999-06-17 | 2002-02-28 | David J. Wright | Methods and oligonucleotides for detecting nucleic acid sequence variations |
| JP4146984B2 (ja) | 2000-03-09 | 2008-09-10 | 富士フイルム株式会社 | 撮像装置 |
-
1990
- 1990-04-13 JP JP2096212A patent/JP2917041B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287A (ja) | 1992-01-06 |
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