JP2906853B2 - 変化点検出回路 - Google Patents
変化点検出回路Info
- Publication number
- JP2906853B2 JP2906853B2 JP22546992A JP22546992A JP2906853B2 JP 2906853 B2 JP2906853 B2 JP 2906853B2 JP 22546992 A JP22546992 A JP 22546992A JP 22546992 A JP22546992 A JP 22546992A JP 2906853 B2 JP2906853 B2 JP 2906853B2
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- JP
- Japan
- Prior art keywords
- priority
- change point
- signal
- unit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は変化点検出回路に関し、
特に入力される複数の信号に対して優先順位をもって変
化点を監視する変化点検出回路に関する。
特に入力される複数の信号に対して優先順位をもって変
化点を監視する変化点検出回路に関する。
【０００２】
【従来の技術】従来、この種の変化点検出回路は、入力
される複数の信号の全てに対して変化点の検出を行い、
変化点検出の結果全てをＣＰＵで監視し優先順位に従っ
て処理を行っており、優先順位の変更もＣＰＵ内で行っ
て、これらを一定時間内で処理をしていた。
される複数の信号の全てに対して変化点の検出を行い、
変化点検出の結果全てをＣＰＵで監視し優先順位に従っ
て処理を行っており、優先順位の変更もＣＰＵ内で行っ
て、これらを一定時間内で処理をしていた。
【０００３】図２は従来の変化点検出回路の一例を示す
ブロック図である。入力端子１１−１〜ｎの入力信号ｎ
個全てに対し変化点検出回路の一例を示すブロック図で
ある。入力端子１１−１〜ｎの入力信号ｎ個全てに対し
変化点検出部１２−１〜ｎを有し、変化点検出部１２−
１〜ｎからの出力ｎ個全てのＣＰＵ１３で監視し、ＣＰ
Ｕ１３で優先順位に従って処理を行っている。
ブロック図である。入力端子１１−１〜ｎの入力信号ｎ
個全てに対し変化点検出回路の一例を示すブロック図で
ある。入力端子１１−１〜ｎの入力信号ｎ個全てに対し
変化点検出部１２−１〜ｎを有し、変化点検出部１２−
１〜ｎからの出力ｎ個全てのＣＰＵ１３で監視し、ＣＰ
Ｕ１３で優先順位に従って処理を行っている。
【０００４】
【発明が解決しようとする課題】この従来の変化点検出
回路では、入力される信号の全てに対して変化点検出部
を有し、その全ての変化点検出部からの出力をＣＰＵに
て監視し、入力信号の変更がある度に優先順位の変更と
優先順位に従って処理をＣＰＵにて一定時間内に行って
いるため、変化点が増加した場合や一定時間の周期が短
い場合にはＣＰＵの負担が多くなってしまい一定時間内
に信号の処理が行えないという問題点があった。
回路では、入力される信号の全てに対して変化点検出部
を有し、その全ての変化点検出部からの出力をＣＰＵに
て監視し、入力信号の変更がある度に優先順位の変更と
優先順位に従って処理をＣＰＵにて一定時間内に行って
いるため、変化点が増加した場合や一定時間の周期が短
い場合にはＣＰＵの負担が多くなってしまい一定時間内
に信号の処理が行えないという問題点があった。
【０００５】
【課題を解決するための手段】本発明の変化点検出回路
は、入力される複数の信号に対して優先順位をもって変
化点を監視する変化点検出回路において、ＣＭ部により
制御され前記入力される複数の信号を設定された優先順
位に従って入れ替えて出力する第１の手段と、この第１
の手段からの信号を多重し多重信号として出力する第２
の手段と、この第２の手段からの信号を所定時間遅延さ
せ遅延多重信号として出力する第３の手段と、前記多重
信号と前記遅延多重信号との出力値が不一致のとき書込
信号を出力する第４の手段と、前記優先順位に対応する
カウント値を出力する第５の手段と、前記カウント値を
データに従って変換する第６の手段と、前記書込信号に
より、前記遅延多重信号と前記カウント値とをＦＩＦＯ
メモリに記憶する第７の手段と、前記ＦＩＦＯメモリか
ら読み出した信号の変化点を前記優先順位に従って検出
した結果により処理を行い外部から優先順位の変更が入
力されたときは前記ＣＭ部及び前記第６の手段に前記優
先順位の変更を行う第８の手段とを有する。
は、入力される複数の信号に対して優先順位をもって変
化点を監視する変化点検出回路において、ＣＭ部により
制御され前記入力される複数の信号を設定された優先順
位に従って入れ替えて出力する第１の手段と、この第１
の手段からの信号を多重し多重信号として出力する第２
の手段と、この第２の手段からの信号を所定時間遅延さ
せ遅延多重信号として出力する第３の手段と、前記多重
信号と前記遅延多重信号との出力値が不一致のとき書込
信号を出力する第４の手段と、前記優先順位に対応する
カウント値を出力する第５の手段と、前記カウント値を
データに従って変換する第６の手段と、前記書込信号に
より、前記遅延多重信号と前記カウント値とをＦＩＦＯ
メモリに記憶する第７の手段と、前記ＦＩＦＯメモリか
ら読み出した信号の変化点を前記優先順位に従って検出
した結果により処理を行い外部から優先順位の変更が入
力されたときは前記ＣＭ部及び前記第６の手段に前記優
先順位の変更を行う第８の手段とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００７】本実施例は、ｎ個の信号が入力されるｎ個
の入力端子１−１〜１−ｎと、優先順位によるＣＰＵ１
０から設定されたデータによりクロスコネクト部３を制
御するＣＭ部２と、入力端子１−１〜１−ｎからの信号
をＣＭ部２のデータをもとに優先順位に従って入れ替え
を行うクロスコネクト部３と、クロスコネクト部３から
入力される信号を多重化する多重部４と、多重部４から
の信号を遅延させる遅延回路５と、多重部４からの出力
値と遅延回路５からの出力値とを比較し不一致の場合に
ＦＩＦＯ９に対して書き込み信号を出力する比較検出部
６と、１〜ｎの値を出力するｍ段カウンタ７と、ＣＰＵ
１０から設定された優先順位によるデータをもちｍ段カ
ウンタ７からの値をデータに従って変換して出力するテ
ーブル８と、比較検出部６からの値によりテーブル８か
らの値と遅延回路５からの値とを記憶するＦＩＦＯ９
と、ＦＩＦＯ９から読み取ったデータにより処理を行い
優先順位を変える際にはＣＭ部２とテーブル８に書き込
む優先順位を変更するＣＰＵ１０とを有して構成され
る。
の入力端子１−１〜１−ｎと、優先順位によるＣＰＵ１
０から設定されたデータによりクロスコネクト部３を制
御するＣＭ部２と、入力端子１−１〜１−ｎからの信号
をＣＭ部２のデータをもとに優先順位に従って入れ替え
を行うクロスコネクト部３と、クロスコネクト部３から
入力される信号を多重化する多重部４と、多重部４から
の信号を遅延させる遅延回路５と、多重部４からの出力
値と遅延回路５からの出力値とを比較し不一致の場合に
ＦＩＦＯ９に対して書き込み信号を出力する比較検出部
６と、１〜ｎの値を出力するｍ段カウンタ７と、ＣＰＵ
１０から設定された優先順位によるデータをもちｍ段カ
ウンタ７からの値をデータに従って変換して出力するテ
ーブル８と、比較検出部６からの値によりテーブル８か
らの値と遅延回路５からの値とを記憶するＦＩＦＯ９
と、ＦＩＦＯ９から読み取ったデータにより処理を行い
優先順位を変える際にはＣＭ部２とテーブル８に書き込
む優先順位を変更するＣＰＵ１０とを有して構成され
る。
【０００８】次に、本実施例の動作について説明する。
入力端子１−１〜１−ｎに入力されているｎ個の信号
は、ＣＰＵ１０により優先順位に従い設定されたＣＭ部
２により制御されるクロスコネクト部３によって優先順
位に従ってデータの入れ替えが行われる。入れ替えが行
われたあとのデータは多重部４において多重化され優先
順位の順で比較検出部６に出力され、かつ遅延回路５を
介してから比較検出部６へ出力される。比較検出部６で
はそれぞれの入力端子からの信号に対する今回値と前回
値とが入力され入力信号に変化があったかどうか比較さ
れる。比較により不一致があった場合にはＦＩＦＯに対
して書き込み信号として出力される。遅延回路５はＦＩ
ＦＯ９へも接続されデータの変化があった際の情報とし
て前回値のデータをＦＩＦＯ９に渡している。またカウ
ンタ７では各入力端子１からｎの比較時にその端子の番
号に対応する値をテーブル８に出力している。テーブル
８ではＣＰＵ１０から優先順位により設定されたデータ
に従って、カウンタ７からの１〜ｎの出力を優先順位の
順番でＦＩＦＯ９へ出力しており、比較検出部６からの
書き込み信号があった場合にだけテーブル８からの出力
値と遅延回路からの前回値が書き込まれる。そしてＣＰ
Ｕ１０がＦＩＦＯ９を読出しにくいことによりどの入力
端子の信号がどう変化したかを優先順位に従って検出す
る。そしてＣＰＵ１０では検出結果により処理を行い優
先順位を変えるときにはＣＭ部２およびテーブル８に変
更した優先順位による設定を行い新たな優先順位をもっ
て変化点検出を行う。
入力端子１−１〜１−ｎに入力されているｎ個の信号
は、ＣＰＵ１０により優先順位に従い設定されたＣＭ部
２により制御されるクロスコネクト部３によって優先順
位に従ってデータの入れ替えが行われる。入れ替えが行
われたあとのデータは多重部４において多重化され優先
順位の順で比較検出部６に出力され、かつ遅延回路５を
介してから比較検出部６へ出力される。比較検出部６で
はそれぞれの入力端子からの信号に対する今回値と前回
値とが入力され入力信号に変化があったかどうか比較さ
れる。比較により不一致があった場合にはＦＩＦＯに対
して書き込み信号として出力される。遅延回路５はＦＩ
ＦＯ９へも接続されデータの変化があった際の情報とし
て前回値のデータをＦＩＦＯ９に渡している。またカウ
ンタ７では各入力端子１からｎの比較時にその端子の番
号に対応する値をテーブル８に出力している。テーブル
８ではＣＰＵ１０から優先順位により設定されたデータ
に従って、カウンタ７からの１〜ｎの出力を優先順位の
順番でＦＩＦＯ９へ出力しており、比較検出部６からの
書き込み信号があった場合にだけテーブル８からの出力
値と遅延回路からの前回値が書き込まれる。そしてＣＰ
Ｕ１０がＦＩＦＯ９を読出しにくいことによりどの入力
端子の信号がどう変化したかを優先順位に従って検出す
る。そしてＣＰＵ１０では検出結果により処理を行い優
先順位を変えるときにはＣＭ部２およびテーブル８に変
更した優先順位による設定を行い新たな優先順位をもっ
て変化点検出を行う。
【０００９】図３において、入力端子へのデータが〜
のように変化したとする。→の場合に入力端子
１，３，５のデータが０→１へと変化した端子番号と変
化の方向として前回の値が書き込まれる。そしてＣＰＵ
１０から優先順位の高いＦＩＦＯ９から順番に読み出す
ので優先順位の高い入力端子の変化点をいち早く知るこ
とができ、また書き込まれた値により変化点の変化の方
向を知ることができる。→の場合も同様に２→５→
１の順でＦＩＦＯ９に書き込みＣＰＵ１０から読み出さ
れる。このようにして入力データの状態遷移ごとにＦＩ
ＦＯ９には優先順位にしたがって変化した端子と変化の
方向が書き込まれ、ＣＰＵ１０がＦＩＦＯ９を読み出す
ことにより優先順位の順にデータの変化点を検出するこ
とができる。
のように変化したとする。→の場合に入力端子
１，３，５のデータが０→１へと変化した端子番号と変
化の方向として前回の値が書き込まれる。そしてＣＰＵ
１０から優先順位の高いＦＩＦＯ９から順番に読み出す
ので優先順位の高い入力端子の変化点をいち早く知るこ
とができ、また書き込まれた値により変化点の変化の方
向を知ることができる。→の場合も同様に２→５→
１の順でＦＩＦＯ９に書き込みＣＰＵ１０から読み出さ
れる。このようにして入力データの状態遷移ごとにＦＩ
ＦＯ９には優先順位にしたがって変化した端子と変化の
方向が書き込まれ、ＣＰＵ１０がＦＩＦＯ９を読み出す
ことにより優先順位の順にデータの変化点を検出するこ
とができる。
【００１０】
【発明の効果】以上説明したように本発明は、複数信号
の入力に対して変化点を優先順位をもって監視し、変化
のあった入力端子のみ端子番号と変化の方向を優先順位
の順番でＦＩＦＯに書き込むことにより、ＣＰＵでは各
入力端子を監視しなくてもＦＩＦＯの値を読み込むこと
で、各入力端子の変化点と変化の方向を優先順位の高い
順に検出でき、また、ＣＰＵで行っていた優先順位の変
更と優先処理をＣＰＵの外部でデータの入力部分で行う
ため優先順位が変更になるまでは一度設定を行えば済む
ため効率が向上し、またＣＰＵの外部で優先順位の変更
及び優先処理を行うことが分散処理により、全体的なシ
ステムで見た場合の処理能力が向上するため、変化点が
増加した場合や処理を行うべき周期が短い場合にも処理
を可能にするという効果がある。
の入力に対して変化点を優先順位をもって監視し、変化
のあった入力端子のみ端子番号と変化の方向を優先順位
の順番でＦＩＦＯに書き込むことにより、ＣＰＵでは各
入力端子を監視しなくてもＦＩＦＯの値を読み込むこと
で、各入力端子の変化点と変化の方向を優先順位の高い
順に検出でき、また、ＣＰＵで行っていた優先順位の変
更と優先処理をＣＰＵの外部でデータの入力部分で行う
ため優先順位が変更になるまでは一度設定を行えば済む
ため効率が向上し、またＣＰＵの外部で優先順位の変更
及び優先処理を行うことが分散処理により、全体的なシ
ステムで見た場合の処理能力が向上するため、変化点が
増加した場合や処理を行うべき周期が短い場合にも処理
を可能にするという効果がある。
【図１】本発明の変化点検出回路の一実施例のブロック
図である。
図である。
【図２】従来の変化点検出回路の一例を示すブロック図
である。
である。
【図３】本実施例のＦＩＦＯへの書き込み動作を示す図
である。
である。
１−１〜ｎ 入力端子１，２…ｎ ２ ＣＭ部 ３ クロスコネクト部 ４ 多重部 ５ 遅延回路 ６ 比較検出部 ７ ｍ段カウンタ ８ テーブル ９ ＦＩＦＯ １０，１３ ＣＰＵ １１−１〜ｎ 入力端子１，２…ｎ １２−１〜ｎ 変化点検出部１，２…ｎ
Claims (1)
- 【請求項１】 入力される複数の信号に対して優先順位
をもって変化点を監視する変化点検出回路において、Ｃ
Ｍ部により制御され前記入力される複数の信号を設定さ
れた優先順位に従って入れ替えて出力する第１の手段
と、この第１の手段からの信号を多重し多重信号として
出力する第２の手段と、この第２の手段からの信号を所
定時間遅延させ遅延多重信号として出力する第３の手段
と、前記多重信号と前記遅延多重信号との出力値が不一
致のとき書込信号を出力する第４の手段と、前記優先順
位に対応するカウント値を出力する第５の手段と、前記
カウント値をデータに従って変換する第６の手段と、前
記書込信号により、前記遅延多重信号と前記カウント値
とをＦＩＦＯメモリに記憶する第７の手段と、前記ＦＩ
ＦＯメモリから読み出した信号の変化点を前記優先順位
に従って検出した結果により処理を行い外部から優先順
位の変更が入力されたときは前記ＣＭ部及び前記第６の
手段に前記優先順位の変更を行う第８の手段とを有する
ことを特徴とする変化点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22546992A JP2906853B2 (ja) | 1992-08-25 | 1992-08-25 | 変化点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22546992A JP2906853B2 (ja) | 1992-08-25 | 1992-08-25 | 変化点検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0678348A JPH0678348A (ja) | 1994-03-18 |
| JP2906853B2 true JP2906853B2 (ja) | 1999-06-21 |
Family
ID=16829810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22546992A Expired - Lifetime JP2906853B2 (ja) | 1992-08-25 | 1992-08-25 | 変化点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906853B2 (ja) |
-
1992
- 1992-08-25 JP JP22546992A patent/JP2906853B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0678348A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |