JP2890635B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は外部回路基板への半導体装置の実装構造に
係、特に封止用樹脂の剥離防止に関するものである。
［従来の技術］ 第11図は従来の半導体装置の実装構造を示す断面図で
ある。図において、半導体チップ１を外部回路基板３の
非導電面3aに接着剤で接合し、半導体チップ１の凸状電
極であるボンデイングパット２とこれに対応した外部回
路基板３の導電パターン４の先端4aとをワイヤ５で接続
し、半導体チップ１とその周辺の導電パターン４の一部
とをポッティングによるエポキシ樹脂等の封止用樹脂６
で封止し、半導体チップ１を外部回路基板３に実装して
いた。
［発明が解決しようとする課題］ 上記のような従来の半導体装置の実装構造では外部回
路基板３の平らな非導電面3aに半導体チップ１を接着剤
で接合し、半導体チップ１のボンデイングパッド２と外
部回路基板３の導電パターン４とをワイヤ５で接続した
後に半導体チップ１とその周辺の導電パターン４の一部
をポッティングによる封止用樹脂６で封止しているが、
外部回路基板３の非導電面に3aに洗浄が不十分で油の膜
が残っていたり、外部回路基板３の樹脂自体の性質等に
より、使用時に半導体チップ１の発熱や外部からの熱、
外部からの応力を外部回路基板３が受けると、外部回路
基板３が反り、このとき、封止用樹脂６が外部回路基板
３から剥離してしまうという問題点があった。
この発明はかかる問題点を解決するためになされたも
ので、使用時に封止用樹脂が外部回路基板から剥離せず
耐久性のある半導体装置の実装構造を得ることを目的と
する。
［課題を解決するための手段］ この発明に係る半導体装置は、導電パターンが形成さ
れた回路基板と、前記回路基板上に直接搭載され前記導
電パターンを介して前記回路基板に電気的に接続された
半導体チップと、少なくとも前記半導体チップ及び前記
回路基板における前記半導体チップの搭載されたチップ
接着領域並びに該チップ接着領域の周辺領域を含んで封
止した封止樹脂と、を有する半導体装置であって、 前記回路基板には、前記チップ接着領域及び前記導体
パターンを避ける位置で且つ該チップ接着領域とは独立
した状態で第一剥離防止部が形成され、 前記第一剥離防止部は、前記回路基板における前記封
止樹脂にて封止された領域内に位置してなることを特徴
とする。
また上記構成において、前記第一剥離防止部は凹部で
且つ前記凹部の断面形状がアリ溝状に形成されてなるこ
とを特徴とする。
更に上記何れかの構成において、前記第一剥離防止部
に加えて、前記半導体チップの平面積以上の第二剥離防
止部が形成され、前記第二剥離防止部は前記チップ接着
領域を兼ねてなることを特徴とする。
また更に上記何れかの構成において、前記第一剥離防
止部は前記チップ接着領域の周囲を完全に囲むように形
成されてなることを特徴とする。
もしくは上記の付加した各構成にかえて、前記第一及
び前記第二剥離防止部のうちの少なくとも一方は、断面
形状がＬ字状及び半円状のいずれか一方からなるととも
に表面が粗面状に形成されてなることを特徴とする。
［作用］ この発明においては、外部回路基板の導電パターンの
非導電面にチップ面積より大きい凹部を形成し、該凹部
の底面に半導体チップを接着剤で接着するか、前記非導
電面のチップ接着領域以外の領域に凹部を形成し、チッ
プ接着領域に半導体チップを接着剤で接着するか、前記
非導電面のチップ接着領域にチップ面積より大きい凹部
を形成すると共にチップ接着領域以外の領域に凹部を形
成し、チップ接着領域の凹部に半導体チップを接着剤で
接着するか、前記導電パターンの非導電を粗面に形成
し、その粗面のチップ接着領域に半導体チップを接着す
るか、前記非導電面にチップ面積より大きい凹部を形成
し、その非導電面を凹部底面のチップ取付面を残して粗
面に形成し、凹部底面のチップ取付面に半導体チップを
接着剤で接着するようにし、半導体チップの凸状電極と
外部回路基板の導電パターンとをワイヤで接続し、半導
体チップとその周辺の導電パターンの一部を硬化した封
止用樹脂で封止したので、半導体チップが実装された外
部回路基板が半導体チップ自体の発熱或いは外部からの
熱又は応力によって反り、硬化した封止用樹脂が外部回
路基板の非導電面から剥離しようとしても、封止用樹脂
の凹部にある部分或いは非導電面の粗面に位置する部分
によって抜け止めされることとなり、封止用樹脂が外部
回路基板から剥離することが阻止される。また、前記凹
部をアリ溝状にすれば封止用樹脂の剥離阻止がより一層
促進される。
［実施例］ 第１図はこの発明の第１実施例を示す断面図、第２図
は同実施例の樹脂封止前の平面図である。図において、
11は半導体チップ、12は半導体チップ11のボンデイング
パッド、13は例えばガラスエポキシの外部回路基板、14
は外部回路基板３上に設けられた導電パターン、15は外
部回路基板13の導電パターン14に囲まれた非導電面13a
に形成されたチップ面積より大きいアリ溝状の凹部であ
る。16は金線等のワイヤ、17は例えばエポキシ樹脂等の
封止用樹脂である。
半導体チップ11の外部回路基板13への実装はまず、外
部回路基板13の非導電面13aに形成された凹部15の底面
に半導体チップ11を接着剤で接着する。次に、その半導
体チップ11のボンデイングパッド12と外部回路基板13の
導電パターン14の先端14aとを金線等のワイヤ16で接続
する。しかる後に、外部回路基板13上に封止用樹脂16を
ポッティングし、図示しない加熱手段で加熱することに
より、凹部15内の半導体チップ11及びその周辺の導電パ
ターン４の一部を硬化した封止用樹脂17で封止し、半導
体チップ11の実装が完了する。
半導体チップ11が実装された外部回路基板13が使用時
に半導体チップ11自体の発熱或いは外部からの熱又は応
力によって反り、硬化した封止用樹脂17が外部回路基板
13の非導電面13aから剥離しようとしても、封止用樹脂1
7のアリ溝状の凹部15にある部分が該凹部15によって抜
け止めされるため、封止用樹脂17が外部回路基板13から
剥離することが阻止される。
なお、この実施例では凹部15はアリ溝状としているが
側面が垂直な凹部15であっても、外部回路基板３が反っ
た場合にはアリ溝状となるため、凹部15がアリ溝状のも
のに限定されるものではない。
第３図はこの発明の第２実施例を示す断面図、第４図
は同実施例の樹脂封止前の平面図である。
この実施例は外部回路基板13の導電パターン14で囲ま
れた非導電面13aにチップ接着領域13bを取り囲むアリ溝
状の凹部25を形成し、そのチップ接着領域13bに半導体
チップ11を接着剤で接着し、その半導体チップ11のボン
デイングパット12と外部回路基板13の導電パターン14と
をワイヤ16で接続し、半導体チップ11及びその周辺の導
電パターン14の一部を硬化した封止用樹脂17で封止し、
半導体チップ11を外部回路基板13に実装したものであ
る。
この実施例も、使用時に外部回路基板13が反って硬化
した封止用樹脂17が外部回路基板13の非導電面13aから
剥離しようとしても、封止用樹脂17のアリ溝状の凹部25
にある部分が該凹部25によって抜け止めされるため、封
止用樹脂17が外部回路基板13から剥離することが阻止さ
れる。また、この実施例では凹部25がチップ接着領域13
bを取り囲んでいるから、外部回路基板13がその長さ方
向や幅方向に反っても封止用樹脂17の剥離が阻止され
る。なお、この実施例では凹部15はアリ溝状としている
が、断面が半円形状のものでも、側面が垂直なものであ
ってもよい。
第５図はこの発明の第３実施例を示す断面図、第６図
は同実施例の樹脂封止前の平面図である。
この実施例は外部回路基板13の導電パターン14で囲ま
れた非導電面13aのチップ接着領域13bにチップ面積より
大きい側面が垂直な凹部35aを形成し、非導電面13aのチ
ップ接着領域13bの周囲に該チップ接着領域13bを取り囲
むアリ溝状の凹部35bを形成し、その凹部35aの底面に半
導体チップ11を接着剤で接着し、その半導体チップ11の
ボンデイングパッド12と外部回路基板13の導電パターン
14とをワイヤ16で接続し、半導体チップ11及びその周辺
の導電パターン14の一部を硬化した封止用樹脂17で封止
し、半導体チップ11を外部回路基板13に実装したもので
ある。この実施例では、封止用樹脂17が凹部35aと凹部3
5bの二箇所で抜け止めされるため、封止用樹脂17の剥離
がより一層強く阻止される。
第７図はこの発明の第４実施例を示す断面図、第８図
は同実施例の樹脂封止前の平面図である。
この実施例は外部回路基板13の非導電面13aのチップ
接着領域13bにチップ面積より大きい側面が垂直な凹部4
5aを形成し、非導電面13aのチップ接着領域以外の領域
で、互いに隣接する導電パターン14,14間位置にアリ溝
状の凹部45bを形成し、その凹部45aの底面に半導体チッ
プ11を接着剤で接着し、その半導体チップ11のボンデイ
ングパッド12と外部回路基板13の導電パターン14とをワ
イヤ16で接続し、凹部45aの内の半導体チップ11、もう
一つの凹部45b及びそれらの周辺の導電パターン14の一
部を硬化した封止用樹脂17で封止し、半導体チップ11を
外部回路基板13に実装したものである。
第９図はこの発明の第５実施例を示す断面図である。
この実施例は外部回路基板13の導電パターン14で囲まれ
た非導電面23aを断面Ｌ字状或いは断面半円状の粗面に
形成し、その非導電面23aのチップ接着領域23bに半導体
チップ11を接着剤で接着し、その半導体チップ11のボン
デイングワイヤ12と外部回路基板13の導電パターン14と
をワイヤ16で接着し、その半導体チップ11及びその周辺
の導電パターン14の一部を硬化した封止用樹脂17で封止
し、半導体チップ11を外部回路基板13に実装したもので
ある。
この実施例では封止用樹脂17が粗面に形成された非導
電面23aで抜け止めされ、封止用樹脂17の剥離を阻止せ
んとしたものである。
第10図はこの発明の第６実施例を示す断面図である。
この実施例は外部回路基板13の導電パターン14で囲ま
れた非導電面33aのチップ接着領域33bにチップ面積より
大きい側面が垂直な凹部55を形成し、その非導電面33a
を凹部55の底面のチップ取付面を残して断面Ｌ字状又は
断面半円状の粗面に形成し、その凹部55の底面のチップ
取付面に半導体チップ11を接着剤で接着し、その半導体
チップ11のボンデイングパッド12と外部回路基板13の導
電パターン14とをワイヤ16で接着し、凹部55内の半導体
チップ11及びその周辺の導電パターン14の一部を硬化し
た封止用樹脂17で封止し、半導体チップ11を外部回路基
板13に実装したものである。
この実施例では、封止用樹脂17が粗面に形成された非
導電面33aと凹部55とで抜け止めされ、封止用樹脂17の
剥離を確実に阻止せんとしたものである。なお、凹部55
をアリ溝状としてもよいことはいうまでもない。
［発明の効果］ この発明は以上説明したように、外部回路基板の導電
パターンの非導電面にチップ面積より大きい凹部を形成
し、該凹部の底面に半導体チップを接着剤で接着する
か、前記非導電面のチップ接着領域以外の領域に凹部を
形成し、チップ接着領域に半導体チップを接着剤で接着
するか、前記非導電面のチップ接着領域にチップ面積よ
り大きい凹部を形成すると共にチップ接着領域以外の領
域に凹部を形成し、チップ接着領域の凹部に半導体チッ
プを接着剤で接着するか、前記導電パターンの非導電を
粗面に形成し、その粗面のチップ接着領域に半導体チッ
プを接着するか、前記非導電面にチップ面積より大きい
凹部を形成し、その非導電面を凹部底面のチップ取付面
を残して粗面に形成し、凹部底面のチップ取付面に半導
体チップを接着剤で接着するようにし、半導体チップの
凸状電極と外部回路基板の導電パターンとをワイヤで接
続し、半導体チップとその周辺の導電パターンの一部を
硬化した封止用樹脂で封止したので、半導体チップが実
装された外部回路基板が半導体チップ自体の発熱或いは
外部からの熱又は応力によって反り、硬化した封止用樹
脂が外部回路基板の非導電面から剥離しようとしても、
封止用樹脂の凹部にある部分或いは非導電面の粗面に位
置する部分よって抜け止めされることとなり、封止用樹
脂が外部回路基板から剥離することが阻止され、耐久性
のある半導体装置の実装構造が得られるという効果があ
る。また、前記凹部をアリ溝状にすれば、封止用樹脂の
剥離阻止がより一層促進され、耐久性が向上する。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示す断面図、第２図
は同実施例の樹脂封止前の平面図、第３図はこの発明の
第２実施例を示す断面図、第４図は同実施例の樹脂封止
前の平面図、第５図はこの発明の第３実施例を示す断面
図、第６図は同実施例の樹脂封止前の平面図、第７図は
この発明の第４実施例を示す断面図、第８図は同実施例
の樹脂封止前の平面図、第９図はこの発明の第５実施例
を示す断面図、第10図はこの発明の第６実施例を示す断
面図、第11図は従来の半導体装置の実装構造を示す断面
図である。 11…半導体チップ、12…ボンデイングパッド（凸状電
極）、13…外部回路基板、13a…非導電面、14…導電パ
ターン、15…アリ溝状の凹部、16…ワイヤ、17…封止用
樹脂。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/28 - 23/30 H01L 21/56 H01L 21/60

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】導電パターンが形成された回路基板と、前
    記回路基板上に直接搭載され前記導電パターンを介して
    前記回路基板に電気的に接続された半導体チップと、少
    なくとも前記半導体チップ及び前記回路基板における前
    記半導体チップの搭載されたチップ接着領域並びに該チ
    ップ接着領域の周辺領域を含んで封止した封止樹脂と、
    を有する半導体装置であって、 前記回路基板には、前記チップ接着領域及び前記導体パ
    ターンを避ける位置で且つ該チップ接着領域とは独立し
    た状態で第一剥離防止部が形成され、 前記第一剥離防止部は、前記回路基板における前記封止
    樹脂にて封止された領域内に位置してなることを特徴と
    する半導体装置。
  2. 【請求項２】前記第一剥離防止部は凹部で且つ前記凹部
    の断面形状がアリ溝状に形成されてなることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】前記第一剥離防止部に加えて、前記半導体
    チップの平面積以上の第二剥離防止部が形成され、前記
    第二剥離防止部は前記チップ接着領域を兼ねてなること
    を特徴とする請求項１または２記載の半導体装置。
  4. 【請求項４】前記第一剥離防止部は前記チップ接着領域
    の周囲を完全に囲むように形成されてなることを特徴と
    する請求項１乃至３記載の半導体装置。
  5. 【請求項５】前記第一及び前記第二剥離防止部のうちの
    少なくとも一方は、断面形状がＬ字状及び半円状のいず
    れか一方からなるとともに表面が粗面状に形成されてな
    ることを特徴とする請求項３記載の半導体装置。
  6. 【請求項６】前記第一剥離防止部は、断面形状がＬ字状
    及び半円状のいずれか一方からなるとともに表面が粗面
    状に形成されてなることを特徴とする請求項１記載の半
    導体装置。
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JP4590961B2 (ja) * 2004-07-20 2010-12-01 株式会社デンソー 電子装置
JP2008192413A (ja) * 2007-02-02 2008-08-21 Nec Tokin Corp 保護回路モジュール
EP2573810B1 (en) * 2010-05-21 2016-08-17 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP6261486B2 (ja) * 2014-10-23 2018-01-17 オリンパス株式会社 実装構造体、撮像モジュールおよび内視鏡装置

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