JP2889079B2 - スキャナ - Google Patents
スキャナInfo
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- JP2889079B2 JP2889079B2 JP5101398A JP10139893A JP2889079B2 JP 2889079 B2 JP2889079 B2 JP 2889079B2 JP 5101398 A JP5101398 A JP 5101398A JP 10139893 A JP10139893 A JP 10139893A JP 2889079 B2 JP2889079 B2 JP 2889079B2
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- Japan
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- output
- ccd
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- signal
- clamp
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- Facsimile Heads (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、１次元ＣＣＤセンサを
用いたスキャナに関する。
用いたスキャナに関する。
【０００２】
【従来の技術】近年、文書や図形データをコンピュータ
に入力するための手段として、又はデジタル複写やファ
クシミリの入力手段として、スキャナが広く用いられて
いる。
に入力するための手段として、又はデジタル複写やファ
クシミリの入力手段として、スキャナが広く用いられて
いる。
【０００３】スキャナは読み取る原稿面に対し、光源か
ら強い光をあて、原稿からの反射光を光学系を介して、
イメージセンサ上に結像させる。イメージセンサは画素
ごとに反射光の強弱、即ち原稿の濃淡に比例した電圧レ
ベルに光電変換して画像を読み取る。これを増幅しＡＤ
変換にてディジタルデータとして上位システムに転送す
る。
ら強い光をあて、原稿からの反射光を光学系を介して、
イメージセンサ上に結像させる。イメージセンサは画素
ごとに反射光の強弱、即ち原稿の濃淡に比例した電圧レ
ベルに光電変換して画像を読み取る。これを増幅しＡＤ
変換にてディジタルデータとして上位システムに転送す
る。
【０００４】一般的にイメージセンサは１ライン上に画
素を配列した１次元ＣＣＤセンサが使用されており、機
構部にて原稿を走査させることにより画像情報を読み取
ることができる。
素を配列した１次元ＣＣＤセンサが使用されており、機
構部にて原稿を走査させることにより画像情報を読み取
ることができる。
【０００５】一次元ＣＣＤセンサを用いたスキャナの構
成図を図８に示す。ガラステーブル８２の上に原稿８８
が置かれている。ランプ８３から出射した光はガラステ
ーブル８２を透過して原稿８８を照射する。原稿８８で
反射された光は再度ガラステーブル８２を透過してミラ
ー８５で反射される。ミラー８５で反射された光はレン
ズ８６で集光されＣＣＤセンサ８７の受光面に照射され
る。８４は、ミラー８５、レンズ８６、及び、ＣＣＤセ
ンサ８７を含む光学ユニットである。光学ユニット８４
は図において矢印Ａで示される方向に図示しない送り装
置により移動される。なお、８１はキャビネットであ
る。
成図を図８に示す。ガラステーブル８２の上に原稿８８
が置かれている。ランプ８３から出射した光はガラステ
ーブル８２を透過して原稿８８を照射する。原稿８８で
反射された光は再度ガラステーブル８２を透過してミラ
ー８５で反射される。ミラー８５で反射された光はレン
ズ８６で集光されＣＣＤセンサ８７の受光面に照射され
る。８４は、ミラー８５、レンズ８６、及び、ＣＣＤセ
ンサ８７を含む光学ユニットである。光学ユニット８４
は図において矢印Ａで示される方向に図示しない送り装
置により移動される。なお、８１はキャビネットであ
る。
【０００６】図２はスキャナに用いられているＣＣＤセ
ンサのブロック図である。Ｓ1、Ｓ2、・・・、ＳNは受
光部（ホトダイオード）、ＡＳ1、ＡＳ2、・・・、ＡＳ
Nは受光部のアナログ出力をシフトアウトするためのア
ナログ・シフト・レジスタ（ＣＣＤ）、ＴＧＡＴＥは受
光部のアナログ出力をアナログ・シフト・レジスタに転
送する転送ゲート、ＯＢは出力バッファである。また、
φTは転送パルス、φ1、φ2はシフトレジスタ転送クロ
ック、φRはリセットクロック、ＶＯＵＴはＣＣＤ出力
である。
ンサのブロック図である。Ｓ1、Ｓ2、・・・、ＳNは受
光部（ホトダイオード）、ＡＳ1、ＡＳ2、・・・、ＡＳ
Nは受光部のアナログ出力をシフトアウトするためのア
ナログ・シフト・レジスタ（ＣＣＤ）、ＴＧＡＴＥは受
光部のアナログ出力をアナログ・シフト・レジスタに転
送する転送ゲート、ＯＢは出力バッファである。また、
φTは転送パルス、φ1、φ2はシフトレジスタ転送クロ
ック、φRはリセットクロック、ＶＯＵＴはＣＣＤ出力
である。
【０００７】受光部Ｓ1、Ｓ2、・・・、ＳNにて発生さ
れた電圧は、転送パルスφTに同期して、アナログ・シ
フト・レジスタに転送され、転送クロックφ1、φ2に同
期して順次シフトされシフト・レジスタの出力端から、
１画素毎に出力される。
れた電圧は、転送パルスφTに同期して、アナログ・シ
フト・レジスタに転送され、転送クロックφ1、φ2に同
期して順次シフトされシフト・レジスタの出力端から、
１画素毎に出力される。
【０００８】シフト・レジスタからの出力は出力バッフ
ァＯＢに供給されるが、出力バッファＯＢにはその構造
上、ＣＣＤの受光素子１ヶ毎にリセットパルスφR を加
える必要がある。
ァＯＢに供給されるが、出力バッファＯＢにはその構造
上、ＣＣＤの受光素子１ヶ毎にリセットパルスφR を加
える必要がある。
【０００９】出力バッファＯＢからの出力ＶＯＵＴがＣ
ＣＤセンサの出力として外部に取り出される。
ＣＤセンサの出力として外部に取り出される。
【００１０】ところで、ＣＣＤセンサの出力ＶＯＵＴの
黒レベルはフローティング状態で通常約３〜６Ｖの電位
を示す。これを一定した電位にする為、クランプ回路が
用いられる。
黒レベルはフローティング状態で通常約３〜６Ｖの電位
を示す。これを一定した電位にする為、クランプ回路が
用いられる。
【００１１】図７は従来のスキャナの回路ブロック図で
ある。図において、７１は図２に示したＣＣＤセンサで
ある。ＣＣＤセンサ７１の出力はレベルシフト用コンデ
ンサ７２を介してバッファ７４の入力に接続されてい
る。バッファ７４の入力には５Ｖ電源がクランプ用トラ
ンジスタ７３を介して接続されている。バッファ７４の
出力はＡＤコンバータ７５の入力に接続されている。レ
ベルシフト用コンデンサ７２及びクランプ用アナログス
イッチ７３によって、ＣＣＤ出力の黒レベルは５Ｖに固
定される。
ある。図において、７１は図２に示したＣＣＤセンサで
ある。ＣＣＤセンサ７１の出力はレベルシフト用コンデ
ンサ７２を介してバッファ７４の入力に接続されてい
る。バッファ７４の入力には５Ｖ電源がクランプ用トラ
ンジスタ７３を介して接続されている。バッファ７４の
出力はＡＤコンバータ７５の入力に接続されている。レ
ベルシフト用コンデンサ７２及びクランプ用アナログス
イッチ７３によって、ＣＣＤ出力の黒レベルは５Ｖに固
定される。
【００１２】制御回路７６は各種制御クロックφT、
φ1、φ2、φR、ＴCLAMP、ＴADを出力する。クロックφ
T、φ1、φ2、φRはＣＣＤセンサ７１に、クロックＴ
CLAMPはトランジスタ７３に、クロックＴADはＡＤコン
バータ７５にそれぞれ供給される。
φ1、φ2、φR、ＴCLAMP、ＴADを出力する。クロックφ
T、φ1、φ2、φRはＣＣＤセンサ７１に、クロックＴ
CLAMPはトランジスタ７３に、クロックＴADはＡＤコン
バータ７５にそれぞれ供給される。
【００１３】次に、動作を説明する。図３はＣＣＤセン
サへの駆動信号φT、φ1、φR及びＣＣＤ出力であるＶ
ＯＵＴ、クランプ用信号ＴCLAMP、バッファ出力ＶＯ、
ＡＤコンバータ駆動信号ＴADのタイミングを示す。ＣＣ
Ｄセンサ７１のＶＯＵＴ出力はコンデンサ７２とトラン
ジスタ７３により５Ｖにクランプされる。クランプされ
た信号はバッファ７４において増幅され、信号ＶＯとし
て出力される。信号ＶＯはＡＤコンバータ７５によりデ
ジタル信号ＤＯＵＴに変換される。
サへの駆動信号φT、φ1、φR及びＣＣＤ出力であるＶ
ＯＵＴ、クランプ用信号ＴCLAMP、バッファ出力ＶＯ、
ＡＤコンバータ駆動信号ＴADのタイミングを示す。ＣＣ
Ｄセンサ７１のＶＯＵＴ出力はコンデンサ７２とトラン
ジスタ７３により５Ｖにクランプされる。クランプされ
た信号はバッファ７４において増幅され、信号ＶＯとし
て出力される。信号ＶＯはＡＤコンバータ７５によりデ
ジタル信号ＤＯＵＴに変換される。
【００１４】図７に於いてＡＤコンバータ７５は、例え
ば８ビットのＡＤコンバータで、信号ＶＯ＝＋５Ｖの
時、その出力ＤＯＵＴ（ＤＯＵＴ0 ，ＤＯＵＴ1 ，…Ｄ
ＯＵＴ7 ）は
ば８ビットのＡＤコンバータで、信号ＶＯ＝＋５Ｖの
時、その出力ＤＯＵＴ（ＤＯＵＴ0 ，ＤＯＵＴ1 ，…Ｄ
ＯＵＴ7 ）は
【００１５】
【数１】
【００１６】つまりＤＯＵＴK ＝０（Ｋ＝０，１，……
７）でありＶＯ＝０Ｖの時、その出力ＤＯＵＴは
７）でありＶＯ＝０Ｖの時、その出力ＤＯＵＴは
【００１７】
【数２】
【００１８】つまりＤＯＵＴK ＝１（Ｋ＝０，１，……
７）である。
７）である。
【００１９】ＡＤコンバータ７５はクロックＴADの立ち
上がりでバッファ出力ＶＯをＡＤ変換し、その出力ＤＯ
ＵＴをホストへ送る。又、ホストはクロックＴADの立ち
下がりでディジタル出力ＤＯＵＴを取り込む。
上がりでバッファ出力ＶＯをＡＤ変換し、その出力ＤＯ
ＵＴをホストへ送る。又、ホストはクロックＴADの立ち
下がりでディジタル出力ＤＯＵＴを取り込む。
【００２０】
【発明が解決しようとする課題】図４を用いてバッファ
出力ＶＯの１周期に必要な時間を計算すると、４００ｎ
ｓｅｃとなる。その理由は、 ・リセット信号φR の幅ｔ1 は通常短くても５０ｎｓｅ
ｃ必要である。
出力ＶＯの１周期に必要な時間を計算すると、４００ｎ
ｓｅｃとなる。その理由は、 ・リセット信号φR の幅ｔ1 は通常短くても５０ｎｓｅ
ｃ必要である。
【００２１】・リセット信号φR の終りからクランプ用
信号ＴCLAMP の立ち上がりまでの時間ｔ２は最低５０ｎ
ｓｅｃ必要である。
信号ＴCLAMP の立ち上がりまでの時間ｔ２は最低５０ｎ
ｓｅｃ必要である。
【００２２】・クランプ用信号ＴCLAMP の幅ｔ３も、最
低５０ｎｓｅｃ以上が必要である。
低５０ｎｓｅｃ以上が必要である。
【００２３】・クランプ用信号ＴCLAMP の終りからバッ
ファ出力ＶＯの信号成分の始まりまで時間ｔ４は最低５
０ｎｓｅｃ必要である。
ファ出力ＶＯの信号成分の始まりまで時間ｔ４は最低５
０ｎｓｅｃ必要である。
【００２４】・バッファ出力ＶＯの信号成分が落ち着
き、ＡＤ可能な信号成分が得られる時間幅ｔ５は２００
ｎｓｅｃ必要である。
き、ＡＤ可能な信号成分が得られる時間幅ｔ５は２００
ｎｓｅｃ必要である。
【００２５】従って、バッファ出力ＶＯの１周期に必要
な時間は ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＝４００ｎｓｅｃ となる。このように、１周期の時間は信号成分の時間巾
ｔ５の２倍必要となる。これはＣＣＤ出力１ヶ毎にリセ
ットし、クランプしているからである。このことは、Ｃ
ＣＤセンサを用いたスキャナの読み取り速度を制限し、
ある程度以上の高速なスキャンを不可能としていた。
な時間は ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＝４００ｎｓｅｃ となる。このように、１周期の時間は信号成分の時間巾
ｔ５の２倍必要となる。これはＣＣＤ出力１ヶ毎にリセ
ットし、クランプしているからである。このことは、Ｃ
ＣＤセンサを用いたスキャナの読み取り速度を制限し、
ある程度以上の高速なスキャンを不可能としていた。
【００２６】そこで、本発明は上記した制限を克服し、
より高速にイメージを出力するスキャナを提供すること
を目的とする。
より高速にイメージを出力するスキャナを提供すること
を目的とする。
【００２７】
【課題を解決するための手段】本発明のスキャナは、Ｃ
ＣＤセンサと、該ＣＣＤセンサの出力バッファをリセッ
トするためのリセット手段と、該ＣＣＤセンサの出力を
クランプするためのクランプ手段と、クランプされたＣ
ＣＤセンサの出力をディジタル変換するためのＡＤコン
バータとを備えるものであって、前記リセット手段及び
クランプ手段を複数ヶのＣＣＤ出力に対して１回だけ作
動させる制御手段と、前記ＡＤコンバータの出力をラッ
チする第１のラッチ手段と、第１のラッチ手段の出力を
ラッチする第２のラッチ手段と、第１のラッチ手段の出
力から第２のラッチ手段の出力を減算する減算手段とを
更に具備することを特徴とする。
ＣＤセンサと、該ＣＣＤセンサの出力バッファをリセッ
トするためのリセット手段と、該ＣＣＤセンサの出力を
クランプするためのクランプ手段と、クランプされたＣ
ＣＤセンサの出力をディジタル変換するためのＡＤコン
バータとを備えるものであって、前記リセット手段及び
クランプ手段を複数ヶのＣＣＤ出力に対して１回だけ作
動させる制御手段と、前記ＡＤコンバータの出力をラッ
チする第１のラッチ手段と、第１のラッチ手段の出力を
ラッチする第２のラッチ手段と、第１のラッチ手段の出
力から第２のラッチ手段の出力を減算する減算手段とを
更に具備することを特徴とする。
【００２８】
【作用】上記構成にてなるスキャナにおいては、複数ヶ
のＣＣＤ出力に対して１回、ＣＣＤ出力がリセットさ
れ、また、ＣＣＤ出力のＤＣレベルがクランプされる。
ＣＣＤ出力がリセットされた後、次のリセットまでの複
数ヶのＣＣＤ出力は順次加算され、真の出力値とはなら
ないが、ＣＣＤ出力をまず第１のラッチ手段によってラ
ッチし、更にその出力を第２のラッチ手段にてラッチ
し、第１のラッチ手段の出力から第２のラッチ手段の出
力を減算して、スキャナの真の出力値を得る。
のＣＣＤ出力に対して１回、ＣＣＤ出力がリセットさ
れ、また、ＣＣＤ出力のＤＣレベルがクランプされる。
ＣＣＤ出力がリセットされた後、次のリセットまでの複
数ヶのＣＣＤ出力は順次加算され、真の出力値とはなら
ないが、ＣＣＤ出力をまず第１のラッチ手段によってラ
ッチし、更にその出力を第２のラッチ手段にてラッチ
し、第１のラッチ手段の出力から第２のラッチ手段の出
力を減算して、スキャナの真の出力値を得る。
【００２９】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の一実施例によるブロッ
ク図である。
詳細に説明する。図１は本発明の一実施例によるブロッ
ク図である。
【００３０】図において、１１は図２に示したＣＣＤセ
ンサである。ＣＣＤセンサ１１はコンデンサ１２を介し
てバッファ１４の入力に接続されている。バッファ１４
の入力には５Ｖ電源がトランジスタ１３を介して接続さ
れている。バッファ１４の出力ＶＯはＡＤコンバータ１
５の入力に接続されている。ＡＤコンバータ１５の出力
Ｄはラッチ回路１９の入力に接続されている。ラッチ回
路１９の出力Ｄ１はラッチ回路２０の入力に接続されて
いる。ラッチ回路１９の出力Ｄ１、及び、ラッチ回路２
０の出力Ｄ２はそれぞれ減算器２１の入力に接続されて
いる。
ンサである。ＣＣＤセンサ１１はコンデンサ１２を介し
てバッファ１４の入力に接続されている。バッファ１４
の入力には５Ｖ電源がトランジスタ１３を介して接続さ
れている。バッファ１４の出力ＶＯはＡＤコンバータ１
５の入力に接続されている。ＡＤコンバータ１５の出力
Ｄはラッチ回路１９の入力に接続されている。ラッチ回
路１９の出力Ｄ１はラッチ回路２０の入力に接続されて
いる。ラッチ回路１９の出力Ｄ１、及び、ラッチ回路２
０の出力Ｄ２はそれぞれ減算器２１の入力に接続されて
いる。
【００３１】制御回路１６は各種制御クロックφT、
φ1、φ2、φR、ＴCLAMP、ＴADを出力する。クロックφ
T、φ1、φ2、φRはＣＣＤセンサ１１に、クロックＴ
CLAMPはトランジスタ１３に、クロックＴADはＡＤコン
バータ１５にそれぞれ供給される。クランプ用信号Ｔ
CLAMPを入力とするインバータ１７の出力はラッチ１
９、２０に接続されている。ＡＤ駆動用信号ＴADを入力
とするインバータ１８の出力はラッチ１９、２０に接続
されている。
φ1、φ2、φR、ＴCLAMP、ＴADを出力する。クロックφ
T、φ1、φ2、φRはＣＣＤセンサ１１に、クロックＴ
CLAMPはトランジスタ１３に、クロックＴADはＡＤコン
バータ１５にそれぞれ供給される。クランプ用信号Ｔ
CLAMPを入力とするインバータ１７の出力はラッチ１
９、２０に接続されている。ＡＤ駆動用信号ＴADを入力
とするインバータ１８の出力はラッチ１９、２０に接続
されている。
【００３２】次に、図１に示した本実施例の動作を説明
する。図５はＣＣＤセンサへの駆動信号φT、φ1、φR
及びＣＣＤ出力であるＶＯＵＴNEW、クランプ用信号Ｔ
CLAMP、バッファ出力ＶＯNEW、ＡＤコンバータ駆動信号
ＴAD、ＤＯＵＴ取り込み用クロックＴのタイミングを示
す。本実施例において、リセット信号φR とクランプ信
号ＴCLAMP はＣＣＤ出力の４周期に１回供給される。Ｃ
ＣＤセンサ１１の出力ＶＯＵＴNEWはコンデンサ１２と
トランジスタ１３により５Ｖにクランプされる。クラン
プされた信号はバッファ１４において増幅され、信号Ｖ
ＯNEWとして出力される。
する。図５はＣＣＤセンサへの駆動信号φT、φ1、φR
及びＣＣＤ出力であるＶＯＵＴNEW、クランプ用信号Ｔ
CLAMP、バッファ出力ＶＯNEW、ＡＤコンバータ駆動信号
ＴAD、ＤＯＵＴ取り込み用クロックＴのタイミングを示
す。本実施例において、リセット信号φR とクランプ信
号ＴCLAMP はＣＣＤ出力の４周期に１回供給される。Ｃ
ＣＤセンサ１１の出力ＶＯＵＴNEWはコンデンサ１２と
トランジスタ１３により５Ｖにクランプされる。クラン
プされた信号はバッファ１４において増幅され、信号Ｖ
ＯNEWとして出力される。
【００３３】本実施例に基づきリセット信号φR とクラ
ンプ信号ＴCLAMP をＣＣＤ出力の４周期に１回供給した
ときのバッファ出力ＶＯNEWと、リセット信号φR とク
ランプ信号ＴCLAMP をＣＣＤ出力の１周期毎に供給した
とき（従来の方法）のバッファ出力ＶＯとの関係は以下
の様になる。なおＮヶのバッファ出力ＶＯNEW のそれぞ
れについてＶＯLNEW （Ｌ＝１，２，……Ｎ）と、Ｎヶ
のバッファ出力ＶＯのそれぞれについてＶＯL（Ｌ＝
１，２，……Ｎ）と名付ける。又本実施例の光量は、従
来スキャナの光量の１／４に制御されている。
ンプ信号ＴCLAMP をＣＣＤ出力の４周期に１回供給した
ときのバッファ出力ＶＯNEWと、リセット信号φR とク
ランプ信号ＴCLAMP をＣＣＤ出力の１周期毎に供給した
とき（従来の方法）のバッファ出力ＶＯとの関係は以下
の様になる。なおＮヶのバッファ出力ＶＯNEW のそれぞ
れについてＶＯLNEW （Ｌ＝１，２，……Ｎ）と、Ｎヶ
のバッファ出力ＶＯのそれぞれについてＶＯL（Ｌ＝
１，２，……Ｎ）と名付ける。又本実施例の光量は、従
来スキャナの光量の１／４に制御されている。
【００３４】 ＶＯ1NEW ＝１／４ＶＯ1 ＶＯ2NEW ＝１／４（ＶＯ1 ＋ＶＯ2 ） ＶＯ3NEW ＝１／４（ＶＯ1 ＋ＶＯ2 ＋ＶＯ3 ） ＶＯ4NEW ＝１／４（ＶＯ1 ＋ＶＯ2 ＋ＶＯ3 ＋ＶＯ4
） ＶＯ5NEW ＝１／４ＶＯ5 このようにＣＣＤにリセット用パルスを加えないと次々
と出力は加算されていく。
） ＶＯ5NEW ＝１／４ＶＯ5 このようにＣＣＤにリセット用パルスを加えないと次々
と出力は加算されていく。
【００３５】そこで、本実施例においては、バッファ１
４の出力ＶＯNEWを、ＡＤコンバータ１５によりデジタ
ル信号に変換した後、ラッチ回路１９、２０に供給する
ようになっている。ラッチ回路１９，ラッチ回路２０
は、ＴCLAMP を反転した信号でリセットされ、ＴADの反
転した信号の立ち上がりでそれぞれＡＤコンバータ１５
からの出力Ｄ，ラッチ回路１９からの出力Ｄ１ をラッ
チする。なおラッチ回路２０からの出力をＤ２とする。
４の出力ＶＯNEWを、ＡＤコンバータ１５によりデジタ
ル信号に変換した後、ラッチ回路１９、２０に供給する
ようになっている。ラッチ回路１９，ラッチ回路２０
は、ＴCLAMP を反転した信号でリセットされ、ＴADの反
転した信号の立ち上がりでそれぞれＡＤコンバータ１５
からの出力Ｄ，ラッチ回路１９からの出力Ｄ１ をラッ
チする。なおラッチ回路２０からの出力をＤ２とする。
【００３６】２つのラッチ回路１９、２０の出力Ｄ１、
Ｄ２は減算器２１に供給されており、減算器２１の出力
ＤＯＵＴはＤ１ −Ｄ２ となっている。但し、ＴCLAMP
の直後はラッチ回路１９，ラッチ回路２０共にリセット
されているので、４周期の最初のみ、Ｄ１−０＝Ｄ１
となっている。
Ｄ２は減算器２１に供給されており、減算器２１の出力
ＤＯＵＴはＤ１ −Ｄ２ となっている。但し、ＴCLAMP
の直後はラッチ回路１９，ラッチ回路２０共にリセット
されているので、４周期の最初のみ、Ｄ１−０＝Ｄ１
となっている。
【００３７】従って、本実施例のスキャナはホストヘ １番目の出力がＶＯ1NEW ２番目の出力がＶＯ2NEW −ＶＯ1NEW ３番目の出力がＶＯ3NEW −ＶＯ2NEW ４番目の出力がＶＯ4NEW −ＶＯ3NEW ５番目の出力がＶＯ5NEW であるＤＯＵＴを出力する。
【００３８】即ち、 １番目の出力は１／４ＶＯ1 ２番目の出力は１／４ＶＯ2 ３番目の出力は１／４ＶＯ3 ４番目の出力は１／４ＶＯ4 ５番目の出力は１／４ＶＯ5 である。この場合、従来スキャナに比べ本実施例のＤＯ
ＵＴは値が１／４になっているが、ホストは４倍にして
用いれば良い。又本スキャナで４倍にして出力しても良
い。
ＵＴは値が１／４になっているが、ホストは４倍にして
用いれば良い。又本スキャナで４倍にして出力しても良
い。
【００３９】本実施例によるメリットは、図６に示され
るように、ＶＯの４周期の時間幅が１μｓｅｃですむこ
とであり、従来スキャナの場合であると、４００ｎｓｅ
ｃ×４＝１．６μｓｅｃ必要とする。従って本実施例発
明では、従来スキャナに比べ１／１．６のスキャン時間
が実現出来る。
るように、ＶＯの４周期の時間幅が１μｓｅｃですむこ
とであり、従来スキャナの場合であると、４００ｎｓｅ
ｃ×４＝１．６μｓｅｃ必要とする。従って本実施例発
明では、従来スキャナに比べ１／１．６のスキャン時間
が実現出来る。
【００４０】
【発明の効果】本発明のスキャナは、リセット手段及び
クランプ手段を複数ヶのＣＣＤ出力に対して１回だけ作
動させる制御手段と、前記ＡＤコンバータの出力をラッ
チする第１のラッチ手段と、第１のラッチ手段の出力を
ラッチする第２のラッチ手段と、第１のラッチ手段の出
力から第２のラッチ手段の出力を減算する減算手段とを
具備しているので、高速にイメージを出力することがで
きる。
クランプ手段を複数ヶのＣＣＤ出力に対して１回だけ作
動させる制御手段と、前記ＡＤコンバータの出力をラッ
チする第１のラッチ手段と、第１のラッチ手段の出力を
ラッチする第２のラッチ手段と、第１のラッチ手段の出
力から第２のラッチ手段の出力を減算する減算手段とを
具備しているので、高速にイメージを出力することがで
きる。
【図１】本発明の一実施例によるブロック図である。
【図２】ＣＣＤのブロック図である。
【図３】従来技術によるスキャナのタイミング・チャー
トである。
トである。
【図４】信号の１周期を計算するためのタイミング・チ
ャートである。
ャートである。
【図５】実施例によるスキャナのタイミング・チャート
である。
である。
【図６】実施例によるスキャナの信号の１周期を計算す
るためのタイミング・チャートである。
るためのタイミング・チャートである。
【図７】従来のスキャナのブロック図である。
【図８】スキャナの概略図である。
１１ ＣＣＤセンサ １２ コンデンサ １３ アナログ・スイッチ １４ バッファ １５ ＡＤコンバータ １６ 制御回路 １７、１８ インバータ １９、２０ ラッチ回路 ２１ 減算器
Claims (1)
- 【請求項１】 ＣＣＤセンサと、該ＣＣＤセンサの出力
バッファをリセットするためのリセット手段と、該ＣＣ
Ｄセンサの出力をクランプするためのクランプ手段と、
クランプされたＣＣＤセンサの出力をディジタル変換す
るためのＡＤコンバータとを備えるスキャナであって、 該スキャナが更に、前記リセット手段及びクランプ手段
を複数ヶのＣＣＤ出力に対して１回だけ作動させる制御
手段と、前記ＡＤコンバータの出力をラッチする第１の
ラッチ手段と、第１のラッチ手段の出力をラッチする第
２のラッチ手段と、第１のラッチ手段の出力から第２の
ラッチ手段の出力を減算する減算手段とを具備すること
を特徴とするスキャナ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101398A JP2889079B2 (ja) | 1993-04-27 | 1993-04-27 | スキャナ |
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