JP2881452B2 - 導通角制御自励インバータ - Google Patents
導通角制御自励インバータInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は主に高信頼性の要求される高周波スイッチン
グ電源に用いられる導通角制御自励インバータに関する
ものである。
グ電源に用いられる導通角制御自励インバータに関する
ものである。
（従来の技術） 自励インバータ回路と出力側とを磁気増幅器にて制御
するスイッチング電源は従来より第８図に示すようなも
のが知られている。この回路は、主変圧器51の１次巻線
52に直流電源53と自励インバータ回路54を構成する交互
開閉スイッチング素子55,56、飽和リアクトル57等を接
続し、また２次巻線58に、磁気増幅器59,60、転流整流
器61、平滑瀘波回路62、誤差検出増幅回路63に接続して
なるものであった。
するスイッチング電源は従来より第８図に示すようなも
のが知られている。この回路は、主変圧器51の１次巻線
52に直流電源53と自励インバータ回路54を構成する交互
開閉スイッチング素子55,56、飽和リアクトル57等を接
続し、また２次巻線58に、磁気増幅器59,60、転流整流
器61、平滑瀘波回路62、誤差検出増幅回路63に接続して
なるものであった。
これは、 （V2:2次巻線58の電圧、T:周期）が一定の値になると飽
和リアクトル57は飽和し、第１のスイッチング素子55か
ら第２のスイッチング素子56に転流する。主変圧器51の
２次巻線58の電圧（V2）は磁気増幅器59,60で制御さ
れ、一定の出力（V0）を得るものであった。
和リアクトル57は飽和し、第１のスイッチング素子55か
ら第２のスイッチング素子56に転流する。主変圧器51の
２次巻線58の電圧（V2）は磁気増幅器59,60で制御さ
れ、一定の出力（V0）を得るものであった。
（発明が解決しようとする課題） 入力電圧（Vi）と出力電圧（V0）の関係は第９図に示
すように、無制御の場合の主変圧器51の２次出力電圧
（V2）は点線の発生で示され、入力電圧（Vi）に比例す
る。出力電圧（V0）が磁気増幅器59,60で制御されたも
のとすると、この出力電圧（V0）は第９図の実施例の特
性で示され、ある値から略一定となる。これらの特性
（V2）（V0）の差の電圧時間積（斜線部分）が磁気増幅
器59,60の動作上の負担となる。
すように、無制御の場合の主変圧器51の２次出力電圧
（V2）は点線の発生で示され、入力電圧（Vi）に比例す
る。出力電圧（V0）が磁気増幅器59,60で制御されたも
のとすると、この出力電圧（V0）は第９図の実施例の特
性で示され、ある値から略一定となる。これらの特性
（V2）（V0）の差の電圧時間積（斜線部分）が磁気増幅
器59,60の動作上の負担となる。
第10図と第11図はそれぞれ第９図の場合における入力
電圧の低い場合Vi（Ｌ）と、高い場合Vi（Ｈ）に対応す
る。これら第10図と第11図のうち第11図からも明らかな
ように、入力電圧が高い場合Vi（Ｈ）のとき、斜線部分
の電圧時間積が増大し、これが損失と発熱をもたらし、
能率も低下し、広範囲の入力電圧Viの変化に追従できな
い原因となっていた。
電圧の低い場合Vi（Ｌ）と、高い場合Vi（Ｈ）に対応す
る。これら第10図と第11図のうち第11図からも明らかな
ように、入力電圧が高い場合Vi（Ｈ）のとき、斜線部分
の電圧時間積が増大し、これが損失と発熱をもたらし、
能率も低下し、広範囲の入力電圧Viの変化に追従できな
い原因となっていた。
そこで、本発明は以上のような課題を簡略化された回
路構成により解決することを目的とするものである。
路構成により解決することを目的とするものである。
［発明の構成］ （課題を解決するための手段） 本発明は、電源，主変圧器，電源と主変圧器の入力巻
線との間に接続した２個の開閉素子及び飽和変圧器を主
要素子とし、前記主変圧器の補助巻線からインピーダン
ス素子及び前記飽和変成器を介して前記２個の開閉素子
に駆動電圧又は電源を供給すると共に前記飽和変成器の
飽和により２個の開閉素子の転流動作を行うようにした
導通角制御自励インバータにおいて、前記２個の開閉素
子はＰ型MOSFETとＮ型MOSFETとの組合せからなり、両MO
SFETのソースを前記電源に接続し、一方のMOSFETのドレ
インを入力巻線に他方のMOSFETのドレインをコンデンサ
を介して入力巻線に各々接続し、両MOSFETのゲートを前
記飽和変成器に接続したものである。
線との間に接続した２個の開閉素子及び飽和変圧器を主
要素子とし、前記主変圧器の補助巻線からインピーダン
ス素子及び前記飽和変成器を介して前記２個の開閉素子
に駆動電圧又は電源を供給すると共に前記飽和変成器の
飽和により２個の開閉素子の転流動作を行うようにした
導通角制御自励インバータにおいて、前記２個の開閉素
子はＰ型MOSFETとＮ型MOSFETとの組合せからなり、両MO
SFETのソースを前記電源に接続し、一方のMOSFETのドレ
インを入力巻線に他方のMOSFETのドレインをコンデンサ
を介して入力巻線に各々接続し、両MOSFETのゲートを前
記飽和変成器に接続したものである。
（作 用） 本発明の導通角制御自励インバータにおける２個の開
閉素子としてのＰ型MOSFETとＮ型MOSFETは、主変圧器の
補助巻線に接続した飽和変成器からの駆動電圧又は電流
が両MOSFETのゲートドレイン間に供給されることにより
駆動されると共に飽和変成器の飽和により転流し、電源
からの電圧又は電流のスイッチング動作を行う。
閉素子としてのＰ型MOSFETとＮ型MOSFETは、主変圧器の
補助巻線に接続した飽和変成器からの駆動電圧又は電流
が両MOSFETのゲートドレイン間に供給されることにより
駆動されると共に飽和変成器の飽和により転流し、電源
からの電圧又は電流のスイッチング動作を行う。
（実施例） 以下に本発明の実施例を詳細に説明する。
第１図に示す導通角制御自励インバータ（以下「自励
インバータ」という）１は、主変圧器Ｔと、この主変圧
器Ｔの入力巻線２に陽極が接続された電源（直流電源）
３と、第1,第２の開閉素子であるＮ型MOSFET5A,P型MOSF
ET5Bと、両MOSFET5A,5Bのドレン間に接続されたコンデ
ンサ27と、前記主変圧器Ｔの補助巻線19に直列接続した
インピーダンス素子20及びダイオード21と、このインピ
ーダンス素子20及びダイオード21を介して補助巻線19に
並列接続した飽和リアクトル７とを有している。前記飽
和リアクトル７と前記ダイオード21との接続点には、抵
抗23A,23Bを介して前記両MOSFET5A,5Bの各ゲートが接続
されている。
インバータ」という）１は、主変圧器Ｔと、この主変圧
器Ｔの入力巻線２に陽極が接続された電源（直流電源）
３と、第1,第２の開閉素子であるＮ型MOSFET5A,P型MOSF
ET5Bと、両MOSFET5A,5Bのドレン間に接続されたコンデ
ンサ27と、前記主変圧器Ｔの補助巻線19に直列接続した
インピーダンス素子20及びダイオード21と、このインピ
ーダンス素子20及びダイオード21を介して補助巻線19に
並列接続した飽和リアクトル７とを有している。前記飽
和リアクトル７と前記ダイオード21との接続点には、抵
抗23A,23Bを介して前記両MOSFET5A,5Bの各ゲートが接続
されている。
また、両MOSFET5A,5Bの各ソースは飽和リアクトル７
の他端と共に電源３の陰極に接続されている。
の他端と共に電源３の陰極に接続されている。
前記自励インバータ１の出力巻線８には、磁気増幅器
９、整流器14、転流器11、インダクタ15、コンデンサ16
からなる整流平滑回路12が接続され、コンデンサ16の両
端子を出力端子17,18として用いるようになっている。
この出力端子17,18には誤差検出増幅器13が接続され、
この誤差検出増幅器13の出力側が前記磁気増幅器９とダ
イオード14との接続点に接続されている。
９、整流器14、転流器11、インダクタ15、コンデンサ16
からなる整流平滑回路12が接続され、コンデンサ16の両
端子を出力端子17,18として用いるようになっている。
この出力端子17,18には誤差検出増幅器13が接続され、
この誤差検出増幅器13の出力側が前記磁気増幅器９とダ
イオード14との接続点に接続されている。
尚、前記堰層電圧素子22は、前記トランスＴに設けら
れた検出巻線DLと１次側電圧検出回路DNとによって検出
される１次側電圧の変動に基づいて制御されるようにな
っている。
れた検出巻線DLと１次側電圧検出回路DNとによって検出
される１次側電圧の変動に基づいて制御されるようにな
っている。
次に、上記構成の自励インバータ１の作用を第２図乃
至第６図をも参照して説明する。
至第６図をも参照して説明する。
まず、基本的動作原理として、入力電圧（Vi）の低い
ときのものVi（Ｌ）が第２図（ａ），（ｂ）に、高いと
きのものが第３図（ａ），（ｂ）に各々示されている。
ときのものVi（Ｌ）が第２図（ａ），（ｂ）に、高いと
きのものが第３図（ａ），（ｂ）に各々示されている。
第２図，第３図において斜線を施したVi×（T2−T1）
の電圧時間積によって飽和リアクトル７が飽和し、Ｎ型
MOSFET5A,P型MOSFET5B間の転流が行われる。
の電圧時間積によって飽和リアクトル７が飽和し、Ｎ型
MOSFET5A,P型MOSFET5B間の転流が行われる。
次に、自励インバータ１の具体的動作を説明する。
この自励インバータ１が図示しない起動回路により起
動されＮ型MOSFET5Aがターンオンとなり、Ｐ型MOSFET5B
はオフ状態を維持しているものとする。
動されＮ型MOSFET5Aがターンオンとなり、Ｐ型MOSFET5B
はオフ状態を維持しているものとする。
また、この状態では飽和リアクトル７は補助巻線19か
らインピーダンス素子20,ダイオード21を介して＋VSCの
電圧が印加され続ける。
らインピーダンス素子20,ダイオード21を介して＋VSCの
電圧が印加され続ける。
やがて、飽和リアクトル７が飽和レベルに達すると、
この飽和リアクトル７は短絡状態になり、Ｎ型MOSFET5A
のゲート電圧を放電させる。この結果Ｎ型MOSFET5Aはタ
ーンオフになる。
この飽和リアクトル７は短絡状態になり、Ｎ型MOSFET5A
のゲート電圧を放電させる。この結果Ｎ型MOSFET5Aはタ
ーンオフになる。
このようなＮ型MOSFET5Aの動作に伴い、主変圧器Ｔに
蓄えられていたインダクティブエネルギーが上述したタ
ーンオフ時にコンデンサ27に放出され、Ｎ型MOSFET5Aの
両端電圧Vqはコンデンサ27の端子電圧によってクランプ
される Ｎ型MOSFET5Aのターンオフに伴い、入力巻線２及び飽
和リアクトル７の各端子は上述した場合と逆極性とな
り、Ｐ型MOSFET5Bのゲートは正から負に転じて、これに
より、Ｐ型MOSFET5Bはターンオンとなる。この状態が第
２図（ａ），（ｂ）に示すT2時よりT3時まで継続する。
蓄えられていたインダクティブエネルギーが上述したタ
ーンオフ時にコンデンサ27に放出され、Ｎ型MOSFET5Aの
両端電圧Vqはコンデンサ27の端子電圧によってクランプ
される Ｎ型MOSFET5Aのターンオフに伴い、入力巻線２及び飽
和リアクトル７の各端子は上述した場合と逆極性とな
り、Ｐ型MOSFET5Bのゲートは正から負に転じて、これに
より、Ｐ型MOSFET5Bはターンオンとなる。この状態が第
２図（ａ），（ｂ）に示すT2時よりT3時まで継続する。
また、T2−T3間は飽和リアクトル７は−VSCの電圧が
印加され続ける。
印加され続ける。
T3時になって、 ｜−VSC×（T2−T3）｜＝｜＋VSC×（T1−T2）｜ …（１） になると、当然飽和リアクトル７は飽和し、Ｎ型MOSFET
5AのVgsが負であったものが０に向い、更に、飽和リア
クトル７が持つ残留インダクタンスによって正の方向、
すなあち、Ｎ型MOSFET5Aのオンの方向に向う。
5AのVgsが負であったものが０に向い、更に、飽和リア
クトル７が持つ残留インダクタンスによって正の方向、
すなあち、Ｎ型MOSFET5Aのオンの方向に向う。
第２図（ｂ）及び第３図（ｂ）において、電圧ViとVq
−Viは主変圧器Ｔへの印加電圧であるが、T3時点におい
て、 （Vq−Vi）×（T2−T3）＝Vi×（T1−T2） …（２） となる。
−Viは主変圧器Ｔへの印加電圧であるが、T3時点におい
て、 （Vq−Vi）×（T2−T3）＝Vi×（T1−T2） …（２） となる。
以上（１），（２）式間の変化は同時に行われ、Ｐ型
MOSFET5Bの遮断とＮ型MOSFET5Aの導通、すなわち転流が
行われる。
MOSFET5Bの遮断とＮ型MOSFET5Aの導通、すなわち転流が
行われる。
以上のように、前記電圧Vqを、VSCの電圧を制御する
ことによって強い値にすることができ、Vi（Ｌ）の場合
は高い−VSC（Ｌ）を、Vi（Ｈ）の場合は低い−V
SC（Ｈ）を得、（T1−T3）の周期はほとんど変ることな
くＮ型MOSFET5Aの導通角T1−T2/T1−T3は自然に好まし
い方向に制御される。これを第４図，第５図及び第６図
によって説明すると、第４図の特性（V3）は本実施例に
よるもので、従来の特性（V2）よりも好ましい方向に抑
制されることがわかる。第５図と第６図の斜線部分は磁
気増幅器９の負担する制御電圧時間積であるが、従来例
の第11図に比してその負担は著しく減少している。ちな
みに、主変圧器Ｔの入力巻線２その他に蓄えられたイン
ダクティブエネルギーはＮ型MOSFET5Aのターンオフ時に
コンデンサ27に蓄えられ、さらに、Ｐ型MOSFET5Bのター
ンオン時に電源に返還されるのでこれによる電力損失は
理論上は存在しない。
ことによって強い値にすることができ、Vi（Ｌ）の場合
は高い−VSC（Ｌ）を、Vi（Ｈ）の場合は低い−V
SC（Ｈ）を得、（T1−T3）の周期はほとんど変ることな
くＮ型MOSFET5Aの導通角T1−T2/T1−T3は自然に好まし
い方向に制御される。これを第４図，第５図及び第６図
によって説明すると、第４図の特性（V3）は本実施例に
よるもので、従来の特性（V2）よりも好ましい方向に抑
制されることがわかる。第５図と第６図の斜線部分は磁
気増幅器９の負担する制御電圧時間積であるが、従来例
の第11図に比してその負担は著しく減少している。ちな
みに、主変圧器Ｔの入力巻線２その他に蓄えられたイン
ダクティブエネルギーはＮ型MOSFET5Aのターンオフ時に
コンデンサ27に蓄えられ、さらに、Ｐ型MOSFET5Bのター
ンオン時に電源に返還されるのでこれによる電力損失は
理論上は存在しない。
次に、第７図を参照し本発明の他の実施例を説明す
る。尚、同図に示す自励インバータ1Aにおいて、第１図
のものと同一の機能を有するものには同一の符号を付
し、その詳細な説明は省略する。
る。尚、同図に示す自励インバータ1Aにおいて、第１図
のものと同一の機能を有するものには同一の符号を付
し、その詳細な説明は省略する。
第７図に示す自励インバータ1Aは、前記自励インバー
タ１の構成に電流制限回路28,起動回路29及びスピード
アップ回路30A,30Bを付加したことが特徴である。
タ１の構成に電流制限回路28,起動回路29及びスピード
アップ回路30A,30Bを付加したことが特徴である。
前記電流制限回路28は、補助巻線19と、飽和リアクト
ル７との間に接続した整流回路31と、この整流回路31を
バイパスするバイパスコンデンサ32と、前記整流回路31
にコレクタ，エミッタが各々接続されたトランジスタ33
と、このトランジスタ33のベースバイアス用の抵抗34及
びツェナーダイオード35と、エミッタ抵抗36とを具備し
ている。
ル７との間に接続した整流回路31と、この整流回路31を
バイパスするバイパスコンデンサ32と、前記整流回路31
にコレクタ，エミッタが各々接続されたトランジスタ33
と、このトランジスタ33のベースバイアス用の抵抗34及
びツェナーダイオード35と、エミッタ抵抗36とを具備し
ている。
この電流制限回路28は、前記補助巻線19に誘起する電
圧により飽和リアクトル７を励磁する際には、飽和リア
クトル７を流れる比較的小さい電流の一部がバイパスコ
ンデンサ32を流れると共に、残りの電流が整流回路31に
より整流されて補助巻線19に還流する。
圧により飽和リアクトル７を励磁する際には、飽和リア
クトル７を流れる比較的小さい電流の一部がバイパスコ
ンデンサ32を流れると共に、残りの電流が整流回路31に
より整流されて補助巻線19に還流する。
このとき、整流回路31の電流が比較的小さいので抵抗
36の電圧も低く、トランジスタ33のベース，エミッタ間
には順方向電圧が加わるので、トランジスタ33はオン状
態を維持する。この結果、整流回路31により整流された
電流は補助巻線19に還流し、飽和リアクトル７の励磁は
支障なく行われる。
36の電圧も低く、トランジスタ33のベース，エミッタ間
には順方向電圧が加わるので、トランジスタ33はオン状
態を維持する。この結果、整流回路31により整流された
電流は補助巻線19に還流し、飽和リアクトル７の励磁は
支障なく行われる。
一方、飽和リアクトル７の飽和時にはこの飽和リアク
トル７が短絡状態になり、大電流が整流回路31に流れる
が、このとき、前記トランジスタ33のエミッタ電位が上
昇してこのトランジスタ33はオフとなり、整流回路31を
開放する。この結果、整流回路31は飽和リアクトル７か
らの大電流を遮断することになり、大電流の電流制限動
作が行われる。
トル７が短絡状態になり、大電流が整流回路31に流れる
が、このとき、前記トランジスタ33のエミッタ電位が上
昇してこのトランジスタ33はオフとなり、整流回路31を
開放する。この結果、整流回路31は飽和リアクトル７か
らの大電流を遮断することになり、大電流の電流制限動
作が行われる。
尚、前記バイパスコンデンサ32は飽和リアクトル７の
短絡に伴い、チャージアップされ、Ｎ型MOSFET5Aのター
ンオフに伴い、主変圧器Ｔの電圧極性が反転する時に補
助巻線19の電圧と直列に加わり合ってＰ型MOSFET5Bのゲ
ート電圧を負に加速する割合を果す。
短絡に伴い、チャージアップされ、Ｎ型MOSFET5Aのター
ンオフに伴い、主変圧器Ｔの電圧極性が反転する時に補
助巻線19の電圧と直列に加わり合ってＰ型MOSFET5Bのゲ
ート電圧を負に加速する割合を果す。
前記起動回路29は、前記飽和リアクトル７の一方の端
子と両MOSFET5A,5Bのソース間に接続されたコンデンサ4
0と、このコンデンサ40に対し前記ソース側をアノード
として並列接続したダイオード41と、このダイオード41
のアノードにコレクタが、カソードにエミッタが各々接
続されたトランジスタ42と、このトランジスタ42のベー
スに直列接続されたベースバイパス用の抵抗43,ダイオ
ード44とを具備し、ダイオード44のカソードをスピード
アップ回路30A,30Bに接続している。
子と両MOSFET5A,5Bのソース間に接続されたコンデンサ4
0と、このコンデンサ40に対し前記ソース側をアノード
として並列接続したダイオード41と、このダイオード41
のアノードにコレクタが、カソードにエミッタが各々接
続されたトランジスタ42と、このトランジスタ42のベー
スに直列接続されたベースバイパス用の抵抗43,ダイオ
ード44とを具備し、ダイオード44のカソードをスピード
アップ回路30A,30Bに接続している。
前記スピードアップ回路30A,30Bは、前記両MOSFET5A,
5Bのゲートと、前記飽和リアクトル７の他方の端子との
間に、各々抵抗45とダイオード46との並列回路を接続す
ることにより構成されている。
5Bのゲートと、前記飽和リアクトル７の他方の端子との
間に、各々抵抗45とダイオード46との並列回路を接続す
ることにより構成されている。
尚、第７図中48はＮ型MOSFET5Aのドレイン，ダイオー
ド41のカソード間に接続した抵抗である。
ド41のカソード間に接続した抵抗である。
前記起動回路29においては、自励インバータ１の起動
時電源投入により抵抗48を通してコンデンサ40の飽和リ
アクトル７側の端子がプラス（＋）に、前記ソース側が
マイナス（−）になるように充電される。
時電源投入により抵抗48を通してコンデンサ40の飽和リ
アクトル７側の端子がプラス（＋）に、前記ソース側が
マイナス（−）になるように充電される。
これに伴い、飽和リアクトル7,スピードアップ回路30
Aを介してＮ型MOSFET5Aのゲート電圧がコンデンサ40の
充電と共に上昇して、Ｎ型MOSFET5Aは導通し、インバー
タ1Aは起動する。
Aを介してＮ型MOSFET5Aのゲート電圧がコンデンサ40の
充電と共に上昇して、Ｎ型MOSFET5Aは導通し、インバー
タ1Aは起動する。
インバータ1Aの起動後は、コンデンサ40が充電された
ままでは両MOSFET5A,5Bが同時にオンになる危険があ
る。
ままでは両MOSFET5A,5Bが同時にオンになる危険があ
る。
そこで、ダイオード44、抵抗43を介してトランジスタ
42のベースを順バイアスしこのトランジスタ42をオンさ
せ、コンデンサ40を放電させる。
42のベースを順バイアスしこのトランジスタ42をオンさ
せ、コンデンサ40を放電させる。
本発明は上述した実施例に限定されるものではなく、
その要旨の範囲内で種々の変形が可能である。
その要旨の範囲内で種々の変形が可能である。
［発明の効果］ 以上詳述した本発明によれば、上記構成としたことに
より、簡略化され、小型化可能な構成でありながら、広
範囲の入力電圧の変化に対応して予備的出力、又は最終
出力を効果的に制御することが可能な導通角制御自励イ
ンバータを提供することができる。
より、簡略化され、小型化可能な構成でありながら、広
範囲の入力電圧の変化に対応して予備的出力、又は最終
出力を効果的に制御することが可能な導通角制御自励イ
ンバータを提供することができる。
【図面の簡単な説明】 第１図は本発明の導通角制御自励インバータの実施例を
示す回路図、第２図，第３図，第４図，第５図及び第６
図はそれぞれ本実施例各部の波形図、第７図は本発明の
他の実施例の回路図、第８図は従来例の回路図、第９
図，第10図及び第11図は従来例の波形図である。 １……自励インバータ、２……入力巻線、３……電源、 5A……Ｎ型MOSFET、 5B……Ｐ型MOSFET、 ７……飽和リアクトル、19……補助巻線、 27……コンデンサ、Ｔ……主変圧器。
示す回路図、第２図，第３図，第４図，第５図及び第６
図はそれぞれ本実施例各部の波形図、第７図は本発明の
他の実施例の回路図、第８図は従来例の回路図、第９
図，第10図及び第11図は従来例の波形図である。 １……自励インバータ、２……入力巻線、３……電源、 5A……Ｎ型MOSFET、 5B……Ｐ型MOSFET、 ７……飽和リアクトル、19……補助巻線、 27……コンデンサ、Ｔ……主変圧器。
Claims (1)
- 【請求項１】電源，主変圧器，電源と主変圧器の入力巻
線との間に接続した２個の開閉素子及び飽和変成器を主
要素子とし、前記主変圧器の補助巻線からインピーダン
ス素子及び前記飽和変成器を介して前記２個の開閉素子
に駆動電圧又は電源を供給すると共に前記飽和変成器の
飽和により２個の開閉素子の転流動作を行うようにした
導通角制御自励インバータにおいて、前記２個の開閉素
子はＰ型MOSFETとＮ型MOSFETとの組合せからなり、両MO
SFETのソースを前記電源に接続し、一方のMOSFETのドレ
インを入力巻線に他方のMOSFETのドレインをコンデンサ
を介して入力巻線に各々接続し、両MOSFETのゲートを前
記飽和変成器に接続したことを特徴とする導通角制御自
励インバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252762A JP2881452B2 (ja) | 1989-09-28 | 1989-09-28 | 導通角制御自励インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252762A JP2881452B2 (ja) | 1989-09-28 | 1989-09-28 | 導通角制御自励インバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117375A JPH03117375A (ja) | 1991-05-20 |
| JP2881452B2 true JP2881452B2 (ja) | 1999-04-12 |
Family
ID=17241940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252762A Expired - Lifetime JP2881452B2 (ja) | 1989-09-28 | 1989-09-28 | 導通角制御自励インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881452B2 (ja) |
-
1989
- 1989-09-28 JP JP1252762A patent/JP2881452B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117375A (ja) | 1991-05-20 |
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