JP2868373B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2868373B2 JP2868373B2 JP4209901A JP20990192A JP2868373B2 JP 2868373 B2 JP2868373 B2 JP 2868373B2 JP 4209901 A JP4209901 A JP 4209901A JP 20990192 A JP20990192 A JP 20990192A JP 2868373 B2 JP2868373 B2 JP 2868373B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- test mode
- counter
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に半導体集積回路からなり、自動リフレッシュ機能を有
する半導体メモリに関する。
に半導体集積回路からなり、自動リフレッシュ機能を有
する半導体メモリに関する。
【０００２】
【従来の技術】従来、一定周期で自動的にリフリェッシ
ュ動作を行う自動リフレッシュ機能を有する半導体メモ
リでは、図３に示す様に、自動的に周期信号を発生する
内部発振回路１と、その出力φ１を入力としてｎビット
（ｎは１以上の整数）のデータとして出力するカウンタ
２と、カウンタ２の出力φ２のｎビットの論理をとり一
定周期でワンショット信号φ３を発生させるワンショッ
ト信号発生回路３と、ワンショット信号φ３をトリガと
してロウアドレスのカウントアップ及びリフレッシュ動
作の制御を行う制御信号発生回路４とを備えている。
ュ動作を行う自動リフレッシュ機能を有する半導体メモ
リでは、図３に示す様に、自動的に周期信号を発生する
内部発振回路１と、その出力φ１を入力としてｎビット
（ｎは１以上の整数）のデータとして出力するカウンタ
２と、カウンタ２の出力φ２のｎビットの論理をとり一
定周期でワンショット信号φ３を発生させるワンショッ
ト信号発生回路３と、ワンショット信号φ３をトリガと
してロウアドレスのカウントアップ及びリフレッシュ動
作の制御を行う制御信号発生回路４とを備えている。
【０００３】セルアレイ７には、カラムアドレスデコー
ダ６から出力が印加され、またセルアレイの出力φ７は
データアンプ８に印加され、この出力はデータアウトバ
ッファ９に印加され、さらにこの出力はデータアウトピ
ン１０に印加される。
ダ６から出力が印加され、またセルアレイの出力φ７は
データアンプ８に印加され、この出力はデータアウトバ
ッファ９に印加され、さらにこの出力はデータアウトピ
ン１０に印加される。
【０００４】制御信号発生回路４よりロウアドレスを受
けたロウアドレスデコーダ５は（以下セル・アレイ７の
中の動作）選択されたワード線を活性化させる。セルに
保持されていたデータはビット線につたわり、制御信号
発生回路４の出力によりセンス・アンプが活性化し、セ
ンス動作を行う。充分にセンス動作終了後、ワード線，
センス・アンプの順で非活性となる事で、リフレッシュ
動作が完了する。以後ワンショット信号発生回路３から
ワンショット信号が出る度に、ロウアドレスをカウント
・アップしながら同じ動作を繰り返し行う。
けたロウアドレスデコーダ５は（以下セル・アレイ７の
中の動作）選択されたワード線を活性化させる。セルに
保持されていたデータはビット線につたわり、制御信号
発生回路４の出力によりセンス・アンプが活性化し、セ
ンス動作を行う。充分にセンス動作終了後、ワード線，
センス・アンプの順で非活性となる事で、リフレッシュ
動作が完了する。以後ワンショット信号発生回路３から
ワンショット信号が出る度に、ロウアドレスをカウント
・アップしながら同じ動作を繰り返し行う。
【０００５】
【発明が解決しようとする課題】このような従来の自動
リフレッシュ機能を有する半導体メモリでは、リフレッ
シュ周期は内部発振回路１の周期及びワンショット信号
発生回路３の条件設定で決定され、外部から周期を制御
する事は出来ない。又、内部発振回路１の出力，カウン
タ２の出力，ワンショット信号発生回路３の出力のいず
れも外部へ出力されない為、これを試験するには現在行
われている外部入出力ピンだけを使用した試験でなく、
内部波形観測を行う必要がある。この際、サンプルを傷
付ける事になる為、抜きとりでの少量評価となり、品質
が保証できない問題点があった。
リフレッシュ機能を有する半導体メモリでは、リフレッ
シュ周期は内部発振回路１の周期及びワンショット信号
発生回路３の条件設定で決定され、外部から周期を制御
する事は出来ない。又、内部発振回路１の出力，カウン
タ２の出力，ワンショット信号発生回路３の出力のいず
れも外部へ出力されない為、これを試験するには現在行
われている外部入出力ピンだけを使用した試験でなく、
内部波形観測を行う必要がある。この際、サンプルを傷
付ける事になる為、抜きとりでの少量評価となり、品質
が保証できない問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、外
部出力ピンを利用して、容易に内部波形が観測できるよ
うにした半導体メモリを提供することにある。
部出力ピンを利用して、容易に内部波形が観測できるよ
うにした半導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】本発明の第１の構成は、
自動的に周期信号を発生する内部発振回路と、前記内部
発振回路の出力を入力としてｎビット（ｎは１以上の整
数）のデータとして出力するカウンタと、前記カウンタ
の出力ｎビットの論理をとり一定周期でワンショット信
号を発生させるワンショット信号発生回路と、前記ワン
ショット信号をトリガとしてロウアドレスのカウントア
ップ及びリフレッシュ動作の制御を行う制御信号発生回
路とを備え、自動的にリフレッシュを行う自動リフレッ
シュ機能を有する半導体メモリに於いて、外部から入力
ピンに与えられる信号がテストモードの条件と合致する
か否かを判定するテストモード判定回路と、前記テスト
モード判定回路の出力を受けてデータアウトバッファへ
の入力を、通常時のデータアンプの出力からテストモー
ド時の前記カウンタの出力へと切換える切換え回路とを
設け、前記テストモード時前記カウンタの出力を前記切
換え回路，前記データアウトバッファを介し、データア
ウトピンより外部へ出力する機能を持つ事を特徴とす
る。
自動的に周期信号を発生する内部発振回路と、前記内部
発振回路の出力を入力としてｎビット（ｎは１以上の整
数）のデータとして出力するカウンタと、前記カウンタ
の出力ｎビットの論理をとり一定周期でワンショット信
号を発生させるワンショット信号発生回路と、前記ワン
ショット信号をトリガとしてロウアドレスのカウントア
ップ及びリフレッシュ動作の制御を行う制御信号発生回
路とを備え、自動的にリフレッシュを行う自動リフレッ
シュ機能を有する半導体メモリに於いて、外部から入力
ピンに与えられる信号がテストモードの条件と合致する
か否かを判定するテストモード判定回路と、前記テスト
モード判定回路の出力を受けてデータアウトバッファへ
の入力を、通常時のデータアンプの出力からテストモー
ド時の前記カウンタの出力へと切換える切換え回路とを
設け、前記テストモード時前記カウンタの出力を前記切
換え回路，前記データアウトバッファを介し、データア
ウトピンより外部へ出力する機能を持つ事を特徴とす
る。
【０００８】本発明の第２の構成は、自動的に周期信号
を発生する内部発振回路と、前記内部発振回路の出力を
入力としてｎビット（ｎは１以上の整数）のデータとし
て出力するカウンタと、前記カウンタの出力ｎビットの
論理をとり一定周期でワンショット信号を発生させるワ
ンショット信号発生回路と、前記ワンショット信号をト
リガとしてロウアドレスのカウントアップ及びリフレッ
シュ動作の制御を行う制御信号発生回路とを備え、自動
的にリフレッシュを行う自動リフレッシュ機能を有する
半導体メモリに於いて、外部から入力ピンに与えられる
信号がテストモードの条件と合致するか否かを判定する
テストモード判定回路と、前記テストモード判定回路の
出力を受けてデータアウトバッファへの入力を、通常時
のデータアンプの出力から前記ワンショット信号発生回
路の出力へと切換える切換え回路とを設け、前記ワンシ
ョット信号発生回路の出力を前記切換え回路，前記デー
タアウトバッファを介し、データアウトピンから外部へ
出力する機能を持つ事を特徴とする。
を発生する内部発振回路と、前記内部発振回路の出力を
入力としてｎビット（ｎは１以上の整数）のデータとし
て出力するカウンタと、前記カウンタの出力ｎビットの
論理をとり一定周期でワンショット信号を発生させるワ
ンショット信号発生回路と、前記ワンショット信号をト
リガとしてロウアドレスのカウントアップ及びリフレッ
シュ動作の制御を行う制御信号発生回路とを備え、自動
的にリフレッシュを行う自動リフレッシュ機能を有する
半導体メモリに於いて、外部から入力ピンに与えられる
信号がテストモードの条件と合致するか否かを判定する
テストモード判定回路と、前記テストモード判定回路の
出力を受けてデータアウトバッファへの入力を、通常時
のデータアンプの出力から前記ワンショット信号発生回
路の出力へと切換える切換え回路とを設け、前記ワンシ
ョット信号発生回路の出力を前記切換え回路，前記デー
タアウトバッファを介し、データアウトピンから外部へ
出力する機能を持つ事を特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体メモリ
を示すブロック図である。図１において、本実施例の半
導体メモリは、図３の自動リフレッシュ機能を有する半
導体メモリに、外部より入力ピン１３に与えられる信号
がテストモードの条件と合致するかを判定するテストモ
ード判定回路１１と、テストモード判定回路１１の出力
信号φ９を受けてテストモード時データアウトバッファ
９への入力をデータアンプ８の出力φ８からカウンタ２
の出力φ２へと切換える切換え回路１２とを付加させた
もので構成される。
を示すブロック図である。図１において、本実施例の半
導体メモリは、図３の自動リフレッシュ機能を有する半
導体メモリに、外部より入力ピン１３に与えられる信号
がテストモードの条件と合致するかを判定するテストモ
ード判定回路１１と、テストモード判定回路１１の出力
信号φ９を受けてテストモード時データアウトバッファ
９への入力をデータアンプ８の出力φ８からカウンタ２
の出力φ２へと切換える切換え回路１２とを付加させた
もので構成される。
【００１０】内部発振回路１の出力φ１は、カウンタ２
によって、ｎビット（ｎは１以上の整数）の信号φ２と
なる。ｎビットのカウンタ２の出力φ２の論理をとって
ワンショット信号発生回路３は一定周期のワンショット
信号φ３を発生する。ワンショット信号φ３は、周辺回
路を駆動し、リフレッシュ動作を行う。
によって、ｎビット（ｎは１以上の整数）の信号φ２と
なる。ｎビットのカウンタ２の出力φ２の論理をとって
ワンショット信号発生回路３は一定周期のワンショット
信号φ３を発生する。ワンショット信号φ３は、周辺回
路を駆動し、リフレッシュ動作を行う。
【００１１】今、外部からの入力信号がテストモードの
条件と合致した時、テストモード判定回路１１の出力信
号φ９は、切換え回路１２によってデータアウトバッフ
ァ９への入力をデータアンプ８の出力φ８からカウンタ
２の出力φ２に切り換えられる様に変化する。これによ
り、カウンタ２の出力φ２は、データアウトピン１０か
ら外部へ出力される。
条件と合致した時、テストモード判定回路１１の出力信
号φ９は、切換え回路１２によってデータアウトバッフ
ァ９への入力をデータアンプ８の出力φ８からカウンタ
２の出力φ２に切り換えられる様に変化する。これによ
り、カウンタ２の出力φ２は、データアウトピン１０か
ら外部へ出力される。
【００１２】図２は本発明の第２の実施例の半導体メモ
リを示すブロック図である。
リを示すブロック図である。
【００１３】図２に於いて、本実施例は、前記第１の実
施例で切換え回路１２，データアウトバッファ９，デー
タアウトピン１０を介して外部出力する信号φ２を、ワ
ンショット信号発生回路出力φ３に変更したものであ
る。各回路の動作は、前記第１の実施例と同じである。
施例で切換え回路１２，データアウトバッファ９，デー
タアウトピン１０を介して外部出力する信号φ２を、ワ
ンショット信号発生回路出力φ３に変更したものであ
る。各回路の動作は、前記第１の実施例と同じである。
【００１４】
【発明の効果】以上説明した様に、本発明は、入力ピン
にテストモードの条件を与える事で、カウンタ又はワン
ショット信号発生回路の出力をデータアウトピンより、
外部へ出力出来る様になり、サンプルを傷付けたりする
事なく、全数試験が可能となる事で、高いレベルでの品
質が保証出来るという効果がある。
にテストモードの条件を与える事で、カウンタ又はワン
ショット信号発生回路の出力をデータアウトピンより、
外部へ出力出来る様になり、サンプルを傷付けたりする
事なく、全数試験が可能となる事で、高いレベルでの品
質が保証出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体メモリを示すブ
ロック図である。
ロック図である。
【図２】本発明の第２の実施例の半導体メモリを示すブ
ロック図である。
ロック図である。
【図３】従来の半導体メモリを示すブロック図である。
１ 内部発振回路 ２ カウンタ ３ ワンショット信号発生回路 ４ 制御信号発生器 ５ ロウアドレスデコーダ ６ カラムアドレクデコーダ ７ セルアレイ ８ データアンプ ９ データアウトバッファ １０ データアウトピン １１ テストモード判定回路 １２ 切換え回路 １３ 入力ピン φ１ 内部発振回路出力 φ２ カウンタ出力 φ３ ワンショット信号発生回路出力 φ４ 制御信号発生器出力 φ５ ロウアドレスデコーダ出力 φ６ カラムアドレスデコーダ出力 φ７ セルアレイ出力 φ８ データアンプ出力 φ９ テストモード判定回路出力 φ１０ 切換え回路出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401 G01R 31/28
Claims (2)
- 【請求項１】 自動的に周期信号を発生する内部発振回
路と、前記内部発振回路の出力を入力としてｎビット
（ｎは１以上の整数）のデータとして出力するカウンタ
と、前記カウンタの出力ｎビットの論理をとり一定周期
でワンショット信号を発生させるワンショット信号発生
回路と、前記ワンショット信号をトリガとしてロウアド
レスのカウントアップ及びリフレッシュ動作の制御を行
う制御信号発生回路とを備え、自動的にリフレッシュを
行う自動リフレッシュ機能を有する半導体メモリに於い
て、外部から入力ピンに与えられる信号がテストモード
の条件と合致するか否かを判定するテストモード判定回
路と、前記テストモード判定回路の出力を受けてデータ
アウトバッファへの入力を、通常時のデータアンプの出
力からテストモード時の前記カウンタの出力へと切換え
る切換え回路とを設け、前記テストモード時前記カウン
タの出力を前記切換え回路，前記データアウトバッファ
を介し、データアウトピンより外部へ出力する機能を持
つ事を特徴とする半導体メモリ。 - 【請求項２】 自動的に周期信号を発生する内部発振回
路と、前記内部発振回路の出力を入力としてｎビット
（ｎは１以上の整数）のデータとして出力するカウンタ
と、前記カウンタの出力ｎビットの論理をとり一定周期
でワンショット信号を発生させるワンショット信号発生
回路と、前記ワンショット信号をトリガとしてロウアド
レスのカウントアップ及びリフレッシュ動作の制御を行
う制御信号発生回路とを備え、自動的にリフレッシュを
行う自動リフレッシュ機能を有する半導体メモリに於い
て、外部から入力ピンに与えられる信号がテストモード
の条件と合致するか否かを判定するテストモード判定回
路と、前記テストモード判定回路の出力を受けてデータ
アウトバッファへの入力を、通常時のデータアンプの出
力から前記ワンショット信号発生回路の出力へと切換え
る切換え回路とを設け、前記ワンショット信号発生回路
の出力を前記切換え回路，前記データアウトバッファを
介し、データアウトピンから外部へ出力する機能を持つ
事を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209901A JP2868373B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209901A JP2868373B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660695A JPH0660695A (ja) | 1994-03-04 |
| JP2868373B2 true JP2868373B2 (ja) | 1999-03-10 |
Family
ID=16580527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209901A Expired - Lifetime JP2868373B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868373B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306399A (ja) | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-08-06 JP JP4209901A patent/JP2868373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660695A (ja) | 1994-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05217368A (ja) | 半導体メモリ装置 | |
| JP2001076500A (ja) | 半導体記憶装置 | |
| JP2001184864A (ja) | 半導体記憶装置 | |
| JP2000163966A (ja) | 半導体記憶装置 | |
| KR100325043B1 (ko) | 반도체 메모리 장치 | |
| US4602356A (en) | Semiconductor memory device | |
| JPH0935473A (ja) | バースト長さ検出回路 | |
| JPH0799619B2 (ja) | 半導体記憶装置 | |
| JP2868373B2 (ja) | 半導体メモリ | |
| JP3244033B2 (ja) | 同期型半導体記憶装置 | |
| JP2000100199A (ja) | 半導体記憶装置の試験方法及び半導体記憶装置 | |
| JP3110883B2 (ja) | 半導体記憶装置 | |
| JPS59166879A (ja) | 集積回路装置 | |
| JPH0770213B2 (ja) | 半導体メモリ装置 | |
| KR100253354B1 (ko) | 반도체 메모리의 동작 검사장치 | |
| JP4084149B2 (ja) | 半導体記憶装置 | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| GB2311883A (en) | A column address strobe signal generator for a synchronous DRAM | |
| JP3319394B2 (ja) | 半導体記憶装置 | |
| JPH0745067A (ja) | 半導体記憶装置 | |
| JP2000222877A (ja) | 半導体記憶装置 | |
| JPH06275066A (ja) | ページモードを有するシングルクロックメモリ | |
| JP2850390B2 (ja) | 半導体メモリ | |
| JP3164939B2 (ja) | 記憶装置の試験回路を備えた装置 | |
| JPS58155597A (ja) | 半導体メモリの書き込み制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |