JP2867480B2 - Memory switching circuit - Google Patents
Memory switching circuitInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は中央処理装置からメモリ回路を介して論理回
路に時系列的な信号を供給する回路のメモリ切替回路に
関する。Description: TECHNICAL FIELD The present invention relates to a memory switching circuit for supplying a time-series signal from a central processing unit to a logic circuit via a memory circuit.
（従来の技術） 第３図は従来の中央処理装置からメモリ回路を介して
論理回路に時系列的な信号を供給する回路のメモリ切替
回路のブロック図である。本図において、１は中央処理
装置、2,3はメモリ回路、4,5はセレクタ、６は論理回
路、７はフリップフロップである。中央処理装置１はセ
レクタ４を介してメモリ回路2,3にそれぞれ接続してあ
り、メモリ回路2,3はそれぞれセレクタ５を介して論理
回路６に接続してある。フリップフロップ７は中央処理
装置１からの切替信号をデータ端子Ｄに受け、論理回路
６からの時系列的なタイミング信号をクロック端子Ｃに
受けて前記タイミング信号に同期した出力端子Ｑの出力
である切替制御信号でセレクタ4,5の切替制御を行い、
中央処理装置１をメモリ回路２に接続するときは論理回
路６をメモリ回路３に接続し、中央処理装置１をメモリ
回路３に接続するときは論理回路６をメモリ回路２に接
続する。この第３図の状態は、中央処理装置１がメモリ
回路２に接続してあり、中央処理装置１は論理回路６に
供給する時系列的な信号のデータをメモリ回路２に書き
込める状態であって論理回路６がメモリ回路３に接続し
てあり、メモリ回路３から読み出されたデータが論理回
路６に時系列的な信号として供給してある状態を示して
いる。(Prior Art) FIG. 3 is a block diagram of a conventional memory switching circuit for supplying a time-series signal from a central processing unit to a logic circuit via a memory circuit. In this figure, 1 is a central processing unit, 2 and 3 are memory circuits, 4 and 5 are selectors, 6 is a logic circuit, and 7 is a flip-flop. The central processing unit 1 is connected to memory circuits 2 and 3 via a selector 4, respectively, and the memory circuits 2 and 3 are connected to a logic circuit 6 via a selector 5 respectively. The flip-flop 7 receives the switching signal from the central processing unit 1 at the data terminal D, receives the time-series timing signal from the logic circuit 6 at the clock terminal C, and outputs the output from the output terminal Q synchronized with the timing signal. Switching control of selectors 4 and 5 is performed by the switching control signal,
When the central processing unit 1 is connected to the memory circuit 2, the logic circuit 6 is connected to the memory circuit 3, and when the central processing unit 1 is connected to the memory circuit 3, the logic circuit 6 is connected to the memory circuit 2. In the state shown in FIG. 3, the central processing unit 1 is connected to the memory circuit 2, and the central processing unit 1 can write time-series signal data to be supplied to the logic circuit 6 to the memory circuit 2. The logic circuit 6 is connected to the memory circuit 3 and the data read from the memory circuit 3 is supplied to the logic circuit 6 as a time-series signal.
（発明が解決しようとする課題） ところが第３図に示した従来のメモリ切替回路では、
フリップフロップ７によるセレクタ4,5の切替制御は、
中央処理装置１からの切替信号および論理回路６からの
タイミング信号をそれぞれフリップフロップ７のデータ
端子Ｄおよびクロック端子Ｃとに入力して前記タイミン
グ信号に同期した出力端子Ｑの出力である切替制御信号
で行っているから、論理回路６からタイミング信号がフ
リップフロップ７に供給されないときには中央処理装置
１でその切替信号を制御しても切替制御信号には反映さ
れずセレクタ4,5の切替制御が行えなくなってしまう。
例えば、電源立ち上げ時に直ちにメモリ回路2,3の内容
の初期化を行う場合では、論理回路６からのタイミング
信号がフリップフロップ７に供給されるまでメモリ回路
2,3の内容の初期化が行えずその初期化に多大に時間を
要してしまう。また、切替制御信号はタイミング信号に
同期しているから該タイミング信号の周期より早い切替
制御が行えなかった。以上のように従来のメモリ切替回
路には解決すべき課題があった。(Problems to be Solved by the Invention) However, in the conventional memory switching circuit shown in FIG.
The switching control of the selectors 4 and 5 by the flip-flop 7 is as follows.
The switching signal from the central processing unit 1 and the timing signal from the logic circuit 6 are input to the data terminal D and the clock terminal C of the flip-flop 7, respectively, and a switching control signal output from an output terminal Q synchronized with the timing signal. When the timing signal is not supplied from the logic circuit 6 to the flip-flop 7, even if the switching signal is controlled by the central processing unit 1, the switching control signal is not reflected in the switching control signal and the switching control of the selectors 4 and 5 can be performed. Will be gone.
For example, in the case where the contents of the memory circuits 2 and 3 are initialized immediately when the power is turned on, the memory circuits are not supplied until the timing signal from the logic circuit 6 is supplied to the flip-flop 7.
Initialization of a few contents cannot be performed, and much time is required for the initialization. Further, since the switching control signal is synchronized with the timing signal, switching control earlier than the cycle of the timing signal cannot be performed. As described above, the conventional memory switching circuit has a problem to be solved.
（課題を解決するための手段） 前述の課題を解決するために本発明が提供する手段
は、中央処理装置と、第１および第２のセレクタと、第
１および第２のメモリ回路と、論理回路と、フリップフ
ロップとからなり、前記中央処理装置は前記第１のセレ
クタを介して前記第１および第２のメモリ回路に接続し
てあり、該第１および第２のメモリ回路はそれぞれ前記
第２のセレクタを介して前記論理回路に接続してあり、
前記フリップフロップは、前記中央処理装置からの切替
信号をデータ端子に受け、前記論理回路からのタイミン
グ信号をクロック端子に受けて、出力端子の出力で前記
第１および第２のセレクタの切替制御を行い、前記中央
処理装置を前記第１のメモリ回路に接続するときは前記
論理回路を前記第２のメモリ回路に接続し、前記中央処
理装置を前記第２のメモリ回路に接続するときは前記論
理回路を前記第１のメモリ回路に接続するメモリ切替回
路であって、前記フリップフロップは前記中央処理装置
からのセット信号およびリセット信号をセット端子およ
びリセット端子に受け、出力端子の出力で前記第１およ
び第２のセレクタの切替制御を行うことを特徴とする。(Means for Solving the Problems) Means provided by the present invention for solving the above problems include a central processing unit, first and second selectors, first and second memory circuits, and a logic circuit. And a flip-flop, wherein the central processing unit is connected to the first and second memory circuits via the first selector, and the first and second memory circuits are respectively connected to the first and second memory circuits. 2 connected to the logic circuit via a selector of
The flip-flop receives a switching signal from the central processing unit at a data terminal, receives a timing signal from the logic circuit at a clock terminal, and controls switching of the first and second selectors with an output of an output terminal. The logic circuit is connected to the second memory circuit when the central processing unit is connected to the first memory circuit, and the logic circuit is connected when the central processing unit is connected to the second memory circuit. A memory switching circuit for connecting a circuit to the first memory circuit, wherein the flip-flop receives a set signal and a reset signal from the central processing unit at a set terminal and a reset terminal, and outputs the first signal at an output of an output terminal. And switching control of the second selector is performed.
（実施例） 次に実施例を挙げて本発明を説明する。(Example) Next, the present invention will be described with reference to examples.
第１図は本発明の一実施例を示すブロック図である。
本図において、１は中央処理装置、2,3はメモリ回路、
4,5はセレクタ、６は論理回路、７はフリップフロップ
である。中央処理装置１はセレクタ４を介してメモリ回
路2,3に接続してあり、メモリ回路2,3はそれぞれセレク
タ５を介して論理回路６に接続してある。フリップフロ
ップ７は、中央処理装置１からの切替信号（ｃ）とセッ
ト信号（ｄ）とリセット信号（ｅ）とをそれぞデータ端
子Ｄとセット端子Ｓとリセット端子Ｒとに受け、論理回
路６からの時系列的なタイミング信号（ａ）をクロック
端子Ｃに受けて出力端子Ｑの出力である切替制御信号
（ｆ）でセレクタ4,5の切替制御を行い、中央処理装置
１をメモリ回路２に接続するときは論理回路６をメモリ
回路３に接続し、中央処理装置１をメモリ回路３に接続
するときは論理回路６をメモリ回路２に接続する。以下
に第２図を用いてフリップフロップ７によるセレクタ4,
5の切替制御について説明する。FIG. 1 is a block diagram showing one embodiment of the present invention.
In this figure, 1 is a central processing unit, 2 and 3 are memory circuits,
4 and 5 are selectors, 6 is a logic circuit, and 7 is a flip-flop. The central processing unit 1 is connected to memory circuits 2 and 3 via a selector 4, and each of the memory circuits 2 and 3 is connected to a logic circuit 6 via a selector 5. The flip-flop 7 receives the switching signal (c), the set signal (d), and the reset signal (e) from the central processing unit 1 at the data terminal D, the set terminal S, and the reset terminal R, respectively. Receives the time-series timing signal (a) from the clock terminal C at the clock terminal C, performs switching control of the selectors 4 and 5 with the switching control signal (f) output from the output terminal Q, and switches the central processing unit 1 to the memory circuit 2 When the central processing unit 1 is connected to the memory circuit 3, the logic circuit 6 is connected to the memory circuit 2. In the following, referring to FIG.
The switching control of No. 5 will be described.
第２図はフリップフロップ７によるセレクタ4,5の切
替制御の動作を示すチャート図である。本図において、
（ａ）は論理回路６からの時系列的なタイミング信号、
（ｂ）は中央処理装置１からメモリ回路2,3のいずれか
一方に書き込まれる論理回路６へ供給する信号のデー
タ、（ｃ）は中央処理装置１からの切替信号、（ｄ）は
中央処理装置１からのセット信号、（ｅ）は中央処理装
置１からのリセット信号、（ｆ）はフリップフロップ７
からのセレクタ4,5への切替制御信号である。第２図上
において、t1点で本実施例に電源が入ったとするとタイ
ミング信号（ａ）が発生するt4点までは切替信号（ｃ）
を変化させても切替制御信号（ｆ）を制御することはで
きず不定となる。t2点にて切替信号（ｃ）と共にセット
信号（ｄ）を制御すると切替制御信号（ｆ）は切替信号
（ｃ）と同じ“H"レベルになる。t3点にて切替信号
（ｃ）を“L"レベルとしリセット信号（ｅ）を制御する
と切替制御信号（ｆ）は“L"レベルになる。t4点以降で
はタイミング信号（ａ）がフリップフロップ７のクロッ
ク端子Ｃに供給されるから、セット信号（ｄ）およびリ
セット信号（ｅ）を制御することなく切替信号（ｃ）が
切替制御信号（ｆ）に反映され、その切替制御信号
（ｆ）の変化点はタイミング信号（ａ）に同期する。こ
こで切替制御信号（ｆ）が“H"レベルのときはセレクタ
４はメモリ回路２を選択してセレクタ５はメモリ回路３
を選択するものとし、切替制御信号（ｆ）が“L"レベル
のときはセレクタ４はメモリ回路３を選択してセレクタ
５はメモリ回路２を選択するものとすると、電源が立ち
上がってからタイミング信号（ａ）が動作を開始するt4
点以前のt2−t3間でメモリ回路２の初期化つまりデータ
の書き込みができ、t3−t4間でメモリ回路３の初期化つ
まり書き込みができる。また、タイミング信号（ａ）が
供給されているときでもセット信号（ｄ）およびリセッ
ト信号（ｅ）によって任意の時刻にセレクタ4,5の切替
制御ができる。このように本実施例によれば、論理回路
６からのタイミング信号（ａ）によればセレクタ4,5の
切替制御を行うことができる。FIG. 2 is a chart showing the operation of switching control of the selectors 4 and 5 by the flip-flop 7. In this figure,
(A) is a time-series timing signal from the logic circuit 6,
(B) is data of a signal supplied from the central processing unit 1 to the logic circuit 6 written into one of the memory circuits 2 and 3, (c) is a switching signal from the central processing unit 1, and (d) is a central processing unit. (E) is a reset signal from the central processing unit 1, (f) is a flip-flop 7
Is a switching control signal from the controller to the selectors 4 and 5. In the second diagram, when the power is applied to the embodiment in a point t to t 4 points timing signal (a) is generated switching signal (c)
, The switching control signal (f) cannot be controlled and becomes indefinite. Controlling the set signal (d) with the switching signal (c) at t 2 points switching control signal (f) is the same "H" level and the switching signal (c). switching signal at t 3 points of (c) "L" level and by controlling the reset signal (e) switching control signal (f) becomes "L" level. Since the timing signal is at t 4 points after (a) is supplied to the clock terminal C of the flip-flop 7, the switching signal (c) switching control signal without controlling the set signal (d) and a reset signal (e) ( f), and the change point of the switching control signal (f) is synchronized with the timing signal (a). Here, when the switching control signal (f) is at “H” level, the selector 4 selects the memory circuit 2 and the selector 5 selects the memory circuit 3
When the switching control signal (f) is at the “L” level, the selector 4 selects the memory circuit 3 and the selector 5 selects the memory circuit 2. T 4 when (a) starts operation
The memory circuit 2 can be initialized, that is, data can be written between t 2 and t 3 before the point, and the memory circuit 3 can be initialized or written between t 3 and t 4 . Further, even when the timing signal (a) is supplied, the switching of the selectors 4 and 5 can be controlled at an arbitrary time by the set signal (d) and the reset signal (e). As described above, according to the present embodiment, the switching control of the selectors 4 and 5 can be performed according to the timing signal (a) from the logic circuit 6.
（発明の効果） 以上に詳しく説明したように本発明によれば、中央処
理装置からの切替信号と論理回路からのタイミング信号
をそれぞれデータ端子およびクロック端子に入力して前
記タイミング信号に同期したメモリ回路の切替制御を行
うフリップフロップのセット端子およびリセット端子
に、中央処理装置からのセット信号およびリセット信号
をそれぞれ入力することにより論理回路からのタイミン
グ信号によらず任意の時点で切替制御を行うことができ
るメモリ切替回路を提供できる。(Effects of the Invention) As described in detail above, according to the present invention, a memory synchronized with the timing signal by inputting a switching signal from a central processing unit and a timing signal from a logic circuit to a data terminal and a clock terminal, respectively. Inputting a set signal and a reset signal from a central processing unit to a set terminal and a reset terminal of a flip-flop that performs circuit switching control, thereby performing switching control at any time regardless of a timing signal from a logic circuit. Can be provided.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した実施例のメモリ回路の切替制御のチャー
ト図、第３図は従来のメモリ切替回路のブロック図であ
る。 １……中央制御装置、2,3……メモリ回路、4,5……セレ
クタ、６……論理回路、７……フリップフロップ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a chart of switching control of the memory circuit of the embodiment shown in FIG. 1, and FIG. 3 is a block diagram of a conventional memory switching circuit. is there. 1 Central control device 2, 3, Memory circuit 4, 5, Selector 6, Logic circuit 7, Flip-flop
Claims (1)
タと、第１および第２のメモリ回路と、論理回路と、フ
リップフロップとからなり、前記中央処理装置は前記第
１のセレクタを介して前記第１および第２のメモリ回路
に接続してあり、該第１および第２のメモリ回路はそれ
ぞれ前記第２のセレクタを介して前記論理回路に接続し
てあり、前記フリップフロップは、前記中央処理装置か
らの切替信号をデータ端子に受け、前記論理回路からの
タイミング信号をクロック端子に受けて、出力端子の出
力で前記第１および第２のセレクタの切替制御を行い、
前記中央処理装置を前記第１のメモリ回路に接続すると
きは前記論理回路を前記第２のメモリ回路に接続し、前
記中央処理装置を前記第２のメモリ回路に接続するとき
は前記論理回路を前記第１のメモリ回路に接続するメモ
リ切替回路において、前記フリップフロップは前記中央
処理装置からのセット信号およびリセット信号をセット
端子およびリセット端子に受け、出力端子の出力で前記
第１および第２のセレクタの切替制御を行うことを特徴
とするメモリ切替回路。A central processing unit; first and second selectors; first and second memory circuits; a logic circuit; and a flip-flop, wherein the central processing unit controls the first selector. And the first and second memory circuits are connected to the logic circuit through the second selector, respectively, and the flip-flop comprises: Receiving a switching signal from the central processing unit at a data terminal, receiving a timing signal from the logic circuit at a clock terminal, and performing switching control of the first and second selectors with an output of an output terminal;
When the central processing unit is connected to the first memory circuit, the logic circuit is connected to the second memory circuit. When the central processing unit is connected to the second memory circuit, the logic circuit is connected. In a memory switching circuit connected to the first memory circuit, the flip-flop receives a set signal and a reset signal from the central processing unit at a set terminal and a reset terminal, and outputs the first and second signals at an output terminal. A memory switching circuit for performing switching control of a selector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27769189A JP2867480B2 (en) | 1989-10-25 | 1989-10-25 | Memory switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27769189A JP2867480B2 (en) | 1989-10-25 | 1989-10-25 | Memory switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138740A JPH03138740A (en) | 1991-06-13 |
| JP2867480B2 true JP2867480B2 (en) | 1999-03-08 |
Family
ID=17586961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27769189A Expired - Fee Related JP2867480B2 (en) | 1989-10-25 | 1989-10-25 | Memory switching circuit |
Country Status (1)
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| JP (1) | JP2867480B2 (en) |
-
1989
- 1989-10-25 JP JP27769189A patent/JP2867480B2/en not_active Expired - Fee Related
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|---|---|
| JPH03138740A (en) | 1991-06-13 |
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