JPH01205257A - Integrated circuit - Google Patents

Integrated circuit

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JPH01205257A
JPH01205257A JP63028698A JP2869888A JPH01205257A JP H01205257 A JPH01205257 A JP H01205257A JP 63028698 A JP63028698 A JP 63028698A JP 2869888 A JP2869888 A JP 2869888A JP H01205257 A JPH01205257 A JP H01205257A
Authority
JP
Japan
Prior art keywords
microprocessor
data
address
random access
bus
Prior art date
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Pending
Application number
JP63028698A
Other languages
Japanese (ja)
Inventor
Shigeru Oshima
茂 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

PURPOSE:To read the contents of the RAM for the temporary storage of a microprocessor without the intervention of the microprocessor by stopping the action of the microprocessor when a specific signal is inputted to a control terminal, and switching data inputted from a data bus to a mode inputted to the RAM. CONSTITUTION:A microprocessor 10, a buffer circuit 40, a data selecting circuit 50 and an address selecting circuit 20 are connected in common by a control line, and the control line is connected to a control terminal 400. When the specific signal is inputted to the control terminal 400, the action of the microprocessor 10 is stopped, the address selecting circuit 20 inputs address data inputted from an address bus 200, to a random access memory (RAM) 30, and the data selecting circuit 50 is switched to the mode to input the data inputted from a data sub 300 to the RAM 30. Thus, without the intervention of the microprocessor 10, the contents of the RAM 30 for the temporary storage of the microprocessor 10 can be read.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に係わり、特にマイクロプロセッサと
マイクロプロセッサで使用するデータを一時的に記憶す
るランダム・アクセス・メモリとが同一チップ上に実装
された集積回路に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to integrated circuits, and particularly to integrated circuits in which a microprocessor and a random access memory for temporarily storing data used by the microprocessor are implemented on the same chip. related to integrated circuits.

〔従来の技術〕[Conventional technology]

従来、マイクロプロセッサと、マイクロプロセッサで使
用するデータを一時記憶するランダム・アクセス・メモ
リとが同一チップ上に実装された集積回路において、ラ
ンダム・アクセス・メモリの内容を読み出す方式として
は、ランダム・アクセス・メモリの内容を読み出すマイ
クロプログラムをマイクロプロセッサに実行させ、マイ
クロプロセッサを介して外部にランダム・アクセス・メ
モリの内容を読み出す方式が用いられていた。
Conventionally, in an integrated circuit in which a microprocessor and a random access memory that temporarily stores data used by the microprocessor are mounted on the same chip, the random access method is used to read the contents of the random access memory. - A method was used in which a microprocessor executed a microprogram to read the contents of the memory, and the contents of the random access memory were read externally via the microprocessor.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述したように従来の集積回路では、内蔵するランダム
・アクセス・メモリの内容を読み出すのにマイクロプロ
セッサを介入させて実施していたため、マイクロプロセ
ッサがストール状態になった場合、内蔵するランダム・
アクセス・メモリの内容が読み出せず、また内蔵するラ
ンダム・アクセス・メモリの内容を読み出すのにマイク
ロプロセッサが介入するため、その介入によりマイクロ
プロセッサの内部状態が変化してしまうという問題があ
った。
As mentioned above, in conventional integrated circuits, the microprocessor intervenes to read the contents of the built-in random access memory, so if the microprocessor becomes stalled, the built-in random access memory is read out.
There was a problem in that the contents of the access memory could not be read, and that the microprocessor had to intervene to read the contents of the built-in random access memory, and that intervention would change the internal state of the microprocessor.

本発明はこのような事情に鑑みてなされたものであり、
マイクロプロセッサを介入することなくマイクロプロセ
ッサの一時記憶用のランダム・アクセス・メモリの内容
を読み出すことができる集積回路を提供することを目的
とするものである。
The present invention was made in view of these circumstances, and
It is an object of the present invention to provide an integrated circuit capable of reading the contents of a random access memory for temporary storage of a microprocessor without intervention of the microprocessor.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は上記目的を達成するために、マイクロプログラ
ムを実行するマイクロプロセッサと、このマイクロプロ
セッサで使用するデータを一時記憶するランダム・アク
セス・メモリと、マイクロプロセッサと外部のアドレス
バスとの間に接続されマイクロプロセッサから出力され
るアドレスデータをアドレスバスに出力するバッファ回
路と、マイクロプロセッサと外部のデータバスとの間に
接続されデータバスから入力されるマイクロ命令をマイ
クロプロセッサに入力し、またはデータバスから入力さ
れるデータをランダム・アクセス・メモリに入力するデ
ータ選択回路と、マイクロプロセッサとランダム・アク
セス・メモリとの間に接続されマイクロプロセッサから
指定されるアドレスデータまたはアドレスバスから入力
されるアドレスデータをランダム・アクセス・メモリに
出力するアドレス選択回路とを有し、前記したマイクロ
プロセッサ、バッファ回路、データ選択回路およびアド
レス選択回路が制御線により共通接続され、この制御線
が外部の制御端子に接続されるとともに、この制御端子
に特定の信号が入力された場合にマイクロプロセッサの
動作が停止し、アドレス選択回路はアドレスバスから入
力されるアドレスデータをランダム・アクセス・メモリ
に入力し、データ選択回路はデータバスから入力される
データをランダム・アクセス・メモリに入力するモード
に切り換えられることを特徴とするものである。
In order to achieve the above object, the present invention provides a microprocessor that executes a microprogram, a random access memory that temporarily stores data used by the microprocessor, and a memory that is connected between the microprocessor and an external address bus. A buffer circuit is connected between the microprocessor and an external data bus to input the microinstructions input from the data bus to the microprocessor, and a buffer circuit that outputs address data output from the microprocessor to the address bus. a data selection circuit that inputs data input from the microprocessor to the random access memory; and a data selection circuit that is connected between the microprocessor and the random access memory and receives address data specified by the microprocessor or address data input from the address bus. The microprocessor, buffer circuit, data selection circuit, and address selection circuit are commonly connected by a control line, and this control line is connected to an external control terminal. At the same time, when a specific signal is input to this control terminal, the operation of the microprocessor is stopped, and the address selection circuit inputs the address data input from the address bus to the random access memory, and the data selection circuit The device is characterized in that it can be switched to a mode in which data input from a data bus is input to a random access memory.

本発明によればマイクロプロセッサの介入なしでマイク
ロプロセッサの一時記憶用のランダム・アクセス・メモ
リの内容を読み出すことができる。
According to the present invention, the contents of a temporary random access memory of a microprocessor can be read without intervention from the microprocessor.

〔実施例〕〔Example〕

以下、本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第1図には本発明に係わる集積回路の一実施例の構成が
示されている。同図において、集積回路100は、マイ
クロプロセッサ10、アドレス選択回路20、ランダム
・アクセス・メモリ(以下、RAMと記す)30、バッ
ファ回路40、およびデータ選択回路50により構成さ
れている。また集積回路100は、アドレスバス200
、データバス300、および制御端子400に接続され
ている。
FIG. 1 shows the structure of an embodiment of an integrated circuit according to the present invention. In the figure, an integrated circuit 100 includes a microprocessor 10, an address selection circuit 20, a random access memory (hereinafter referred to as RAM) 30, a buffer circuit 40, and a data selection circuit 50. The integrated circuit 100 also has an address bus 200.
, a data bus 300, and a control terminal 400.

上記構成からなる集積回路100の動作は以下の通りで
ある。
The operation of the integrated circuit 100 having the above configuration is as follows.

まず、制御端子400をローレベルにすると、バッファ
40はマイクロプロセッサ10からのアドレスデータを
アドレスバス200に出力しかつデータ選択回路50は
マイクロプロセッサ10のデータバスをデータバス30
0に接続するとともに、アドレス選択回路20はマイク
ロプロセッサ10から出力されたRAMアドレスをRA
M30へ供給するモードになる。マイクロプロセッサ1
0はバッファ回路40を介してアドレスバス20Oにア
ドレスを出力するとともに、データ選択回路50を介し
て、データバス300上のデータを内部に入力し、マイ
クロ、命令として実行を開始する。ここでマイクロプロ
セッサ10がRAM30を使用した場合、マイクロプロ
セッサ10よりアドレス選択回路20を介してRAM3
0にアドレスデータを出力するとともにデータのRAM
30へのリードライト動作を実行する。
First, when the control terminal 400 is set to low level, the buffer 40 outputs the address data from the microprocessor 10 to the address bus 200, and the data selection circuit 50 outputs the address data from the microprocessor 10 to the data bus 300.
0, and the address selection circuit 20 connects the RAM address output from the microprocessor 10 to
The mode is set to supply to M30. microprocessor 1
0 outputs an address to the address bus 20O via the buffer circuit 40, and inputs the data on the data bus 300 internally via the data selection circuit 50, and starts execution as a micro-instruction. Here, when the microprocessor 10 uses the RAM 30, the microprocessor 10 uses the RAM 3 through the address selection circuit 20.
Output address data to 0 and write data to RAM
A read/write operation to 30 is executed.

次に制御端子400をハイレベルにすると、バッファ回
路40はディスイネーブル状態になり、アドレス選択回
路20はアドレスバス200からのアドレスデータをR
AM30へ供給しかつRAM30からのリードデータは
データ選択回路50を介してデータバス300へ出力す
るモードになるとともに、マイクロプロセッサ10は停
止状態になる。
Next, when the control terminal 400 is set to high level, the buffer circuit 40 is disabled, and the address selection circuit 20 inputs the address data from the address bus 200 to R.
The microprocessor 10 enters a mode in which data is supplied to the AM 30 and read data from the RAM 30 is output to the data bus 300 via the data selection circuit 50, and the microprocessor 10 is stopped.

ここで、アドレスバス200にRAM30上のアドレス
データをセットすると、このアドレスデータに対応する
データがRAM30より読み出され、データバス300
より出力される。
Here, when address data on the RAM 30 is set to the address bus 200, data corresponding to this address data is read out from the RAM 30, and the data bus 300
It is output from

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によればマイクロプロセッ
サの介入なしに、集積回路内部のマイクロプロセッサの
一時記憶用として使用されているRAMの内容を読み出
すことができる。
As described above, according to the present invention, the contents of the RAM used for temporary storage of the microprocessor inside the integrated circuit can be read without intervention from the microprocessor.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明に係わる集積回路の一実施例を示す構成
図である。 10・・・・・・マイクロプロセッサ、20・・・・・
・アドレス選択回路、 30・・・・・・RAM。 40・・・・・・ バッファ回路、 50・・・・・・データ選択回路、 100・・・・・・集積回路、 200・・・・・・アドレスバス、 300・・・・・・データバス、 400・・・・・・制御端子。 ・ 出願人    日本電気株式会社 代理人    弁理士 山内梅雄
FIG. 1 is a block diagram showing an embodiment of an integrated circuit according to the present invention. 10...Microprocessor, 20...
・Address selection circuit, 30...RAM. 40...Buffer circuit, 50...Data selection circuit, 100...Integrated circuit, 200...Address bus, 300...Data bus , 400... Control terminal.・Applicant NEC Corporation Representative Patent Attorney Umeo Yamauchi

Claims (1)

【特許請求の範囲】 マイクロプログラムを実行するマイクロプロセッサと、 このマイクロプロセッサで使用するデータを一時記憶す
るランダム・アクセス・メモリと、マイクロプロセッサ
と外部のアドレスバスとの間に接続されマイクロプロセ
ッサから出力されるアドレスデータをアドレスバスに出
力するバッファ回路と、 マイクロプロセッサと外部のデータバスとの間に接続さ
れデータバスから入力されるマイクロ命令をマイクロプ
ロセッサに入力し、またはデータバスから入力されるデ
ータをランダム・アクセス・メモリに入力するデータ選
択回路と、 マイクロプロセッサとランダム・アクセス・メモリとの
間に接続されマイクロプロセッサから指定されるアドレ
スデータまたはアドレスバスから入力されるアドレスデ
ータをランダム・アクセス・メモリに出力するアドレス
選択回路とを有し、前記マイクロプロセッサ、バッファ
回路、データ選択回路およびアドレス選択回路が制御線
により共通接続され、この制御線が外部の制御端子に接
続されるとともに、この制御端子に特定の信号が入力さ
れた場合にマイクロプロセッサの動作が停止し、アドレ
ス選択回路はアドレスバスから入力されるアドレスデー
タをランダム・アクセス・メモリに入力し、データ選択
回路はデータバスから入力されるデータをランダム・ア
クセス・メモリに入力するモードに切り換えられること
を特徴とする集積回路。
[Claims] A microprocessor that executes a microprogram, a random access memory that temporarily stores data used by the microprocessor, and a random access memory that is connected between the microprocessor and an external address bus and output from the microprocessor. A buffer circuit is connected between the microprocessor and an external data bus and inputs microinstructions input from the data bus to the microprocessor, or outputs data input from the data bus. and a data selection circuit connected between the microprocessor and the random access memory to randomly access address data specified by the microprocessor or input from an address bus. the microprocessor, the buffer circuit, the data selection circuit, and the address selection circuit are commonly connected by a control line, and the control line is connected to an external control terminal, and the control line is connected to an external control terminal. When a specific signal is input to the terminal, the operation of the microprocessor stops, the address selection circuit inputs the address data input from the address bus to the random access memory, and the data selection circuit inputs the address data input from the data bus. What is claimed is: 1. An integrated circuit that can be switched to a mode for inputting data into a random access memory.
JP63028698A 1988-02-12 1988-02-12 Integrated circuit Pending JPH01205257A (en)

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JP (1) JPH01205257A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266630B2 (en) 2002-12-16 2007-09-04 Matsushita Electric Industrial Co., Ltd. CPU contained LSI

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US7266630B2 (en) 2002-12-16 2007-09-04 Matsushita Electric Industrial Co., Ltd. CPU contained LSI

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