JP2863531B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP2863531B2 JP2863531B2 JP63182934A JP18293488A JP2863531B2 JP 2863531 B2 JP2863531 B2 JP 2863531B2 JP 63182934 A JP63182934 A JP 63182934A JP 18293488 A JP18293488 A JP 18293488A JP 2863531 B2 JP2863531 B2 JP 2863531B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数シンセサイザに関し、例えば、周波数
切り替えを高速に行なえるようにした周波数シンセサイ
ザに関するものである。
切り替えを高速に行なえるようにした周波数シンセサイ
ザに関するものである。
従来の周波数シンセサイザの構成を第８図に示す。
図示する従来の周波数シンセサイザは、位相比較回路
11,ループフィルタ13,電圧制御発振回路（VCO）15およ
び可変分周回路17で構成され、位相同期ループ（PLL）
を形成している。ここで、位相比較回路11に入力される
基準信号周波数fr、電圧制御発振回路15の出力周波数を
fo、可変分周回路17の分周数をＮとすると、位相同期状
態（定常状態）における出力周波数foは、 fo＝Nfr …（１） である。
11,ループフィルタ13,電圧制御発振回路（VCO）15およ
び可変分周回路17で構成され、位相同期ループ（PLL）
を形成している。ここで、位相比較回路11に入力される
基準信号周波数fr、電圧制御発振回路15の出力周波数を
fo、可変分周回路17の分周数をＮとすると、位相同期状
態（定常状態）における出力周波数foは、 fo＝Nfr …（１） である。
この出力周波数foを例えばfo1からfo2に切り替えると
きには、分周数をN1（＝fo1／fr）からN2（＝fo2／fr）
に切り替えればよい。従って、周波数シンセサイザに安
定な基準周波数frの入力基準信号を供給すれば、可変分
周回路17に設定する分周数Ｎを切り替えることによっ
て、複数の安定な出力周波数foを得ることができる。
きには、分周数をN1（＝fo1／fr）からN2（＝fo2／fr）
に切り替えればよい。従って、周波数シンセサイザに安
定な基準周波数frの入力基準信号を供給すれば、可変分
周回路17に設定する分周数Ｎを切り替えることによっ
て、複数の安定な出力周波数foを得ることができる。
例えば、frを12.5（kHz）とし、Ｎを128000〜130000
に選べば、出力周波数を1.6（GHz）〜1.625（GHz）の範
囲で12.5（kHz）ステップに設定することができる。
に選べば、出力周波数を1.6（GHz）〜1.625（GHz）の範
囲で12.5（kHz）ステップに設定することができる。
上述したPLLを使用した周波数シンセサイザにおける
周波数切り替え時の過渡応答の一例を第９図に示す。こ
の第９図では、時刻toに分周数をN1からN2に切り替えた
ときの例を示す。出力周波数foが目標の周波数fo2に達
するまでには、一定の時間（周波数切替時間）を必要と
する。このような周波数切替時間は、PLLのループ利
得，周波数帯域により決まる。そこで、この周波数切替
時間を短縮するには、ループ利得を高くし、周波数帯域
を広くすれば良い。しかしながら、ループ利得が高く且
つ周波数帯域が広くなると、雑音特性が低下する。特
に、出力周波数foに対して低い基準周波数frの周波数シ
ンセサイザは、低いループ利得と狭い周波数帯域とな
る。このため周波数切替時間が長くなる。
周波数切り替え時の過渡応答の一例を第９図に示す。こ
の第９図では、時刻toに分周数をN1からN2に切り替えた
ときの例を示す。出力周波数foが目標の周波数fo2に達
するまでには、一定の時間（周波数切替時間）を必要と
する。このような周波数切替時間は、PLLのループ利
得，周波数帯域により決まる。そこで、この周波数切替
時間を短縮するには、ループ利得を高くし、周波数帯域
を広くすれば良い。しかしながら、ループ利得が高く且
つ周波数帯域が広くなると、雑音特性が低下する。特
に、出力周波数foに対して低い基準周波数frの周波数シ
ンセサイザは、低いループ利得と狭い周波数帯域とな
る。このため周波数切替時間が長くなる。
そのため、上述した従来の周波数シンセサイザにあっ
ては、定常時の雑音特性を低下させることなく、周波数
切替時間を短くすることが困難であるという問題点があ
った。
ては、定常時の雑音特性を低下させることなく、周波数
切替時間を短くすることが困難であるという問題点があ
った。
例えば、分周数をN1からN2へと変化させ、その変化量
をΔＮ＝40となるように、可変分周回路17に分周数Ｎを
設定したときの過渡応答を第10図に示す。この例では、
最終目標周波数に達するまで20ミリ秒程度を必要として
いる。
をΔＮ＝40となるように、可変分周回路17に分周数Ｎを
設定したときの過渡応答を第10図に示す。この例では、
最終目標周波数に達するまで20ミリ秒程度を必要として
いる。
本発明は、このような点にかんがみて創作されたもの
であり、PLLを利用した周波数シンセサイザにおいて、
定常時の雑音特性を低下させることなく、周波数切替時
間を短くできるようにした周波数シンセサイザを提供す
ることを目的としている。
であり、PLLを利用した周波数シンセサイザにおいて、
定常時の雑音特性を低下させることなく、周波数切替時
間を短くできるようにした周波数シンセサイザを提供す
ることを目的としている。
（ｉ）請求項１による発明 上記目的を達成するために、請求項１記載の発明にあ
っては、電圧制御発振回路，電圧制御発振回路の出力信
号を入力信号としてその信号周波数を逓減する可変分周
回路，可変分周回路の出力信号と入力基準信号との位相
差を比較してその位相差に応じた出力電圧を得る位相比
較回路，位相比較回路の出力電圧を受け電圧制御発振回
路の周波数制御電圧とするループフィルタを含む位相同
期ループを形成している。
っては、電圧制御発振回路，電圧制御発振回路の出力信
号を入力信号としてその信号周波数を逓減する可変分周
回路，可変分周回路の出力信号と入力基準信号との位相
差を比較してその位相差に応じた出力電圧を得る位相比
較回路，位相比較回路の出力電圧を受け電圧制御発振回
路の周波数制御電圧とするループフィルタを含む位相同
期ループを形成している。
ここで、電圧制御発振回路の出力周波数を切り替える
ときに、可変分周回路の分周数を変える制御回路が具わ
っている。この制御回路は、可変分周回路の分周数が複
数順次設定できるようになっている。
ときに、可変分周回路の分周数を変える制御回路が具わ
っている。この制御回路は、可変分周回路の分周数が複
数順次設定できるようになっている。
この制御回路によって可変分周回路の分周数を可変す
ることによって、入力基準信号の周波数と関連する周波
数の出力信号が、電圧制御発振回路から得られるように
構成れている。
ることによって、入力基準信号の周波数と関連する周波
数の出力信号が、電圧制御発振回路から得られるように
構成れている。
（ii）請求項２による発明 上記目的を達成するために、請求項２記載の発明にあ
っては、上述した請求項１記載の構成の他に、位相同期
ループ内の位相比較情報および電圧制御発振回路の制御
電圧情報が、制御回路に入力されるようになっている。
っては、上述した請求項１記載の構成の他に、位相同期
ループ内の位相比較情報および電圧制御発振回路の制御
電圧情報が、制御回路に入力されるようになっている。
（ｉ）請求項１による発明 請求項１記載の発明にあっては、電圧制御発振回路の
出力周波数を切り替えるときに、可変分周回路の分周数
が目標の分周数に対して大の分周数および小の分周数を
交互に繰り返した後に当該目標の分周数になるように、
制御回路によって複数の分周数を順次設定する。
出力周波数を切り替えるときに、可変分周回路の分周数
が目標の分周数に対して大の分周数および小の分周数を
交互に繰り返した後に当該目標の分周数になるように、
制御回路によって複数の分周数を順次設定する。
これにより、入力基準信号の周波数と関連する周波数
の出力信号を電圧制御発振回路から得る場合にその周波
数を切り替えるときに、電圧制御発振回路における出力
周波数の過渡応答時間が最小となる。
の出力信号を電圧制御発振回路から得る場合にその周波
数を切り替えるときに、電圧制御発振回路における出力
周波数の過渡応答時間が最小となる。
従って、位相同期ループを利用した周波数シンセサイ
ザにおいて、定常時の雑音特性を低下させることなく、
周波数切替時間を短くすることができる。
ザにおいて、定常時の雑音特性を低下させることなく、
周波数切替時間を短くすることができる。
（ii）請求項２による発明 請求項２記載の発明にあっては、制御回路が、位相同
期ループ内の位相比較情報、電圧制御発振回路の制御電
圧情報を入力する。これらの情報を基にして、出力信号
の周波数切り替えのときの分周数を可変制御することに
よって、定常時の雑音特性を低下させることなく、周波
数切替時間も短くなる。
期ループ内の位相比較情報、電圧制御発振回路の制御電
圧情報を入力する。これらの情報を基にして、出力信号
の周波数切り替えのときの分周数を可変制御することに
よって、定常時の雑音特性を低下させることなく、周波
数切替時間も短くなる。
以下、図面に基づいて本発明の実施例について詳細に
説明する。
説明する。
I.第１実施例 第１図は本発明の一実施例による周波数シンセサイザ
の構成を示す。従来、出力周波数fo1からfo2に切り替え
るとき、分周数をN1からN2に切り替えていた。
の構成を示す。従来、出力周波数fo1からfo2に切り替え
るとき、分周数をN1からN2に切り替えていた。
本発明実施例では、制御回路21によって、切替時にN2
の他に複数（ｎ個）の分周数を順次可変分周回路17にお
いて設定する。
の他に複数（ｎ個）の分周数を順次可変分周回路17にお
いて設定する。
ここで、一例としてｎ＝２の場合の周波数切替手順を
第２図に示す。
第２図に示す。
先ず、切替開始時刻toには、分周数N2より大きな分周
数N3を設定する。次に、時刻t1には分周数N2よりやや小
さい分周数N4を設定する。時刻t2には、定常時の分周数
N2を設定する。このような分周数Ｎの可変操作により周
波数切替時間を短縮することができる。以下の分周数Ｎ
の設定方法を述べる。
数N3を設定する。次に、時刻t1には分周数N2よりやや小
さい分周数N4を設定する。時刻t2には、定常時の分周数
N2を設定する。このような分周数Ｎの可変操作により周
波数切替時間を短縮することができる。以下の分周数Ｎ
の設定方法を述べる。
位相同期ループ（PLL）の周波数切替時間を最小とす
る問題に対しては、最適制御理論より、状態空間法を用
いる手法がある。例として、ループフィルタ13にラグ・
リード形フィルタを用いたPLLの周波数シンセサイザの
ブロック線図を第３図に示す。入力位相Θiと出力位相
Θoとの関係は、 となる。
る問題に対しては、最適制御理論より、状態空間法を用
いる手法がある。例として、ループフィルタ13にラグ・
リード形フィルタを用いたPLLの周波数シンセサイザの
ブロック線図を第３図に示す。入力位相Θiと出力位相
Θoとの関係は、 となる。
但し、 であり、ここで、Ｋ＝KdKvである。
また、入力周波数Fi(s)と出力周波数Fo(s)とは、 Fi＝ｓΘi Fo＝ｓΘo …（３） の関係にある。従って、FiとFoとの関係も同様の伝達関
数となり、 となる。いま、入力周波数がFiからΔFiだけ変化する場
合を考えると、 となる。出力周波数の変化分ΔFoのみを取り出すと、 となる。
数となり、 となる。いま、入力周波数がFiからΔFiだけ変化する場
合を考えると、 となる。出力周波数の変化分ΔFoのみを取り出すと、 となる。
（６）式は、更に次のように変形できる。
但し、 K1:s−λ1の留数 K2:s−λ2の留数である。
伝達関数は、（６）式に示すように２次である。従っ
て、このループの状態方程式は二つの状態変数X1、X2で
表せる。そこで、X1、X2を次のように選ぶ。
て、このループの状態方程式は二つの状態変数X1、X2で
表せる。そこで、X1、X2を次のように選ぶ。
これにより状態方程式は、 となる。また、出力周波数変化分ΔFoを表す出力方程式
は、 であり、（９），（10）式を時間領域に変替すると、 となる。但し、x1，x2，Δfi，ΔfoはX1，X2，ΔFi，Δ
Foの時間領域の変数である。
は、 であり、（９），（10）式を時間領域に変替すると、 となる。但し、x1，x2，Δfi，ΔfoはX1，X2，ΔFi，Δ
Foの時間領域の変数である。
以上の状態方程式から、サンプリング時間間隔をＴと
した時の状態推移方程式は、 となる。
した時の状態推移方程式は、 となる。
但し、 である。
（13）式より、（ｍ＋１）Ｔ後の状態 時間mTの状態の とその時の入力周波数変化分Δfi（mT）から求まる。
第２図のように、出力周波数foを現在の周波数fo1か
らΔfofだけ離れたfo2に最短時間で到達させるには、次
の式に従って入力周波数変化分Δfiを時間間隔Ｔで変化
させればよい。
らΔfofだけ離れたfo2に最短時間で到達させるには、次
の式に従って入力周波数変化分Δfiを時間間隔Ｔで変化
させればよい。
最終の周波数変化分Δfofに対応した最終状態 と、初期状態 は のように表され、最短時間で に達するためのΔfi（mT）は、（13）式に示す状態推移
方程式において、ｍ＝0,1,2,3,…と変化させていったと
きに状態ｘが変化しなくなるようなΔfi（mT）の変化を
求めた結果であり、 である。但し、 は以下のように求める。
方程式において、ｍ＝0,1,2,3,…と変化させていったと
きに状態ｘが変化しなくなるようなΔfi（mT）の変化を
求めた結果であり、 である。但し、 は以下のように求める。
このように、出力周波数foを最短時間で切り替えるた
めには、（16）式に従って基準周波数をfrから時間間隔
Ｔ毎に、Δfi（mT）だけ変化すればよい。
めには、（16）式に従って基準周波数をfrから時間間隔
Ｔ毎に、Δfi（mT）だけ変化すればよい。
しかしながら、実際の周波数シンセサイザにあって
は、基準周波数frを変える代わりに、可変分周回路17の
分周数Ｎを変えたほうが回路構成が簡単になる。この場
合Δfiを分周数の変化分ΔＮに変替すれば上述の制御法
と等価な効果が実現できる。この換算は、以下のように
行なう。
は、基準周波数frを変える代わりに、可変分周回路17の
分周数Ｎを変えたほうが回路構成が簡単になる。この場
合Δfiを分周数の変化分ΔＮに変替すれば上述の制御法
と等価な効果が実現できる。この換算は、以下のように
行なう。
定常状態において、分周数ＮをΔＮだけ変化させたと
きの出力周波数foの変化分Δfoは、 f01＋Δfo＝（N1＋ΔＮ）fr であるから、 Δfo＝ΔＮ fr …（17） である。また、基準周波数frがΔfiだけ変化したときの
出力周波数foの変化は、 f01＋Δfo＝N1（fr＋Δfi）であるから、 Δfo＝N1Δfi …（18） となる。（17），（18）式より、 ΔＮ＝N1（Δfi／fr） …（19） となり、（16）式から求まるΔfiから（19）式により換
算してΔＮを求める。すると、（16）式は、 のように変形できる。なお、分周数Ｎが変化するとPLL
の特性が変化するため、 とをその都度計算する必要がある。しかし、ΔＮ≪N1の
ときは、PLLの特性はほとんど変化しないので、 とは、近似的に変化しないとして計算して差し支えな
い。
きの出力周波数foの変化分Δfoは、 f01＋Δfo＝（N1＋ΔＮ）fr であるから、 Δfo＝ΔＮ fr …（17） である。また、基準周波数frがΔfiだけ変化したときの
出力周波数foの変化は、 f01＋Δfo＝N1（fr＋Δfi）であるから、 Δfo＝N1Δfi …（18） となる。（17），（18）式より、 ΔＮ＝N1（Δfi／fr） …（19） となり、（16）式から求まるΔfiから（19）式により換
算してΔＮを求める。すると、（16）式は、 のように変形できる。なお、分周数Ｎが変化するとPLL
の特性が変化するため、 とをその都度計算する必要がある。しかし、ΔＮ≪N1の
ときは、PLLの特性はほとんど変化しないので、 とは、近似的に変化しないとして計算して差し支えな
い。
次に、（13），（20）式に従って、出力周波数を最短
時間で最終目標値に到達させる例を以下に示す。周波数
切替前の定常状態にある周波数シンセサイザを次のよう
に仮定する。
時間で最終目標値に到達させる例を以下に示す。周波数
切替前の定常状態にある周波数シンセサイザを次のよう
に仮定する。
出力周波数fo1:1.6GHz 基準周波数fr :12.5kHz ループフィルタ13の時定数 τ1:14.3ミリ秒 τ2:8ミリ秒 位相比較回路11の感度 Kd:8(v)/4π(rad) 電圧制御発振回路15の感度 Kv:100(MHz)/5(v) 可変分周回路17の分周数N1:128000 以上の各定数からζ＝1.11ωn＝214となる。最終周波
数変化分Δfof＝500（kHz）として切り替えた例を以下
に示す。500（kHz）だけ出力周波数を高くするために
は、最終的に分周数を128000からΔＮ＝40だけ増やすこ
とになる。
数変化分Δfof＝500（kHz）として切り替えた例を以下
に示す。500（kHz）だけ出力周波数を高くするために
は、最終的に分周数を128000からΔＮ＝40だけ増やすこ
とになる。
ところで、従来の周波数シンセサイザ（第８図参照）
において、ΔＮ＝40として可変分周回路17に分周数を設
定したときの過渡応答を第10図に示す。図示するよう
に、最終目標周波数fo2に達するまで20ミリ秒程度を必
要としている。
において、ΔＮ＝40として可変分周回路17に分周数を設
定したときの過渡応答を第10図に示す。図示するよう
に、最終目標周波数fo2に達するまで20ミリ秒程度を必
要としている。
一方、本発明実施例によれば、（20）式から時刻mTに
設定する分周数を決定し、次の時刻（ｍ＋１）Ｔの状態
を（13）式から決定し、これを繰り返すと、例としてＴ
＝２（ミリ秒）の場合には第４図に示すような過渡応答
となる。これにより、４ミリ秒（＝2T）で最終目標周波
数（fo2）に達することができる。その際の分周数Ｎの
変化分ΔＮを第５図に示す。この表より最終設定値
（N2）を含め３種類の分周数Ｎ（N3→N4→N2）を可変分
周回路17に順次設定すればよいことが分かる。
設定する分周数を決定し、次の時刻（ｍ＋１）Ｔの状態
を（13）式から決定し、これを繰り返すと、例としてＴ
＝２（ミリ秒）の場合には第４図に示すような過渡応答
となる。これにより、４ミリ秒（＝2T）で最終目標周波
数（fo2）に達することができる。その際の分周数Ｎの
変化分ΔＮを第５図に示す。この表より最終設定値
（N2）を含め３種類の分周数Ｎ（N3→N4→N2）を可変分
周回路17に順次設定すればよいことが分かる。
このような実施例を示した第１図の制御回路21は、出
力周波数foの最終目標値を入力し、（13）と（20）式に
従って分周数Ｎを可変分周回路17に設定する。
力周波数foの最終目標値を入力し、（13）と（20）式に
従って分周数Ｎを可変分周回路17に設定する。
II.第２実施例 上述した第１実施例においては、サンプリング時間間
隔Ｔを短くすれば、周波数切替時間をより短くできる。
しかし、Ｔを短くした場合、ΔＮが非常に大きくなり、
位相比較回路11の出力と電圧制御発振回路15の出力周波
数foとが飽和する可能性を生じる。飽和が生じると分周
数は正しく設定されないため、周波数切替時間は短くな
らない。これは、（13）式の状態推移方程式において、
（ｍ＋１）Ｔ後の状態を予測する時に、位相比較回路11
の出力飽和と電圧制御発振回路15の出力周波数foの発振
範囲に対応した周波数制御電圧を考慮していないためで
ある。しかもこの飽和の状態を検出しないまま、次のΔ
Ｎを（20）式から決定しているので、その時刻ｔにおけ
る最適なΔＮに誤りを生じることになり、結果として周
波数切替時間は短くならない。これを避ける技法を以下
に説明する。
隔Ｔを短くすれば、周波数切替時間をより短くできる。
しかし、Ｔを短くした場合、ΔＮが非常に大きくなり、
位相比較回路11の出力と電圧制御発振回路15の出力周波
数foとが飽和する可能性を生じる。飽和が生じると分周
数は正しく設定されないため、周波数切替時間は短くな
らない。これは、（13）式の状態推移方程式において、
（ｍ＋１）Ｔ後の状態を予測する時に、位相比較回路11
の出力飽和と電圧制御発振回路15の出力周波数foの発振
範囲に対応した周波数制御電圧を考慮していないためで
ある。しかもこの飽和の状態を検出しないまま、次のΔ
Ｎを（20）式から決定しているので、その時刻ｔにおけ
る最適なΔＮに誤りを生じることになり、結果として周
波数切替時間は短くならない。これを避ける技法を以下
に説明する。
（20）式における、状態変数x1，x2は、PLL内の各部
電圧、位相等の具体的な値に対応していない。そこで新
たな状態変数を を次のように定義する。
電圧、位相等の具体的な値に対応していない。そこで新
たな状態変数を を次のように定義する。
但し、 x1：位相比較回路11の出力 x2：電圧制御発振回路15の周波数制御電圧 である。更に、 を用いると、 または、 のように表せる。（22）式を（20）式に代入すれば、 となる。
但し、 の最終状態である。なお、位相比較回路11の出力電圧を
ΔVe、電圧制御発振回路15の周波数制御電圧をΔVcとす
ると、第３図の信号の流れより の関係がある。これを（８）式に代入すると、 となるので、変換行列Ｔは、 として、x1，x2を求めればよい。
ΔVe、電圧制御発振回路15の周波数制御電圧をΔVcとす
ると、第３図の信号の流れより の関係がある。これを（８）式に代入すると、 となるので、変換行列Ｔは、 として、x1，x2を求めればよい。
以上のように、状態 は測定可能値な値であるので、時刻mTにおけるΔＮは、
位相比較回路11の出力と制御電圧を測定し、この測定値
を として（24）式から決定する。これは（13）式の状態推
移方程式を用いずに、測定により直接に状態を求めてい
ることになる。これにより内部に飽和を生じても、最適
なΔＮを設定できる。
位相比較回路11の出力と制御電圧を測定し、この測定値
を として（24）式から決定する。これは（13）式の状態推
移方程式を用いずに、測定により直接に状態を求めてい
ることになる。これにより内部に飽和を生じても、最適
なΔＮを設定できる。
第２の実施例を第６図に示す。図中の制御回路31は、
出力周波数の最終周波数変化分Δfofと、位相比較回路1
1の出力と、周波数制御電圧を状態変数として入力し、
常に最適な分周数を可変分周回路17に設定する。
出力周波数の最終周波数変化分Δfofと、位相比較回路1
1の出力と、周波数制御電圧を状態変数として入力し、
常に最適な分周数を可変分周回路17に設定する。
III.別な実施態様 上述した第１実施例は、サンプリング時間Ｔを一定と
して分周数Ｎを設定した。更に、別な実施態様として
は、サンプリング時間Ｔを調整して周波数切替時間を短
縮できる。
して分周数Ｎを設定した。更に、別な実施態様として
は、サンプリング時間Ｔを調整して周波数切替時間を短
縮できる。
上述した第１実施例のようにサンプリング時間Ｔが一
定の場合には、第２図に示したように、分周数はＮ→N3
→N4→N2の順序で設定している。ここで、N3とN4の大小
関係は、必ずN3＞N4となるようにしている。
定の場合には、第２図に示したように、分周数はＮ→N3
→N4→N2の順序で設定している。ここで、N3とN4の大小
関係は、必ずN3＞N4となるようにしている。
第７図に示すように、一方のサンプリング時間T1は飽
和を生じない程度に小さくし、また、他方のサンプリン
グ時間T2は、｜N2−N4｜＝｜N2−N3｜となるように決定
する。このように、サンプリング時間間隔Ｔを一定とせ
ずに、｜N2−N4｜＝｜N2−N3｜となるようにT2を決定す
れば、周波数切替時間をさらに短縮できる。
和を生じない程度に小さくし、また、他方のサンプリン
グ時間T2は、｜N2−N4｜＝｜N2−N3｜となるように決定
する。このように、サンプリング時間間隔Ｔを一定とせ
ずに、｜N2−N4｜＝｜N2−N3｜となるようにT2を決定す
れば、周波数切替時間をさらに短縮できる。
IV.実施例のまとめ 上述したように、本発明実施例による周波数シンセサ
イザは、可変分周回路17に設定する分周数Ｎを複数用意
しておいて、周波数切替時に制御回路21,制御回路31に
よって順次設定することを最も主要な特徴とする。すな
わち、本発明実施例では最初に、設定値の目標値（分周
数N2に対応する）よりも大きな分周数Ｎ（分周数N3）を
可変分周回路17に設定し、目標値の設定値（分周数N2）
を越えたときに、今度は目標値よりも小さな値（分周数
N4）に設定する。これを順次繰り返して、目標値に近づ
けることにより、目標値（分周数N2）への設定時間を短
くしたものである。
イザは、可変分周回路17に設定する分周数Ｎを複数用意
しておいて、周波数切替時に制御回路21,制御回路31に
よって順次設定することを最も主要な特徴とする。すな
わち、本発明実施例では最初に、設定値の目標値（分周
数N2に対応する）よりも大きな分周数Ｎ（分周数N3）を
可変分周回路17に設定し、目標値の設定値（分周数N2）
を越えたときに、今度は目標値よりも小さな値（分周数
N4）に設定する。これを順次繰り返して、目標値に近づ
けることにより、目標値（分周数N2）への設定時間を短
くしたものである。
従来の周波数シンセサイザにおいては、周波数切替は
単一の分周数Ｎを可変分周回路17に設定するようにして
いた。この点が、本発明の技術と異なる。
単一の分周数Ｎを可変分周回路17に設定するようにして
いた。この点が、本発明の技術と異なる。
このように、本発明実施例によれば、周波数切替時間
を従来技術に比べて大幅に短縮できるので、特に可変分
周回路の分周数が大きいためにPLLのループ利得および
周波数帯域を大きくすることが困難な周波数シンセサイ
ザにおいて、定常時の雑音特性を劣化させることなく、
周波数切替時間を大幅に短縮できる。これは、例えば、
マルチチャネルアクセス方式を用いた無線装置用の周波
数シンセサイザの周波数切替時間の短縮に有効である。
を従来技術に比べて大幅に短縮できるので、特に可変分
周回路の分周数が大きいためにPLLのループ利得および
周波数帯域を大きくすることが困難な周波数シンセサイ
ザにおいて、定常時の雑音特性を劣化させることなく、
周波数切替時間を大幅に短縮できる。これは、例えば、
マルチチャネルアクセス方式を用いた無線装置用の周波
数シンセサイザの周波数切替時間の短縮に有効である。
V.発明の変形態様 なお、上述した実施例にあっては、可変分周回路17に
おける分周数Ｎについて、伝達関数を二次の関数として
表したので、２つの中間的な分周数の設定値N3，N4を経
て、分周数N2に最終設定するものであった。しかし、こ
れに限られることはない。
おける分周数Ｎについて、伝達関数を二次の関数として
表したので、２つの中間的な分周数の設定値N3，N4を経
て、分周数N2に最終設定するものであった。しかし、こ
れに限られることはない。
例えば、伝達関数を三次以上の関数で表すならば、３
つ以上の分周数の設定値を経て最終的に目標の分周数に
設定するように、制御回路21,31によって複数の分周数
を設定できるようにすればよい。
つ以上の分周数の設定値を経て最終的に目標の分周数に
設定するように、制御回路21,31によって複数の分周数
を設定できるようにすればよい。
また、本発明はその他にも各種の変形態様があること
は当業者であれば容易に推考できるであろう。
は当業者であれば容易に推考できるであろう。
以上、詳述したように、本発明によれば、PLLのルー
プ利得および周波数帯域を大きくすることが困難な場合
でも、雑音特性を劣化させることなく周波数切替時間を
大幅に短縮できる。
プ利得および周波数帯域を大きくすることが困難な場合
でも、雑音特性を劣化させることなく周波数切替時間を
大幅に短縮できる。
第１図は本発明の一実施例による周波数シンセサイザの
構成ブロック図、 第２図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第３図は第１図に示す本発明実施例による周波数シンセ
サイザのブロック線図、 第４図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第５図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替時における分周数の例を示す図、 第６図は本発明の別実施例による周波数シンセサイザの
構成ブロック図、 第７図は第６図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第８図は従来の周波数シンセサイザの構成図、 第９図は従来の周波数シンセサイザの周波数切替特性を
示す説明図、 第10図は従来の周波数シンセサイザの周波数切替の変化
特性を示す説明図である。 図において、 11は位相比較回路、13はループフィルタ、15は電圧制御
発振回路（VCO）、17は可変分周回路、22,31は制御回路
である。
構成ブロック図、 第２図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第３図は第１図に示す本発明実施例による周波数シンセ
サイザのブロック線図、 第４図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第５図は第１図に示す本発明実施例による周波数シンセ
サイザの周波数切替時における分周数の例を示す図、 第６図は本発明の別実施例による周波数シンセサイザの
構成ブロック図、 第７図は第６図に示す本発明実施例による周波数シンセ
サイザの周波数切替特性図、 第８図は従来の周波数シンセサイザの構成図、 第９図は従来の周波数シンセサイザの周波数切替特性を
示す説明図、 第10図は従来の周波数シンセサイザの周波数切替の変化
特性を示す説明図である。 図において、 11は位相比較回路、13はループフィルタ、15は電圧制御
発振回路（VCO）、17は可変分周回路、22,31は制御回路
である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−225928（ＪＰ，Ａ) 実開 昭57−163846（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/16 - 7/199
Claims (2)
- 【請求項１】電圧制御発振回路と、 前記電圧制御発振回路の出力信号を入力信号としてその
信号周波数を逓減する可変分周回路と、 前記可変分周回路の出力信号と入力基準信号との位相差
を比較してその位相差に応じた出力電圧を得る位相比較
回路と、 前記位相比較回路の出力電圧を受け前記電圧制御発振回
路の周波数制御電圧とするループフィルタと、 前記電圧制御発振回路の出力周波数を切り替えるとき
に、前記可変分周回路の分周数が、目標の分周数に対し
て大の分周数および小の分周数を交互に繰り返した後に
当該目標の分周数になるように、複数の分周数を順次設
定できる制御回路と、 を具え、位相同期ループを適用し、前記可変分周回路の
分周数を可変することによって、前記入力基準信号の周
波数と関連する周波数の出力信号を前記電圧制御発振回
路から得るように構成されたことを特徴とする周波数シ
ンセサイザ。 - 【請求項２】前記制御回路は、位相同期ループ内の位相
比較情報と、前記電圧制御発振回路の制御電圧情報とが
入力されるように構成したことを特徴とする請求項１記
載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182934A JP2863531B2 (ja) | 1988-07-22 | 1988-07-22 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182934A JP2863531B2 (ja) | 1988-07-22 | 1988-07-22 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232623A JPH0232623A (ja) | 1990-02-02 |
| JP2863531B2 true JP2863531B2 (ja) | 1999-03-03 |
Family
ID=16126932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182934A Expired - Fee Related JP2863531B2 (ja) | 1988-07-22 | 1988-07-22 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863531B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5385888B2 (ja) * | 2010-11-17 | 2014-01-08 | 旭化成エレクトロニクス株式会社 | Ｐｌｌ回路 |
-
1988
- 1988-07-22 JP JP63182934A patent/JP2863531B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232623A (ja) | 1990-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |