JP2844318B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JP2844318B2 JP2844318B2 JP30560994A JP30560994A JP2844318B2 JP 2844318 B2 JP2844318 B2 JP 2844318B2 JP 30560994 A JP30560994 A JP 30560994A JP 30560994 A JP30560994 A JP 30560994A JP 2844318 B2 JP2844318 B2 JP 2844318B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイス、特
に個別半導体デバイス用単結晶シリコン基板の製造方法
に係り、所定高温度範囲で反応炉に投入して昇温後、従
来の１．０μｍ／ｍｉｎを越える所定成膜速度でエピタ
キシャル成長させ、ヘイズを低減しかつエピタキシャル
半導体基板の生産性を向上させた半導体基板の製造方法
に関する。
に個別半導体デバイス用単結晶シリコン基板の製造方法
に係り、所定高温度範囲で反応炉に投入して昇温後、従
来の１．０μｍ／ｍｉｎを越える所定成膜速度でエピタ
キシャル成長させ、ヘイズを低減しかつエピタキシャル
半導体基板の生産性を向上させた半導体基板の製造方法
に関する。
【０００２】
【従来の技術】個別半導体デバイスの出発半導体基板
は、＜１１１＞結晶軸をもつ単結晶インゴットを主とし
てチョクラルスキー法で引き上げ、これを軸方向にほぼ
直角に切断して円形薄板に分割した後、ラッピング、エ
ッチング、ポリッシングし、少なくとも一方の表面が鏡
面に仕上げられてウェーハとなる。個別半導体デバイス
においては、コレクター抵抗の低減化などのために、出
発半導体基板にエピタキシャル成長したものが多用され
ている。
は、＜１１１＞結晶軸をもつ単結晶インゴットを主とし
てチョクラルスキー法で引き上げ、これを軸方向にほぼ
直角に切断して円形薄板に分割した後、ラッピング、エ
ッチング、ポリッシングし、少なくとも一方の表面が鏡
面に仕上げられてウェーハとなる。個別半導体デバイス
においては、コレクター抵抗の低減化などのために、出
発半導体基板にエピタキシャル成長したものが多用され
ている。
【０００３】このような個別半導体デバイス用のエピタ
キシャル半導体基板は、その結晶面の面方位が＜１１１
＞のシリコン単結晶であり、ドーパントにはＰ型として
ボロン、Ｎ型としてアンチモンあるいは砒素等が用いら
れ、低抵抗、例えば０．０２Ωｃｍ以下の鏡面ウェーハ
の表面上に気相成長法によって、下地単結晶シリコンと
同じ導電型で高抵抗率（例えば２Ωｃｍ以上）の単結晶
相を成長させて得られる。
キシャル半導体基板は、その結晶面の面方位が＜１１１
＞のシリコン単結晶であり、ドーパントにはＰ型として
ボロン、Ｎ型としてアンチモンあるいは砒素等が用いら
れ、低抵抗、例えば０．０２Ωｃｍ以下の鏡面ウェーハ
の表面上に気相成長法によって、下地単結晶シリコンと
同じ導電型で高抵抗率（例えば２Ωｃｍ以上）の単結晶
相を成長させて得られる。
【０００４】従来、主表面の結晶方位が＜１１１＞方向
からなるウェーハに、エピタキシャル成長する場合、
｛１１０｝方向又は｛１１２｝方向に１°以上の傾き角
度を付けている。これは１°未満の傾き角度の＜１１１
＞面基板にエピタキシャル成長した場合、ステップ状の
テラス成長を起こし、平滑な成長面が得られないという
不具合が生じるためである。
からなるウェーハに、エピタキシャル成長する場合、
｛１１０｝方向又は｛１１２｝方向に１°以上の傾き角
度を付けている。これは１°未満の傾き角度の＜１１１
＞面基板にエピタキシャル成長した場合、ステップ状の
テラス成長を起こし、平滑な成長面が得られないという
不具合が生じるためである。
【０００５】従って、個別半導体デバイス用のエピタキ
シャル半導体基板は、主として１°以上４°未満の傾き
角度を付けて切断されたものが使用されているが、傾き
角度が１°以上４°未満のウェーハに、エピタキシャル
膜の成膜速度が１μｍ／ｍｉｎ以上で成長した場合、ヘ
イズと呼ばれる膜表面の粗さが大となった不具合が生じ
る。そこで、上記１°以上４°未満の傾き角度をもつ半
導体基板にエピタキシャル成長する場合、量産規模では
１μｍ／ｍｉｎ以下の成膜速度でエピタキシャル成長せ
ざるを得なかった。そのため、エピタキシャル半導体基
板の生産に当たり、生産性を落とす要因の一つとなって
いた。
シャル半導体基板は、主として１°以上４°未満の傾き
角度を付けて切断されたものが使用されているが、傾き
角度が１°以上４°未満のウェーハに、エピタキシャル
膜の成膜速度が１μｍ／ｍｉｎ以上で成長した場合、ヘ
イズと呼ばれる膜表面の粗さが大となった不具合が生じ
る。そこで、上記１°以上４°未満の傾き角度をもつ半
導体基板にエピタキシャル成長する場合、量産規模では
１μｍ／ｍｉｎ以下の成膜速度でエピタキシャル成長せ
ざるを得なかった。そのため、エピタキシャル半導体基
板の生産に当たり、生産性を落とす要因の一つとなって
いた。
【０００６】
【発明が解決しようとする課題】一方、投入温度とヘイ
ズの関係について、Ｒａｙｍｏｎｄ Ｐ． Ｒｏｂｅｒ
ｇｅなどは”Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ” １９８６． １１１２３〜１３０頁で報告してい
る。この実験の条件は、縦型気相成長炉Ｇｅｍｉｎｉ−
２を用い、投入温度２５℃、２５０℃とした時の反応炉
内の水分をＮ2、Ｈ2雰囲気下で測定した結果、２５０℃
投入の方が炉内の水分が少ないことを報告している。次
に、２５０℃投入で、（１１１）基板上に反応温度１０
８０℃、使用ガスとしてジクロロシランを用い、成膜速
度約１μｍ／ｍｉｎで１２μｍエピタキシャル成長さ
せ、昇温時にＯ2ガスを添加し、Ｏ2濃度とヘイズとの関
係について調べた結果、Ｏ2濃度の増加に伴いヘイズも
悪化していると報告している。
ズの関係について、Ｒａｙｍｏｎｄ Ｐ． Ｒｏｂｅｒ
ｇｅなどは”Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌ
ｄ” １９８６． １１１２３〜１３０頁で報告してい
る。この実験の条件は、縦型気相成長炉Ｇｅｍｉｎｉ−
２を用い、投入温度２５℃、２５０℃とした時の反応炉
内の水分をＮ2、Ｈ2雰囲気下で測定した結果、２５０℃
投入の方が炉内の水分が少ないことを報告している。次
に、２５０℃投入で、（１１１）基板上に反応温度１０
８０℃、使用ガスとしてジクロロシランを用い、成膜速
度約１μｍ／ｍｉｎで１２μｍエピタキシャル成長さ
せ、昇温時にＯ2ガスを添加し、Ｏ2濃度とヘイズとの関
係について調べた結果、Ｏ2濃度の増加に伴いヘイズも
悪化していると報告している。
【０００７】エピタキシャル半導体基板の生産性の向上
についてみると、上記報告では成膜速度も約１μｍと通
常の条件であり、また、（１１１）面を主表面とする基
板の傾斜角度についても何ら触れられておらず、ヘイズ
の発生が少ないとする投入温度の２５０℃は通常の半導
体基板の生産において常用している温度であり、生産性
の向上とは無縁の技術である。
についてみると、上記報告では成膜速度も約１μｍと通
常の条件であり、また、（１１１）面を主表面とする基
板の傾斜角度についても何ら触れられておらず、ヘイズ
の発生が少ないとする投入温度の２５０℃は通常の半導
体基板の生産において常用している温度であり、生産性
の向上とは無縁の技術である。
【０００８】この発明は、エピタキシャル半導体基板の
製造に係る問題に鑑み、ヘイズの発生を防止するととも
に、生産性の向上、特に成膜速度を上昇させることが可
能な半導体基板の製造方法の提供を目的としている。
製造に係る問題に鑑み、ヘイズの発生を防止するととも
に、生産性の向上、特に成膜速度を上昇させることが可
能な半導体基板の製造方法の提供を目的としている。
【０００９】
【課題を解決するための手段】発明者らは、（１１１）
面に近い主表面を有する個別半導体デバイス用単結晶シ
リコン基板の製造方法における前記問題点の解決を目的
に、エピタキシャル気相成長炉への投入温度と成膜速度
並びにヘイズの発生との関係について種々検討した結
果、エピタキシャル気相成長炉への投入温度を２５０℃
〜９００℃の範囲とし、成膜速度ＶＧを１．０＜ＶＧ≦
３．０μｍ／ｍｉｎとすることにより、ヘイズの発生の
少ないシリコン単結晶半導体を作成することができ、生
産性の向上が可能であることを知見し、この発明を完成
した。
面に近い主表面を有する個別半導体デバイス用単結晶シ
リコン基板の製造方法における前記問題点の解決を目的
に、エピタキシャル気相成長炉への投入温度と成膜速度
並びにヘイズの発生との関係について種々検討した結
果、エピタキシャル気相成長炉への投入温度を２５０℃
〜９００℃の範囲とし、成膜速度ＶＧを１．０＜ＶＧ≦
３．０μｍ／ｍｉｎとすることにより、ヘイズの発生の
少ないシリコン単結晶半導体を作成することができ、生
産性の向上が可能であることを知見し、この発明を完成
した。
【００１０】すなわち、この発明は、（１１１）面に近
い主表面を有し、該主表面が＜１１１＞軸に対して｛１
１０｝方向および／または｛２１１｝方向に１°以上４
°未満だけ傾斜したシリコン単結晶ウェーハをエピタキ
シャル成長させるに際し、反応炉温度が２５０℃〜９０
０℃の範囲で投入した後昇温させ、１．０μｍ／ｍｉｎ
を越え３．０μｍ／ｍｉｎ以下の成膜速度でエピタキシ
ャル成長させることを特徴とする半導体基板の製造方法
である。
い主表面を有し、該主表面が＜１１１＞軸に対して｛１
１０｝方向および／または｛２１１｝方向に１°以上４
°未満だけ傾斜したシリコン単結晶ウェーハをエピタキ
シャル成長させるに際し、反応炉温度が２５０℃〜９０
０℃の範囲で投入した後昇温させ、１．０μｍ／ｍｉｎ
を越え３．０μｍ／ｍｉｎ以下の成膜速度でエピタキシ
ャル成長させることを特徴とする半導体基板の製造方法
である。
【００１１】この発明において、対象とするシリコン単
結晶ウェーハは、（１１１）面に近い主表面を有し、該
主表面が＜１１１＞軸に対して｛１１０｝方向および／
または｛２１１｝方向に１°以上４°未満だけ傾斜した
特性を有するが、該方向に１°未満の傾き角度の＜１１
１＞面基板にエピタキシャル成長した場合、ステップ状
のテラス成長を起こし、平滑な成長面が得られないため
である。また、発明者は、該方向に４°以上の傾きを有
すると、投入温度を上げることなく、高速エピタキシャ
ル成長が可能なことを知見しており、該方向に１°以上
４°未満だけ傾斜した特性を有するシリコン単結晶ウェ
ーハには、この発明による高温投入が有効である。
結晶ウェーハは、（１１１）面に近い主表面を有し、該
主表面が＜１１１＞軸に対して｛１１０｝方向および／
または｛２１１｝方向に１°以上４°未満だけ傾斜した
特性を有するが、該方向に１°未満の傾き角度の＜１１
１＞面基板にエピタキシャル成長した場合、ステップ状
のテラス成長を起こし、平滑な成長面が得られないため
である。また、発明者は、該方向に４°以上の傾きを有
すると、投入温度を上げることなく、高速エピタキシャ
ル成長が可能なことを知見しており、該方向に１°以上
４°未満だけ傾斜した特性を有するシリコン単結晶ウェ
ーハには、この発明による高温投入が有効である。
【００１２】また、この発明において、ウェーハを投入
する反応炉温度を２５０℃〜９００℃の範囲に限定した
のは、２５０℃未満ではヘイズの発生を１ｐｐｍ以下と
することできず、９００℃を越えるとウェーハ面内に急
激な温度勾配が生じてその応力を開放するためにスリッ
プと呼ばれる結晶欠陥または変形が発生するためであ
り、また、３５０℃以上では高速エピタキシャル成長で
もヘイズの発生を１ｐｐｍ以下とすることできることか
ら、特に３５０℃〜９００℃が好ましい。
する反応炉温度を２５０℃〜９００℃の範囲に限定した
のは、２５０℃未満ではヘイズの発生を１ｐｐｍ以下と
することできず、９００℃を越えるとウェーハ面内に急
激な温度勾配が生じてその応力を開放するためにスリッ
プと呼ばれる結晶欠陥または変形が発生するためであ
り、また、３５０℃以上では高速エピタキシャル成長で
もヘイズの発生を１ｐｐｍ以下とすることできることか
ら、特に３５０℃〜９００℃が好ましい。
【００１３】この発明において、成膜速度を１．０μｍ
／ｍｉｎを越え３．０μｍ／ｍｉｎ以下とするのは、
１．０μｍ／ｍｉｎ以下では従来と同様に生産性の向上
がなく、また、３．０μｍ／ｍｉｎを越えるとヘイズの
発生を１ｐｐｍ以下とすることができないためである。
／ｍｉｎを越え３．０μｍ／ｍｉｎ以下とするのは、
１．０μｍ／ｍｉｎ以下では従来と同様に生産性の向上
がなく、また、３．０μｍ／ｍｉｎを越えるとヘイズの
発生を１ｐｐｍ以下とすることができないためである。
【００１４】
【作用】この発明は、（１１１）面に近い主表面を有す
る個別半導体デバイス用単結晶シリコン基板の製造方法
において、エピタキシャル気相成長炉への投入温度と成
膜速度並びにヘイズの発生との関係を最適化して、高品
質かつ生産性の向上を図ったもので、エピタキシャル気
相成長炉への投入温度を２５０℃以上、好ましくは３５
０℃〜９００℃の間とし、成膜速度ＶＧを１．０＜ＶＧ
≦３．０μｍ／ｍｉｎとすることにより、ヘイズの発生
が１ｐｐｍ以下の高品質シリコン単結晶半導体を従来の
２〜３倍の生産効率で作成できる。
る個別半導体デバイス用単結晶シリコン基板の製造方法
において、エピタキシャル気相成長炉への投入温度と成
膜速度並びにヘイズの発生との関係を最適化して、高品
質かつ生産性の向上を図ったもので、エピタキシャル気
相成長炉への投入温度を２５０℃以上、好ましくは３５
０℃〜９００℃の間とし、成膜速度ＶＧを１．０＜ＶＧ
≦３．０μｍ／ｍｉｎとすることにより、ヘイズの発生
が１ｐｐｍ以下の高品質シリコン単結晶半導体を従来の
２〜３倍の生産効率で作成できる。
【００１５】
【実施例】｛１１２｝方向に１°、｛１１０｝方向に０
°傾けてスライスされた（１１１）面に近い主表面をも
つ、抵抗率０．０１Ωｃｍ〜０．０２ΩｃｍのＮ型（Ｓ
ｂドープ）シリコン単結晶を、縦型エピタキシャル成長
炉への投入温度が、２５℃、２００℃、２５０℃、３０
０℃、３５０℃、４００℃、６００℃、９００℃の９条
件、成長速度が１１００℃で、０．５μｍ／ｍｉｎ、
１．０μｍ／ｍｉｎ、１．５μｍ／ｍｉｎ、２．０μｍ
／ｍｉｎ、３．０μｍ／ｍｉｎ、４．０μｍ／ｍｉｎ、
５．０μｍ／ｍｉｎの７条件、都合６３水準の条件で、
それぞれ３０μｍ厚みにエピタキシャル成長させた。な
お、使用したガスは水素とトリクロロシランの混合ガス
である。
°傾けてスライスされた（１１１）面に近い主表面をも
つ、抵抗率０．０１Ωｃｍ〜０．０２ΩｃｍのＮ型（Ｓ
ｂドープ）シリコン単結晶を、縦型エピタキシャル成長
炉への投入温度が、２５℃、２００℃、２５０℃、３０
０℃、３５０℃、４００℃、６００℃、９００℃の９条
件、成長速度が１１００℃で、０．５μｍ／ｍｉｎ、
１．０μｍ／ｍｉｎ、１．５μｍ／ｍｉｎ、２．０μｍ
／ｍｉｎ、３．０μｍ／ｍｉｎ、４．０μｍ／ｍｉｎ、
５．０μｍ／ｍｉｎの７条件、都合６３水準の条件で、
それぞれ３０μｍ厚みにエピタキシャル成長させた。な
お、使用したガスは水素とトリクロロシランの混合ガス
である。
【００１６】エピタキシャル成長させたウェーハをレー
ザー面検機にかけて、ヘイズレベルを測定した。その測
定結果をまとめたものを図１に示す。横軸はウェーハ投
入温度、縦軸はレーザー面検機によるヘイズレベルを表
す。なお、成長速度は図示のごとく記号により７区分し
た。測定結果より、成長速度が４．０μｍ／ｍｉｎ以上
ではいずれの投入温度でもヘイズレベルは製品として満
足できるものでないこと、１．０μｍ／ｍｉｎを越える
成長速度ではウェーハの投入温度を３００℃以上にする
ことにより、ヘイズレベルの良好なシリコンエピタキシ
ャルウェーハが従来より高い成長速度で生産することが
可能となること、特に、３５０℃以上の投入温度では成
膜速度が１．０＜ＶＧ≦３．０μｍ／ｍｉｎの範囲でい
ずれもヘイズレベルを１ｐｐｍ以下を達成できることが
分かる。なお、発明者は、ここではシリコン単結晶基板
の該傾斜角度が１°の場合を示したが、１°以上４°未
満のいずれの場合も上記実施例と同様の傾向を示したこ
とを確認した。
ザー面検機にかけて、ヘイズレベルを測定した。その測
定結果をまとめたものを図１に示す。横軸はウェーハ投
入温度、縦軸はレーザー面検機によるヘイズレベルを表
す。なお、成長速度は図示のごとく記号により７区分し
た。測定結果より、成長速度が４．０μｍ／ｍｉｎ以上
ではいずれの投入温度でもヘイズレベルは製品として満
足できるものでないこと、１．０μｍ／ｍｉｎを越える
成長速度ではウェーハの投入温度を３００℃以上にする
ことにより、ヘイズレベルの良好なシリコンエピタキシ
ャルウェーハが従来より高い成長速度で生産することが
可能となること、特に、３５０℃以上の投入温度では成
膜速度が１．０＜ＶＧ≦３．０μｍ／ｍｉｎの範囲でい
ずれもヘイズレベルを１ｐｐｍ以下を達成できることが
分かる。なお、発明者は、ここではシリコン単結晶基板
の該傾斜角度が１°の場合を示したが、１°以上４°未
満のいずれの場合も上記実施例と同様の傾向を示したこ
とを確認した。
【００１７】
【発明の効果】この発明は、（１１１）を主表面にもつ
個別半導体デバイス用シリコン単結晶基板の傾斜角度が
１°以上４°未満のウェーハにエピタキシャル成長する
際、投入温度を３００℃〜９００℃の範囲で、かつ成膜
速度ＶＧを１．０＜ＶＧ≦３．０μｍ／ｍｉｎの範囲で
反応することにより、ヘイズの少ないウェーハを作製す
ることが可能となるため、従来に比べ、大きく生産性が
向上する。
個別半導体デバイス用シリコン単結晶基板の傾斜角度が
１°以上４°未満のウェーハにエピタキシャル成長する
際、投入温度を３００℃〜９００℃の範囲で、かつ成膜
速度ＶＧを１．０＜ＶＧ≦３．０μｍ／ｍｉｎの範囲で
反応することにより、ヘイズの少ないウェーハを作製す
ることが可能となるため、従来に比べ、大きく生産性が
向上する。
【図１】ウェーハ投入温度とヘイズレベルとの関係を成
膜速度の違いで示すグラフである。
膜速度の違いで示すグラフである。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/205 C30B 25/02 C30B 29/06 504
Claims (1)
- 【請求項１】 （１１１）面に近い主表面を有し、該主
表面が＜１１１＞軸に対して｛１１０｝方向および／ま
たは｛２１１｝方向に１°以上４°未満だけ傾斜したシ
リコン単結晶ウェーハをエピタキシャル成長させるに際
し、反応炉温度が３００℃〜９００℃の範囲で投入した
後昇温させ、１．０μｍ／ｍｉｎを越え３．０μｍ／ｍ
ｉｎ以下の成膜速度でエピタキシャル成長させることを
特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30560994A JP2844318B2 (ja) | 1994-11-14 | 1994-11-14 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30560994A JP2844318B2 (ja) | 1994-11-14 | 1994-11-14 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139027A JPH08139027A (ja) | 1996-05-31 |
| JP2844318B2 true JP2844318B2 (ja) | 1999-01-06 |
Family
ID=17947209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30560994A Expired - Lifetime JP2844318B2 (ja) | 1994-11-14 | 1994-11-14 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844318B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4542643B2 (ja) * | 1999-08-30 | 2010-09-15 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | ガス供給装置およびガス供給方法 |
| US6730987B2 (en) | 2001-09-10 | 2004-05-04 | Showa Denko K.K. | Compound semiconductor device, production method thereof, light-emitting device and transistor |
| JP4423903B2 (ja) * | 2003-07-17 | 2010-03-03 | 信越半導体株式会社 | シリコンエピタキシャルウェーハ及びその製造方法 |
| JP6601057B2 (ja) * | 2015-08-26 | 2019-11-06 | 株式会社Ｓｕｍｃｏ | ｎ型シリコン単結晶インゴットの製造方法、および、ｎ型シリコンウェーハの製造方法 |
-
1994
- 1994-11-14 JP JP30560994A patent/JP2844318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139027A (ja) | 1996-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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