JP2836753B2 - 可変データ源の制御方法及びその回路 - Google Patents
可変データ源の制御方法及びその回路Info
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- JP2836753B2 JP2836753B2 JP1332464A JP33246489A JP2836753B2 JP 2836753 B2 JP2836753 B2 JP 2836753B2 JP 1332464 A JP1332464 A JP 1332464A JP 33246489 A JP33246489 A JP 33246489A JP 2836753 B2 JP2836753 B2 JP 2836753B2
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
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- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、可変データ源によって生成された情報量を
バッファを用いて制御し、出力側に一定のデータ流れを
送るための制御システムおよび制御システム用回路に関
する。
バッファを用いて制御し、出力側に一定のデータ流れを
送るための制御システムおよび制御システム用回路に関
する。
［従来の技術］ 入力側がデータの周波数および／または量が可変なデ
ータ源であるときに一定のビットレート（単位時間当り
に伝送される情報量）を得るためには、遅延メモリ（バ
ッファ）を用いる必要がある。
ータ源であるときに一定のビットレート（単位時間当り
に伝送される情報量）を得るためには、遅延メモリ（バ
ッファ）を用いる必要がある。
良く知られているように、バッファを反復メモリとし
て考えバッファからデータを一定周波数frで順次に読出
し、バッファに可変周波数fw（ｔ）で順次に書込むこと
ができる。情報の損失を回避するためには、読出用ポイ
ンタPr（時間に対し一定割合で増加する。）と書込用ポ
インタPw（時間に対し可変に増加する。）とがシステム
の全稼動期間中、互いが一致したり互いを追い越したり
せず、互いに適切な間隔を保っていることを予知するこ
とが絶対に必要である。
て考えバッファからデータを一定周波数frで順次に読出
し、バッファに可変周波数fw（ｔ）で順次に書込むこと
ができる。情報の損失を回避するためには、読出用ポイ
ンタPr（時間に対し一定割合で増加する。）と書込用ポ
インタPw（時間に対し可変に増加する。）とがシステム
の全稼動期間中、互いが一致したり互いを追い越したり
せず、互いに適切な間隔を保っていることを予知するこ
とが絶対に必要である。
書込用ポインタPwと読出用ポインタPrとの差は、バッ
ファの格納度（バッファ状態）を表わしている。在来の
一般的な制御システムは、図５に示す構成となってい
る。
ファの格納度（バッファ状態）を表わしている。在来の
一般的な制御システムは、図５に示す構成となってい
る。
可変データ源１からのデータDinは、バッファ入力部
２を介してロックCKS（時間に対し可変）により書込用
カウンタ４で生成された書込用ポインタPwで指示される
バッファ３の位置に書込まれる。同時に、出力データD
outは、クロックCKL（時間に対し一定）により読出用カ
ウンタ４′で生成された読出用ポインタPrで指示される
バッファ３の位置から読出されバッファ出力部２′を介
し出力側８に出力される。バッファ格納度は、書込用ポ
インタPwと読出用ポインタPrとの差を減算器５で計算す
ることによって検出される。データ源１のデータ生成周
波数は、クロックCKCにより確立される（同期が取られ
る）制御周波数をもつ新しい稼動モード信号modeを使用
することによって制御され、稼動モード信号modeの値が
小さい程、データ源１によって生成される情報量は多く
なり、伝送データの質は良くなる。これと反対に、稼動
モード信号modeの値が大きい程、データ源１によって生
成される情報量は少なくなる。また一般に、異常な稼動
状態を管理することができるよう、ポインタPr,Pwの一
致または追い越しを知らせるためのアラーム信号ALL、
バッファ３の格納度がバッファの寸法を越すことを知ら
せるためのオーバーフロー制御信号0V、バッファ３の格
納度が零になることを知らせるためのアンダーフロー制
御信号UNDが用いられている。バッファを制御するため
の種々の仕方が良く知られており、ある仕方では、バッ
ファ格納度が常に例えばバッファ寸法の半分となるよう
一定に保つようにしている。また他の仕方では、図６に
例示するように、各稼動モードごとに一定のメモリ領域
を使用し、バッファの状態（すなわちバッファ格納度）
と稼動モード信号modeとの間の対応関係を全ての場合に
ついて一義的に設定し、バッファ格納度に比例した大き
さの稼動モード信号modeを与えることによって、出力側
８で平均ビットレートを得るようにしている。
２を介してロックCKS（時間に対し可変）により書込用
カウンタ４で生成された書込用ポインタPwで指示される
バッファ３の位置に書込まれる。同時に、出力データD
outは、クロックCKL（時間に対し一定）により読出用カ
ウンタ４′で生成された読出用ポインタPrで指示される
バッファ３の位置から読出されバッファ出力部２′を介
し出力側８に出力される。バッファ格納度は、書込用ポ
インタPwと読出用ポインタPrとの差を減算器５で計算す
ることによって検出される。データ源１のデータ生成周
波数は、クロックCKCにより確立される（同期が取られ
る）制御周波数をもつ新しい稼動モード信号modeを使用
することによって制御され、稼動モード信号modeの値が
小さい程、データ源１によって生成される情報量は多く
なり、伝送データの質は良くなる。これと反対に、稼動
モード信号modeの値が大きい程、データ源１によって生
成される情報量は少なくなる。また一般に、異常な稼動
状態を管理することができるよう、ポインタPr,Pwの一
致または追い越しを知らせるためのアラーム信号ALL、
バッファ３の格納度がバッファの寸法を越すことを知ら
せるためのオーバーフロー制御信号0V、バッファ３の格
納度が零になることを知らせるためのアンダーフロー制
御信号UNDが用いられている。バッファを制御するため
の種々の仕方が良く知られており、ある仕方では、バッ
ファ格納度が常に例えばバッファ寸法の半分となるよう
一定に保つようにしている。また他の仕方では、図６に
例示するように、各稼動モードごとに一定のメモリ領域
を使用し、バッファの状態（すなわちバッファ格納度）
と稼動モード信号modeとの間の対応関係を全ての場合に
ついて一義的に設定し、バッファ格納度に比例した大き
さの稼動モード信号modeを与えることによって、出力側
８で平均ビットレートを得るようにしている。
［発明が解決しようとする課題］ 既知の制御の仕方の主な欠点は、各稼動モードに対し
バッファ領域を限定して割当てていることによって、入
出力間の調整（協働）の能力が限定されることにある。
これは、データ源のアクティビティに広く関連するの
で、伝送データの品質を時間に対して非常に変動させ、
これによってシステム性能を劣化させるという問題があ
った。
バッファ領域を限定して割当てていることによって、入
出力間の調整（協働）の能力が限定されることにある。
これは、データ源のアクティビティに広く関連するの
で、伝送データの品質を時間に対して非常に変動させ、
これによってシステム性能を劣化させるという問題があ
った。
バッファの容量を増加させることによってこれらの欠
点を減少させることも可能であるが、これによって、特
にシステムのコスト、およびデータ生成と生成されたデ
ータの使用との間の時間遅延を増加させることも事実で
ある。
点を減少させることも可能であるが、これによって、特
にシステムのコスト、およびデータ生成と生成されたデ
ータの使用との間の時間遅延を増加させることも事実で
ある。
本発明の目的は、上述した従来の欠点を防止する制御
システムを提供し、また該制御システムに用いられ、簡
単かつコンパクトで融通性があり稼動コストを抑えうる
制御システム用回路を提供することにある。
システムを提供し、また該制御システムに用いられ、簡
単かつコンパクトで融通性があり稼動コストを抑えうる
制御システム用回路を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために本発明は、可変データ源で
生成された情報の量をバッファを用いて平滑化し、出力
側に一定のデータ流れを送り、前記可変データ源で生成
される情報量を制御するための可動モード信号を生成
し、前記可変データ源に出力する制御システムにおい
て、現在前記バッファに蓄積されているデータ量の他に
前の時点で用いられた稼動モード信号と外部制御信号と
に応じて稼動モード信号を生成し、入力データの可変流
れを出力データの流れに変更し、常時ほぼ一定の性能を
得るようになっていることを特徴としている。
生成された情報の量をバッファを用いて平滑化し、出力
側に一定のデータ流れを送り、前記可変データ源で生成
される情報量を制御するための可動モード信号を生成
し、前記可変データ源に出力する制御システムにおい
て、現在前記バッファに蓄積されているデータ量の他に
前の時点で用いられた稼動モード信号と外部制御信号と
に応じて稼動モード信号を生成し、入力データの可変流
れを出力データの流れに変更し、常時ほぼ一定の性能を
得るようになっていることを特徴としている。
［作用］ 本発明では、稼動モード信号は、バッファ格納度に対
して実質的に一対一の一義的な対応関係から発生するの
でなく、バッファ格納度の過去の履歴に関して動的に可
変な関係から発生する。すなわち、モードにヒステリシ
スをもたせバッファからのフィードバックによって可変
データ源で生成される情報量を制御する。これによりデ
ータ処理を行なうための一定の調整度が得られ、その結
果、伝送性能を向上させる。
して実質的に一対一の一義的な対応関係から発生するの
でなく、バッファ格納度の過去の履歴に関して動的に可
変な関係から発生する。すなわち、モードにヒステリシ
スをもたせバッファからのフィードバックによって可変
データ源で生成される情報量を制御する。これによりデ
ータ処理を行なうための一定の調整度が得られ、その結
果、伝送性能を向上させる。
［実施例］ 以下、本発明の一実施例について図面を用いて説明す
る。
る。
図１は、本発明に係る制御システムの実施例のブロッ
ク図である。なお図１において図５と同様の箇所には同
じ符号を付し詳細な説明を省略する。本発明の好適な実
施例においては、稼動モード信号は、バッファ格納度の
ヒステリシス曲線から動的に得られるようになってい
る。
ク図である。なお図１において図５と同様の箇所には同
じ符号を付し詳細な説明を省略する。本発明の好適な実
施例においては、稼動モード信号は、バッファ格納度の
ヒステリシス曲線から動的に得られるようになってい
る。
本発明の他の実施例においては、ある時点で可変デー
タ源の稼動モード信号を生成する制御ユニットはバッフ
ァ格納度のみならず外部制御信号および前の時点で用い
られたモード信号によって制御されるようになってい
る。
タ源の稼動モード信号を生成する制御ユニットはバッフ
ァ格納度のみならず外部制御信号および前の時点で用い
られたモード信号によって制御されるようになってい
る。
上述したシステムを実現するための回路は、可変デー
タ源１と、バッファ３と、バッファ３によって制御さ
れ、レジスタ７によって可変データ源１に作用する制御
ユニットUC6とを有し、該制御ユニットUC′９は、従来
の制御ユニットUC6の他のさらに追加要素10を具備し、
この追加要素10は、レジスタの出力信号によって制御さ
れるようになっている。レジスタの出力信号は、ある時
点（t0）におけるモード信号となっているが、同じ制御
ユニットUC′９に作用し、この制御ユニットUC′９は次
の時点でモード信号を生成するようになっている。すな
わち、追加要素10は、実時点（t0）においてレジスタ７
からのモード信号modeによって制御され、該モード信号
modeは制御ユニットUC′９に加わり、次の時点（t1）に
おいて制御ユニットUC′９はモード信号modeを生成する
ようになっている。
タ源１と、バッファ３と、バッファ３によって制御さ
れ、レジスタ７によって可変データ源１に作用する制御
ユニットUC6とを有し、該制御ユニットUC′９は、従来
の制御ユニットUC6の他のさらに追加要素10を具備し、
この追加要素10は、レジスタの出力信号によって制御さ
れるようになっている。レジスタの出力信号は、ある時
点（t0）におけるモード信号となっているが、同じ制御
ユニットUC′９に作用し、この制御ユニットUC′９は次
の時点でモード信号を生成するようになっている。すな
わち、追加要素10は、実時点（t0）においてレジスタ７
からのモード信号modeによって制御され、該モード信号
modeは制御ユニットUC′９に加わり、次の時点（t1）に
おいて制御ユニットUC′９はモード信号modeを生成する
ようになっている。
図２を参照すると、いま稼動モードは、バッファ３の
大部分（図２のｎ番目のモードの予備）を“実”稼動モ
ードに動的に割当てることによって設定される。
大部分（図２のｎ番目のモードの予備）を“実”稼動モ
ードに動的に割当てることによって設定される。
図２乃至図４は、バッファ格納度と稼動モードとの間
の考えられうる関係を示す図である。この関係は、制御
ユニットUC′にフィードバックする“実”稼動モードに
よって得られ、いわば一種のヒステリシスとなる。実
際、いま稼動モードとバッファの状態との一対一の一義
的な対応関係は存在せず、この関係の新たな動的定義
は、“過去”の状態の情報に基づいたものとなってい
る。
の考えられうる関係を示す図である。この関係は、制御
ユニットUC′にフィードバックする“実”稼動モードに
よって得られ、いわば一種のヒステリシスとなる。実
際、いま稼動モードとバッファの状態との一対一の一義
的な対応関係は存在せず、この関係の新たな動的定義
は、“過去”の状態の情報に基づいたものとなってい
る。
図４を参照すると、例えば、現在稼働モードがｎ番目
のものであるとして、バッファ格納度が増加し続けると
する。現在の稼働モードがｎ番目のものであることは、
追加要素10へ入力される稼働モードより知ることができ
る。現在の稼働モードがｎ番目のものであるので、制御
ユニットUC′は図２の特性を選択する。従って、点401
に到達した時点で稼働モードは（ｎ＋１）番目のものと
なり、点402に推移する。
のものであるとして、バッファ格納度が増加し続けると
する。現在の稼働モードがｎ番目のものであることは、
追加要素10へ入力される稼働モードより知ることができ
る。現在の稼働モードがｎ番目のものであるので、制御
ユニットUC′は図２の特性を選択する。従って、点401
に到達した時点で稼働モードは（ｎ＋１）番目のものと
なり、点402に推移する。
ここで、バッファ格納度が減少しても、稼働モードが
（ｎ＋１）番目のものであることを追加要素10にフィー
ドバックされる稼働モードより知り、図２と同様な（ｎ
＋１）番目の稼働モードに対応した特性（不図示）を選
択するので、出力する稼働モードはｎ番目に戻らない。
（ｎ＋１）番目のものであることを追加要素10にフィー
ドバックされる稼働モードより知り、図２と同様な（ｎ
＋１）番目の稼働モードに対応した特性（不図示）を選
択するので、出力する稼働モードはｎ番目に戻らない。
逆に、バッファ格納度が増加して点403に到達する
と、図２と同様な（ｎ＋１）番目の稼働モードに対応し
た特性を選択しているので、出力する稼働モードは（ｎ
＋２）番目になり、点404に移行する。
と、図２と同様な（ｎ＋１）番目の稼働モードに対応し
た特性を選択しているので、出力する稼働モードは（ｎ
＋２）番目になり、点404に移行する。
点404に移行した時点で、追加要素10にフィードバッ
クされる稼働モードは（ｎ＋２）番目のものとなるの
で、図３の特性が選択される。従って、その後、バッフ
ァ格納度が点405から点406の範囲で変動している限り
は、稼働モードは変化せずに、安定する。
クされる稼働モードは（ｎ＋２）番目のものとなるの
で、図３の特性が選択される。従って、その後、バッフ
ァ格納度が点405から点406の範囲で変動している限り
は、稼働モードは変化せずに、安定する。
さらに図１にはいくつかの外部制御信号Ce1,Ce2が示
されており、これらの外部制御信号Ce1,Ce2は、例えば
データ源１の統計特性の関数で稼動モードの選択パラメ
ータを変化させることができる（例えば各モードについ
て異なる寸法を“予備”領域に割当てることができ
る）。
されており、これらの外部制御信号Ce1,Ce2は、例えば
データ源１の統計特性の関数で稼動モードの選択パラメ
ータを変化させることができる（例えば各モードについ
て異なる寸法を“予備”領域に割当てることができ
る）。
さらに制御ユニットUC′からはデータ源１に向かう信
号Ibがあり、この信号Ibは、例えば、種々の目的に使用
される稼働モード情報からは直接得ることができないバ
ッファ３の状態に関する情報を得るために用いられる。
号Ibがあり、この信号Ibは、例えば、種々の目的に使用
される稼働モード情報からは直接得ることができないバ
ッファ３の状態に関する情報を得るために用いられる。
この新しいタイプのバッファ制御を用いて得られる利
点は、既知の仕方に比べて、より長い時間同じ稼動モー
ドを維持することができ、性能が一定であることによっ
て伝送データの質を向上させうることにある。
点は、既知の仕方に比べて、より長い時間同じ稼動モー
ドを維持することができ、性能が一定であることによっ
て伝送データの質を向上させうることにある。
本実施例では、明瞭にするため図面および例を参照し
て説明したが、これらの実施例に限定されず、当業者に
とって本発明の範囲内であると当然に思われる範囲で変
更、変形等を行なうことが可能である。
て説明したが、これらの実施例に限定されず、当業者に
とって本発明の範囲内であると当然に思われる範囲で変
更、変形等を行なうことが可能である。
［発明の効果］ 以上に説明したように本発明によれば、前の時点での
稼動モード信号と外部制御信号とに応じた稼動モード信
号で制御を行なうようにしているので、バッファの寸法
を増加させることなくシステム性能の劣化を防止するこ
とができる。
稼動モード信号と外部制御信号とに応じた稼動モード信
号で制御を行なうようにしているので、バッファの寸法
を増加させることなくシステム性能の劣化を防止するこ
とができる。
第１図は本発明に係る制御システムの実施例のブロック
図、第２図乃至第４図はバッファ格納度と稼動モードと
の間の考えられうる関係を示す図、第５図は在来の一般
的な制御システムのブロック図、第６図はバッファ格納
度と稼動モードとの従来の一義的な関係を示す図であ
る。 １……可変データ源、３……バッファ、４……書込用カ
ウンタ、４′……読出用カウンタ、５……減算器、７…
…レジスタ、８……出力側、10……追加要素、UC′……
制御ユニット、mode……稼動モード信号、Ce1,Ce2……
外部制御信号
図、第２図乃至第４図はバッファ格納度と稼動モードと
の間の考えられうる関係を示す図、第５図は在来の一般
的な制御システムのブロック図、第６図はバッファ格納
度と稼動モードとの従来の一義的な関係を示す図であ
る。 １……可変データ源、３……バッファ、４……書込用カ
ウンタ、４′……読出用カウンタ、５……減算器、７…
…レジスタ、８……出力側、10……追加要素、UC′……
制御ユニット、mode……稼動モード信号、Ce1,Ce2……
外部制御信号
Claims (6)
- 【請求項１】可変データ源（１）から一定の流量でデー
タ（Dout）を出力するバッファ（３）に流れ込む可変デ
ータの流量を、前記バッファ（３）内のデータの格納度
に依存し且つ制御ユニット（９）で生成された前記デー
タ源（１）に伝送される稼働モード信号により、制御す
る可変データ源制御方法において、 次の時点（t1）で生成される前記稼働モード信号は、前
記可変データの流量の変化の頻度が減少するように、現
在の時点（t0）の前記稼働モード信号にも依存すること
を特徴とする可変データ源制御方法。 - 【請求項２】請求項１に記載の可変データ源制御方法に
おいて、前記稼働モード信号は、更に、前記バッファ
（３）及び制御ユニット（９）の外部の発生源から供給
される外部制御信号Ce1、Ce2にも依存することを特徴と
する可変データ源制御方法。 - 【請求項３】請求項１又は２に記載の可変データ源制御
方法において、前記バッファ（３）の格納度を示す信号
Ibを出力することを特徴とする可変データ源制御方法。 - 【請求項４】請求項１乃至３に記載の可変データ源制御
方法において、前記制御ユニット（９）は、バッファ格
納度と外部制御信号と前の時点で用いられた稼動モード
信号とによって制御される、ある時点での前記可変デー
タ源（１）の稼動モード信号を生成することを特徴とす
る可変データ源制御方法。 - 【請求項５】可変データ源（１）から一定の流量でデー
タ（Dout）を出力するバッファ（３）に流れ込む可変デ
ータの流量を制御し、 前記バッファのデータ格納度を示すデータ格納度信号を
入力するために前記バッファに接続され、前記可変デー
タの流量を制御するために前記データ格納度信号に基づ
いて稼働モード信号を生成し、前記可変データ源（１）
に出力する制御ユニット（９）を備える可変データ源制
御回路において、 現在（t0）に前記可変データの流量を制御するために使
用される前記稼働モード信号が、前記制御ユニット
（９）フィードバックされ、前記可変データの流量の変
化の頻度が減少するように、次の時点（t1）での前記稼
働モード信号の生成に影響を与えることを特徴とする可
変データ源制御回路。 - 【請求項６】請求項５に記載の可変データ源制御回路に
おいて、 前記制御ユニット（９）は、更に、前記バッファ（３）
及び制御ユニット（９）の外部の発生源から供給され前
記稼働モード信号の生成に影響を与える外部制御信号C
e1、Ce2を入力することを特徴とする可変データ源制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8823037A IT1228110B (it) | 1988-12-21 | 1988-12-21 | Sistema di controllo di sorgente variabile mediante retroazione del modo di funzionamento e circuito relativo |
| IT23037A/88 | 1988-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224119A JPH02224119A (ja) | 1990-09-06 |
| JP2836753B2 true JP2836753B2 (ja) | 1998-12-14 |
Family
ID=11203145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332464A Expired - Lifetime JP2836753B2 (ja) | 1988-12-21 | 1989-12-21 | 可変データ源の制御方法及びその回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0374547B1 (ja) |
| JP (1) | JP2836753B2 (ja) |
| DE (1) | DE68925875T2 (ja) |
| IT (1) | IT1228110B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2688958B1 (fr) * | 1992-03-17 | 1997-06-27 | Thomson Csf | Procede de codage d'images bi-standard tres bas debit et codeur-decodeur pour la mise en óoeuvre de ce procede. |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2639895C2 (de) * | 1976-09-04 | 1983-06-16 | Nixdorf Computer Ag, 4790 Paderborn | Verfahren zur Übertragung von Informationssignalen aus einem Informationsspeicher in einem Datenkanal in Datenverarbeitungsanlagen und Einrichtung zur Durchführung des Verfahrens |
| US4258418A (en) * | 1978-12-28 | 1981-03-24 | International Business Machines Corporation | Variable capacity data buffer system |
| US4611300A (en) * | 1984-08-21 | 1986-09-09 | Peavey Electronics Corp. | Digital delay line |
| US4694426A (en) * | 1985-12-20 | 1987-09-15 | Ncr Corporation | Asynchronous FIFO status circuit |
| US4860193A (en) * | 1986-05-22 | 1989-08-22 | International Business Machines Corporation | System for efficiently transferring data between a high speed channel and a low speed I/O device |
-
1988
- 1988-12-21 IT IT8823037A patent/IT1228110B/it active
-
1989
- 1989-12-01 DE DE68925875T patent/DE68925875T2/de not_active Expired - Lifetime
- 1989-12-01 EP EP89122216A patent/EP0374547B1/en not_active Expired - Lifetime
- 1989-12-21 JP JP1332464A patent/JP2836753B2/ja not_active Expired - Lifetime
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