JP2834274B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2834274B2 JP2834274B2 JP2116245A JP11624590A JP2834274B2 JP 2834274 B2 JP2834274 B2 JP 2834274B2 JP 2116245 A JP2116245 A JP 2116245A JP 11624590 A JP11624590 A JP 11624590A JP 2834274 B2 JP2834274 B2 JP 2834274B2
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- wiring layer
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- semiconductor integrated
- separation layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上の素子群の間に形成された分
離層に基準電位を与える半導体集積回路に関するもので
ある。
離層に基準電位を与える半導体集積回路に関するもので
ある。
従来の技術 従来の半導体集積回路では、半導体基板上の素子群を
電気的に分離するため、素子群の間に形成された分離層
内のほぼ全域にコンタクト窓を設けて、基準電位（グラ
ンド）用のパッドに接続された配線層とのコンタクトを
とり、その分離層に基準電位を与えていた。
電気的に分離するため、素子群の間に形成された分離層
内のほぼ全域にコンタクト窓を設けて、基準電位（グラ
ンド）用のパッドに接続された配線層とのコンタクトを
とり、その分離層に基準電位を与えていた。
以下、従来の半導体集積回路について、図面を用いて
説明する。
説明する。
第３図は、従来の半導体集積回路の平面図である。同
図において、１は接地端子に接続されるワイヤー接続用
のグランドパッド、2,3は複数のトランジスタや抵抗等
で構成された回路ブロックの素子群、４は素子群２と３
の間の分離層、５は分離層とのコンタクトをとるための
コンタクト窓、６はコンタクト窓５の上に形成された配
線層であり、配線層６はグランドパッド１に接続されて
いる。
図において、１は接地端子に接続されるワイヤー接続用
のグランドパッド、2,3は複数のトランジスタや抵抗等
で構成された回路ブロックの素子群、４は素子群２と３
の間の分離層、５は分離層とのコンタクトをとるための
コンタクト窓、６はコンタクト窓５の上に形成された配
線層であり、配線層６はグランドパッド１に接続されて
いる。
一般に、ある回路ブロックで大信号増幅や波形整形等
の信号処理を行う際、その回路ブロック内の幾つかのト
ランジスタが飽和状態となり、そのトランジスタに付随
する寄生トランジスタが作動して、回路電流が半導体基
板と電気的に繋がった分離層４に逃げる。半導体基板や
分離層４に逃げた電流を放置すると、基板電位が上昇し
てアッチアップを起こす要因となることから、分離層４
と接地用の配線層６とのコンタクトをとって、グランド
パッド１を通じて基板電位を接地し、ラッチアップ対策
が施される。
の信号処理を行う際、その回路ブロック内の幾つかのト
ランジスタが飽和状態となり、そのトランジスタに付随
する寄生トランジスタが作動して、回路電流が半導体基
板と電気的に繋がった分離層４に逃げる。半導体基板や
分離層４に逃げた電流を放置すると、基板電位が上昇し
てアッチアップを起こす要因となることから、分離層４
と接地用の配線層６とのコンタクトをとって、グランド
パッド１を通じて基板電位を接地し、ラッチアップ対策
が施される。
発明が解決しようとする課題 配線６は、微小ながら抵抗成分を有しており、回路電
流が流れ込むと電圧降下を生じ、回路ブロックの接地用
の配線層の電位が上昇する。例えば、素子群２の回路ブ
ロックが大信号処理する回路で、素子群３の回路ブロッ
クが小信号を増幅する回路であったとすると、素子群２
の回路ブロックの回路動作によって、その回路ブロック
３内の幾つかのトランジスタが飽和状態となる毎に、分
離層４に電流が逃げる。そのため、回路電流が大きく変
動し、接地用の配線層６の電位が変動し、小信号を増幅
する回路ブロック３の接地電位を揺さぶる。その結果、
回路ブロック３では、回路ブロック２の信号成分をかな
り含んだ状態で小信号を増幅することになる。このよう
な電気的な干渉をクロストークという。
流が流れ込むと電圧降下を生じ、回路ブロックの接地用
の配線層の電位が上昇する。例えば、素子群２の回路ブ
ロックが大信号処理する回路で、素子群３の回路ブロッ
クが小信号を増幅する回路であったとすると、素子群２
の回路ブロックの回路動作によって、その回路ブロック
３内の幾つかのトランジスタが飽和状態となる毎に、分
離層４に電流が逃げる。そのため、回路電流が大きく変
動し、接地用の配線層６の電位が変動し、小信号を増幅
する回路ブロック３の接地電位を揺さぶる。その結果、
回路ブロック３では、回路ブロック２の信号成分をかな
り含んだ状態で小信号を増幅することになる。このよう
な電気的な干渉をクロストークという。
本発明は、このような問題点を解決するもので、クロ
ストークを少なくする電気的な分離を施した半導体集積
回路を提供することを目的とする。
ストークを少なくする電気的な分離を施した半導体集積
回路を提供することを目的とする。
課題を解決するための手段 上記の目的を達成するために、本発明の半導体集積回
路は、半導体基板上に構成された隣接する２個の回路ブ
ロックの素子群の間に形成された分離層と、窓幅の合計
が前記分離層の幅に対して1/2以下で1/5以上となる窓幅
で前記分離層内に並列に形成された２個のコンタクト窓
と、前記２個のコンタクト窓上にそれぞれ形成され基準
電位用のパッドに接続された２個の配線層とを具備し、
前記配線層が前記素子群の基準電位配線層とそれぞれ接
続された構成である。
路は、半導体基板上に構成された隣接する２個の回路ブ
ロックの素子群の間に形成された分離層と、窓幅の合計
が前記分離層の幅に対して1/2以下で1/5以上となる窓幅
で前記分離層内に並列に形成された２個のコンタクト窓
と、前記２個のコンタクト窓上にそれぞれ形成され基準
電位用のパッドに接続された２個の配線層とを具備し、
前記配線層が前記素子群の基準電位配線層とそれぞれ接
続された構成である。
作用 この構成によって、隣接する回路ブロックの素子群の
間に、配線層の抵抗に比べて抵抗値の大きい分離層を挟
むことになり、素子群間の電気的な相互干渉を少なくす
ることができる。
間に、配線層の抵抗に比べて抵抗値の大きい分離層を挟
むことになり、素子群間の電気的な相互干渉を少なくす
ることができる。
実施例 以下、本発明の半導体集積回路の一実施例について、
図面を参照しながら説明する。第１図は、本発明の一実
施例に係る半導体集積回路の平面図である。第１図にお
いて、半導体基板上に形成された回路ブロックである素
子群２と３との間に、幅W1の分離層４を設け、その分離
層４内に幅W3のコンタクト窓131と132を平行に形成し、
コンタクト窓131と132の上にコンタクト窓幅より少し広
い配線層141と142を形成し、それらの配線層141,142は
グランドパッド１に接続された構成である。そして、コ
ンタクト窓幅の合計2W3と分離層４の幅W1との間に、1/5
≦2W3/W1≦1/2の関係を持たせる。さらに、素子群２の
接地配線層18は配線層141に接続され、素子群３の接地
配線層19は配線層142に接続されている。
図面を参照しながら説明する。第１図は、本発明の一実
施例に係る半導体集積回路の平面図である。第１図にお
いて、半導体基板上に形成された回路ブロックである素
子群２と３との間に、幅W1の分離層４を設け、その分離
層４内に幅W3のコンタクト窓131と132を平行に形成し、
コンタクト窓131と132の上にコンタクト窓幅より少し広
い配線層141と142を形成し、それらの配線層141,142は
グランドパッド１に接続された構成である。そして、コ
ンタクト窓幅の合計2W3と分離層４の幅W1との間に、1/5
≦2W3/W1≦1/2の関係を持たせる。さらに、素子群２の
接地配線層18は配線層141に接続され、素子群３の接地
配線層19は配線層142に接続されている。
上記構成の等価的な回路を第２図に示す。第２図中の
グランド７を第１図中のグランドパッド１と考えると、
抵抗15は配線層141の抵抗成分、抵抗16は配線層142の抵
抗成分、抵抗17は分離層４の抵抗成分となり、端子８は
素子群２の接地配線層18、端子９は素子群３の接地配線
層19となる。
グランド７を第１図中のグランドパッド１と考えると、
抵抗15は配線層141の抵抗成分、抵抗16は配線層142の抵
抗成分、抵抗17は分離層４の抵抗成分となり、端子８は
素子群２の接地配線層18、端子９は素子群３の接地配線
層19となる。
一般的に、半導体集積回路で用いられる配線層は数十
ｍΩ□のシート抵抗であり、分離層は百Ω□前後のシー
ト抵抗であることから、配線層141や142に比べて大きな
抵抗（17）が接地配線層18と19との間に挿入されること
となり、例えば、素子群２の回路ブロックで回路電流が
変動して、配線層141で電圧降下が生じ、接地配線層18
の電位が変動しても、グランドパッド１を所定の接地点
に接続すれば、配線層19には素子群２の回路電流がほと
んど流れ込まず、接地配線層19の電位はほとんど変動し
ない。このようにして、素子群２の回路ブロックと素子
群３の回路ブロックとが、接地用の配線層を通して互い
に干渉する現象を低減することができる。
ｍΩ□のシート抵抗であり、分離層は百Ω□前後のシー
ト抵抗であることから、配線層141や142に比べて大きな
抵抗（17）が接地配線層18と19との間に挿入されること
となり、例えば、素子群２の回路ブロックで回路電流が
変動して、配線層141で電圧降下が生じ、接地配線層18
の電位が変動しても、グランドパッド１を所定の接地点
に接続すれば、配線層19には素子群２の回路電流がほと
んど流れ込まず、接地配線層19の電位はほとんど変動し
ない。このようにして、素子群２の回路ブロックと素子
群３の回路ブロックとが、接地用の配線層を通して互い
に干渉する現象を低減することができる。
なお、上記の実施例において、コンタクト窓の幅の合
計を分離層の幅の1/2以下にしたのは、抵抗17の値が小
さくなって、相互干渉（クロストーク）を抑える効果が
少なくなるためで、1/5以上としたのは、コンタクト抵
抗が大きくなり過ぎるためである。
計を分離層の幅の1/2以下にしたのは、抵抗17の値が小
さくなって、相互干渉（クロストーク）を抑える効果が
少なくなるためで、1/5以上としたのは、コンタクト抵
抗が大きくなり過ぎるためである。
発明の効果 以上に説明したように本発明は、配線層の抵抗に比べ
て大きい抵抗値を有する分離層を、２つの素子群の間に
挟むことにより、素子群の間の電気的な相互干渉を少な
くすることができる半導体集積回路を実現できる。
て大きい抵抗値を有する分離層を、２つの素子群の間に
挟むことにより、素子群の間の電気的な相互干渉を少な
くすることができる半導体集積回路を実現できる。
第１図は本発明の一実施例に係る半導体集積回路の平面
図、第２図は第１図の等価回路図、第３図は従来例とし
ての半導体集積回路の平面図である。 １……グランドパッド、2,3……素子群、４……分離
層、131,132……コンタクト窓、141,142……配線層、７
……グランド、8,9……各素子群の仮想的な接地端子、1
5,16,17……抵抗、18,19……接地配線層。
図、第２図は第１図の等価回路図、第３図は従来例とし
ての半導体集積回路の平面図である。 １……グランドパッド、2,3……素子群、４……分離
層、131,132……コンタクト窓、141,142……配線層、７
……グランド、8,9……各素子群の仮想的な接地端子、1
5,16,17……抵抗、18,19……接地配線層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08
Claims (1)
- 【請求項１】半導体基板上に構成された隣接する２個の
回路ブロックの素子群の間に形成された分離層と、窓幅
の合計が前記分離層の幅に対して1/2以下で1/5以上とな
る窓幅で前記分離層内に並列に形成された２個のコンタ
クト窓と、前記２個のコンタクト窓上にそれぞれ形成さ
れ基準電位用のパッドに接続された２個の配線層とを具
備し、前記配線層が前記素子群の基準電位配線層とそれ
ぞれ接続されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116245A JP2834274B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116245A JP2834274B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0412530A JPH0412530A (ja) | 1992-01-17 |
| JP2834274B2 true JP2834274B2 (ja) | 1998-12-09 |
Family
ID=14682375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116245A Expired - Fee Related JP2834274B2 (ja) | 1990-05-02 | 1990-05-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834274B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045035A (ja) * | 1983-08-22 | 1985-03-11 | Sanyo Electric Co Ltd | 半導岩集積回路 |
| JPS62105461A (ja) * | 1985-11-01 | 1987-05-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0610698Y2 (ja) * | 1987-10-20 | 1994-03-16 | 三洋電機株式会社 | 半導体集積回路 |
-
1990
- 1990-05-02 JP JP2116245A patent/JP2834274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412530A (ja) | 1992-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |