JPS62105461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62105461A JPS62105461A JP24659185A JP24659185A JPS62105461A JP S62105461 A JPS62105461 A JP S62105461A JP 24659185 A JP24659185 A JP 24659185A JP 24659185 A JP24659185 A JP 24659185A JP S62105461 A JPS62105461 A JP S62105461A
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- semiconductor substrate
- conductive material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に集積回路内部で用いる
抵抗体及び素子間の相互配線に関するも２′・−・ のである。
抵抗体及び素子間の相互配線に関するも２′・−・ のである。
従来の技術
集積回路内部で用いられる抵抗体としては、従来より半
導体基板中に拡散により形成した拡散抵抗及びフィール
ド酸化膜上に多結晶シリコンを堆積し、不純物のイオン
注入により所定の値に抵抗値を決める多結晶シリコン抵
抗（いわゆるポリシリコン抵抗）が用いられている。又
、素子間の相互配線には、Ａ／等の金属電極による直接
接続の他に、上記１７た抵抗体と同様の手法を用い不純
物の濃度を高くし抵抗値を著しく低下させた拡散層や多
結晶シリコンも用いられている０集積回路の高速化に伴
ない、トランジスタの微細化、寄生容量の低減、多層Ａ
ｅ配線を導入した場合の段差の軽減が要求されているが
、例えば前述した拡散層を用いた抵抗体又は相互配線は
半導体基板との間に存在する寄生容量が大きく、高速化
には不向きである。又、多結晶シリコンを用いた抵抗体
及び配線は、多結晶シリコンがフィールド酸化膜−１−
に形成される為、表面段差が増大Ｌ Ａ＃の断線等を発
生しやすい構造となっているだけでなく、抵抗体として
又は配線としてトランジスタとは別に面積を必要とし素
子の微細化に対応できなかった。
導体基板中に拡散により形成した拡散抵抗及びフィール
ド酸化膜上に多結晶シリコンを堆積し、不純物のイオン
注入により所定の値に抵抗値を決める多結晶シリコン抵
抗（いわゆるポリシリコン抵抗）が用いられている。又
、素子間の相互配線には、Ａ／等の金属電極による直接
接続の他に、上記１７た抵抗体と同様の手法を用い不純
物の濃度を高くし抵抗値を著しく低下させた拡散層や多
結晶シリコンも用いられている０集積回路の高速化に伴
ない、トランジスタの微細化、寄生容量の低減、多層Ａ
ｅ配線を導入した場合の段差の軽減が要求されているが
、例えば前述した拡散層を用いた抵抗体又は相互配線は
半導体基板との間に存在する寄生容量が大きく、高速化
には不向きである。又、多結晶シリコンを用いた抵抗体
及び配線は、多結晶シリコンがフィールド酸化膜−１−
に形成される為、表面段差が増大Ｌ Ａ＃の断線等を発
生しやすい構造となっているだけでなく、抵抗体として
又は配線としてトランジスタとは別に面積を必要とし素
子の微細化に対応できなかった。
第３図は、従来のフィールド酸化膜上に形成した多結晶
シリコンを抵抗体もしくは配線と１〜で用いた半導体素
子の断面図及び平面図である。第３図に示した従来の例
は、以下にＭＩｉ、明する［程で形成される。即ち、Ｐ
型半導体基板１の主面−１−に形成されたフィールド酸
化膜２上に選択的に多結晶シリコン３を残し、層間絶縁
膜４を堆積する。その後、不純物のイオン注入により所
定の値に抵抗値を定める。しかる後に、第１開１−１部
６−１及び第２開ロ部５−２を設け、それそ）１に第１
電極６−１、第２電極６−２を形成し外部に引き出ｌ−
１他の素子と接続１．て用いる。第３図ｂｉｔ、第３図
ａの平面図を示１７ている。第３図に示１．た従来の例
においては、多結晶シリコン３がフィールド酸化膜２土
に形成されている為、Ｐ型半導体基板１との間の寄生容
量は大幅に低減できるが、表面の段差が大きく、第３図
すに示すように第１電極６−１や第２電極６−２が多結
晶シリコン３を横切る部分で、断線を発生し易いので信
頼性ト大きな問題となる。又、多結晶シリコン３をトラ
ンジスタとＵｌ：別領域の広いフィールド酸化膜２−に
に形成する為、微細化に対応できず、トランジスタ１１
７１埋め込みを用いた素子分離により縮小化できても抵
抗体は依然大きな面積を必要とするというアンバランス
な結果となって１−７オっていた。この様な従来の技術
とｉ−では、例えば特開昭５４−３７６９０号公報（で
示されたｘＦ導体装置の製造方法がある。
シリコンを抵抗体もしくは配線と１〜で用いた半導体素
子の断面図及び平面図である。第３図に示した従来の例
は、以下にＭＩｉ、明する［程で形成される。即ち、Ｐ
型半導体基板１の主面−１−に形成されたフィールド酸
化膜２上に選択的に多結晶シリコン３を残し、層間絶縁
膜４を堆積する。その後、不純物のイオン注入により所
定の値に抵抗値を定める。しかる後に、第１開１−１部
６−１及び第２開ロ部５−２を設け、それそ）１に第１
電極６−１、第２電極６−２を形成し外部に引き出ｌ−
１他の素子と接続１．て用いる。第３図ｂｉｔ、第３図
ａの平面図を示１７ている。第３図に示１．た従来の例
においては、多結晶シリコン３がフィールド酸化膜２土
に形成されている為、Ｐ型半導体基板１との間の寄生容
量は大幅に低減できるが、表面の段差が大きく、第３図
すに示すように第１電極６−１や第２電極６−２が多結
晶シリコン３を横切る部分で、断線を発生し易いので信
頼性ト大きな問題となる。又、多結晶シリコン３をトラ
ンジスタとＵｌ：別領域の広いフィールド酸化膜２−に
に形成する為、微細化に対応できず、トランジスタ１１
７１埋め込みを用いた素子分離により縮小化できても抵
抗体は依然大きな面積を必要とするというアンバランス
な結果となって１−７オっていた。この様な従来の技術
とｉ−では、例えば特開昭５４−３７６９０号公報（で
示されたｘＦ導体装置の製造方法がある。
発明が解決しようとする問題点
第３図に示しだ従来の半導体装置においては、基板との
間の寄生容量゛は小さいものの、表面段差が大きく引き
出し電極が断線し易い構成となっており、信頼性上問題
が大きい。又、抵抗体又は相ｑ、配線が、隣接するトラ
ンジスタとに４．別に面積を必要とする為、高集積化に
不向きである。
間の寄生容量゛は小さいものの、表面段差が大きく引き
出し電極が断線し易い構成となっており、信頼性上問題
が大きい。又、抵抗体又は相ｑ、配線が、隣接するトラ
ンジスタとに４．別に面積を必要とする為、高集積化に
不向きである。
本発明に１、かかる点に鑑みてなされたもので、基板と
の間の寄生容量を小さく維持１−だ状態で、表面段差が
小さく引き出ｊ〜電極の断線の少ない、しかも高集積化
可能な抵抗体又は相〜゛、配線用素子を提供することを
目的とｌ〜でいる。
の間の寄生容量を小さく維持１−だ状態で、表面段差が
小さく引き出ｊ〜電極の断線の少ない、しかも高集積化
可能な抵抗体又は相〜゛、配線用素子を提供することを
目的とｌ〜でいる。
問題点を解決するだめの手段
本発明Ｎ： Ｉｚ記問題点を解決するため、半導体基板
の主面側に形成され、底面部及び側面部に絶縁膜を有す
る溝が、導電性材料で埋められており、導電性材料上に
堆積された絶縁膜に複数の開口部を設け、引き出し電極
を設ける。又、半導体基板の主面側に形成された溝を、
隣接するトランジスタの素子分離に用いる。
の主面側に形成され、底面部及び側面部に絶縁膜を有す
る溝が、導電性材料で埋められており、導電性材料上に
堆積された絶縁膜に複数の開口部を設け、引き出し電極
を設ける。又、半導体基板の主面側に形成された溝を、
隣接するトランジスタの素子分離に用いる。
作用
本発明は」−記した構成により、抵抗体もＬ＜は相互配
線になる導電性材料が基板中に埋め込寸れた状態となる
ので、表面段差を著しく低減でき、引き出ｌ〜電極の断
線を防ぐことができる。又、溝を隣接するトランジスタ
の素子分離に用いることで、抵抗体も１−＜は相互配線
の為の特別な領域を設ける必要がないので高集積化が可
能となる。
線になる導電性材料が基板中に埋め込寸れた状態となる
ので、表面段差を著しく低減でき、引き出ｌ〜電極の断
線を防ぐことができる。又、溝を隣接するトランジスタ
の素子分離に用いることで、抵抗体も１−＜は相互配線
の為の特別な領域を設ける必要がないので高集積化が可
能となる。
実施例
第１図は本発明の半導体装置の第１の実施例を６・＼−
７ 示す断面構造図及び平面図である。第１図ａにおいて、
第３図と等価な構成部分には同一の参照番号及び記号を
付して示す。第１図に示１−だ本発明の第１の実施例は
、Ｐ型半導体基板１に形成した矩形状の溝の側面及び底
面に溝部酸化膜７を熱酸化等の方法で形成１−１しかる
後に多結晶７リコン３でこの溝を埋める。溝部酸化膜了
の効果により、Ｐ型半導体基板１より多結晶シリコン３
は電気的に切り離された状態となる。多結晶シリコン３
を抵抗体として用いる場合には、所定の不純物量をイオ
ン注入等の方法により導入し、一定の抵抗値を得る。又
、多結晶シリコン３を単なる相互配線として用いる場合
には、より高濃度に不純物を注入すれば良い。多結晶シ
リコン３による情理めは、半導体基板」二の全面に多結
晶シリコンを堆積し、しかる後にドライエッチ等の方法
を用いて行なう。
７ 示す断面構造図及び平面図である。第１図ａにおいて、
第３図と等価な構成部分には同一の参照番号及び記号を
付して示す。第１図に示１−だ本発明の第１の実施例は
、Ｐ型半導体基板１に形成した矩形状の溝の側面及び底
面に溝部酸化膜７を熱酸化等の方法で形成１−１しかる
後に多結晶７リコン３でこの溝を埋める。溝部酸化膜了
の効果により、Ｐ型半導体基板１より多結晶シリコン３
は電気的に切り離された状態となる。多結晶シリコン３
を抵抗体として用いる場合には、所定の不純物量をイオ
ン注入等の方法により導入し、一定の抵抗値を得る。又
、多結晶シリコン３を単なる相互配線として用いる場合
には、より高濃度に不純物を注入すれば良い。多結晶シ
リコン３による情理めは、半導体基板」二の全面に多結
晶シリコンを堆積し、しかる後にドライエッチ等の方法
を用いて行なう。
多結晶シリコン３上には、層間絶縁膜４を形成し開口部
を複数個（第１開ロ部６−１と第２開ロ部５−２）設け
、それぞれ第１電極６−１及び第２電極６−２を用いて
、他の回路と接続する。第１７・・− 図すは、第１図ａの平面図を示（〜でいる。
を複数個（第１開ロ部６−１と第２開ロ部５−２）設け
、それぞれ第１電極６−１及び第２電極６−２を用いて
、他の回路と接続する。第１７・・− 図すは、第１図ａの平面図を示（〜でいる。
以−Ｆ説明Ｉ−だ様に本発明によれば、導電性材料であ
る多結晶シリコン３が基板中に埋め込捷れている為に、
表面の段差は著しく小さい。従って、第１電極６−１及
び第２電極６＝２が断線することは殆んどなく、信頼性
を高めることが可能となる。又、第１図で示し〜だ本発
明の第１の実施例でｆｄ：、導電性桐材と１〜で不純物
をイオン注入した多結晶シリコンを用いた抵抗体も１〜
〈は相！ｊ配線を示したが、多結晶シリコンの代りに金
属もｌ−２〈は金属シリケイトを用いれば、表面段差が
茗（７く低減された状態で１７かも低抵抗で集積回路内
部の相互配線を実現することもできる。
る多結晶シリコン３が基板中に埋め込捷れている為に、
表面の段差は著しく小さい。従って、第１電極６−１及
び第２電極６＝２が断線することは殆んどなく、信頼性
を高めることが可能となる。又、第１図で示し〜だ本発
明の第１の実施例でｆｄ：、導電性桐材と１〜で不純物
をイオン注入した多結晶シリコンを用いた抵抗体も１〜
〈は相！ｊ配線を示したが、多結晶シリコンの代りに金
属もｌ−２〈は金属シリケイトを用いれば、表面段差が
茗（７く低減された状態で１７かも低抵抗で集積回路内
部の相互配線を実現することもできる。
第２図ａ、ｂは、本発明の半導体装置の第２の実施例を
示す断面図及び平面図である。第２図において、第１図
及び第３図と等価な構成部分には同一の参照番号及び記
号を付１〜て示すものとする。
示す断面図及び平面図である。第２図において、第１図
及び第３図と等価な構成部分には同一の参照番号及び記
号を付１〜て示すものとする。
第２図に示した実施例は、本発明の抵抗体も１７くは相
互配線を、バイポーラトランジスタの埋め込みを用いた
素子分離に適用したもので、バイポーラ（・ランジスタ
の素子分離の溝を用いて抵抗体もｌ〜くけ相互配線を形
成］〜、高集積化を可能とするものである。第２同色に
おいて、バイポーラトランジスタのコレクタ領域８、ベ
ース領域９、エミッター領域１ｏには、それぞれコレク
タ電極１１、ベース電極１２、エミッター電極１３がそ
れぞれ接続される。バイポーラトランジスタの周囲には
溝が形成され、この溝により素子分離されバイポーラト
ランジスタの側面は他の素子と切り離される。バイポー
ラトランジスタの周囲に設けられた溝内は、溝部酸化膜
７により底面部及び側面部に酸化膜が形成され、Ｐ型半
導体基板１から電気的に切り離され、溝内部には抵抗体
もしくは相互配線と１７で多結晶シリコン３を埋め込み
平坦化する。多結晶シリコン３を抵抗体として用いる場
合は、所定の抵抗値となる様にイオン注入のドーズ量を
選び、多結晶シリコン３にイオン注入を行々う。多結晶
シリコン３には、層間絶縁膜４に複数の開口部を設けて
第１電極６−１及び第２電極６−２を用いて外部と接続
する。
互配線を、バイポーラトランジスタの埋め込みを用いた
素子分離に適用したもので、バイポーラ（・ランジスタ
の素子分離の溝を用いて抵抗体もｌ〜くけ相互配線を形
成］〜、高集積化を可能とするものである。第２同色に
おいて、バイポーラトランジスタのコレクタ領域８、ベ
ース領域９、エミッター領域１ｏには、それぞれコレク
タ電極１１、ベース電極１２、エミッター電極１３がそ
れぞれ接続される。バイポーラトランジスタの周囲には
溝が形成され、この溝により素子分離されバイポーラト
ランジスタの側面は他の素子と切り離される。バイポー
ラトランジスタの周囲に設けられた溝内は、溝部酸化膜
７により底面部及び側面部に酸化膜が形成され、Ｐ型半
導体基板１から電気的に切り離され、溝内部には抵抗体
もしくは相互配線と１７で多結晶シリコン３を埋め込み
平坦化する。多結晶シリコン３を抵抗体として用いる場
合は、所定の抵抗値となる様にイオン注入のドーズ量を
選び、多結晶シリコン３にイオン注入を行々う。多結晶
シリコン３には、層間絶縁膜４に複数の開口部を設けて
第１電極６−１及び第２電極６−２を用いて外部と接続
する。
多結晶シリコン３を相互結線として用いる場合には、イ
オン注入時の不純物のドーズ量を増やして低抵抗化する
。さらに低抵抗化ｊ〜だ相互結線を ゛形成する場合に
は、多結晶シリコン３に代り、金属も１〜〈は金属シリ
ケイトを溝内に埋め込めば良い。第２図すば、第２図ａ
のＮＩＬ面図を示１．ている。
オン注入時の不純物のドーズ量を増やして低抵抗化する
。さらに低抵抗化ｊ〜だ相互結線を ゛形成する場合に
は、多結晶シリコン３に代り、金属も１〜〈は金属シリ
ケイトを溝内に埋め込めば良い。第２図すば、第２図ａ
のＮＩＬ面図を示１．ている。
第２図に示ｉ−だ本発明の半導体装置の第２の実施例の
ように、隣接するトランジスタの素子分離の溝と、抵抗
体又は相１７配線の形成の為の溝を共有することで、チ
ップの面積の増大を防ぎ高集積化を達成できる。
ように、隣接するトランジスタの素子分離の溝と、抵抗
体又は相１７配線の形成の為の溝を共有することで、チ
ップの面積の増大を防ぎ高集積化を達成できる。
発明の効果
以」二連べてきたように、本発明によれば次の効果を得
ることができる。
ることができる。
（１）半導体基板の主面側に形成した、絶縁膜で被われ
た溝に、導電性材料を埋め込み抵抗体もしくは相互配線
と１〜で用いるので、表面の段差が著しく低減され、引
き出１−電極が、抵抗体もしくは相互配線を横切っても
この部分における断線が起きに＜＜、信頼性を向上でき
る。
た溝に、導電性材料を埋め込み抵抗体もしくは相互配線
と１〜で用いるので、表面の段差が著しく低減され、引
き出１−電極が、抵抗体もしくは相互配線を横切っても
この部分における断線が起きに＜＜、信頼性を向上でき
る。
１０ゝ−・′
（２）隣接するトランジスタの素子分離の溝に、導電性
材料を埋め込み抵抗体も］−くは相互配線とｌ−で用い
ることで、面積の増大を防ぎ高集積化が可能となる。
材料を埋め込み抵抗体も］−くは相互配線とｌ−で用い
ることで、面積の増大を防ぎ高集積化が可能となる。
第１図ａ、第２図ａは本発明の実施例における半導体装
置の断面図、第１図す、第２図すは同装置の平面図、第
３図乙は従来の半導体装置の断面図、第３図ｂｌ１７を
同装置の平面図である。 １・・・・・・Ｐ型半導体基板、３・・・・・・多結晶
シリコン層、４・・・・・・層間絶縁膜、６−１・・・
・・第１開口部、６−２・・・・・・第２開口部、６−
１・・・・・・第１電極、６−２・・・・・・第２電極
、７・・・・・・溝部酸化膜。
置の断面図、第１図す、第２図すは同装置の平面図、第
３図乙は従来の半導体装置の断面図、第３図ｂｌ１７を
同装置の平面図である。 １・・・・・・Ｐ型半導体基板、３・・・・・・多結晶
シリコン層、４・・・・・・層間絶縁膜、６−１・・・
・・第１開口部、６−２・・・・・・第２開口部、６−
１・・・・・・第１電極、６−２・・・・・・第２電極
、７・・・・・・溝部酸化膜。
Claims (3)
- （１）半導体基板の主面側に形成され底面部及び側面部
に絶縁膜を有する溝が、導電性材料で埋められており、
前記導電性材料上に形成された層間絶縁膜に選択的に複
数の開口部を設け前記半導体基板の主面側より導電性材
料に電極を設けてなる半導体装置。 - （２）半導体基板の主面側に形成された溝が、隣接する
トランジスタの素子分離に用いられている特許請求の範
囲第１項記載の半導体装置。 - （３）導電性材料が、不純物を含む多結晶シリコン、金
属、又は金属シリサイドである特許請求の範囲第１項ま
たは第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24659185A JPS62105461A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24659185A JPS62105461A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105461A true JPS62105461A (ja) | 1987-05-15 |
Family
ID=17150693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24659185A Pending JPS62105461A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105461A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282034U (ja) * | 1988-12-13 | 1990-06-25 | ||
| JPH0412530A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electron Corp | 半導体集積回路 |
| JPH0499366A (ja) * | 1990-08-17 | 1992-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| US5510298A (en) * | 1991-09-12 | 1996-04-23 | Texas Instruments Incorporated | Method of interconnect in an integrated circuit |
-
1985
- 1985-11-01 JP JP24659185A patent/JPS62105461A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282034U (ja) * | 1988-12-13 | 1990-06-25 | ||
| JPH0412530A (ja) * | 1990-05-02 | 1992-01-17 | Matsushita Electron Corp | 半導体集積回路 |
| JPH0499366A (ja) * | 1990-08-17 | 1992-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5510298A (en) * | 1991-09-12 | 1996-04-23 | Texas Instruments Incorporated | Method of interconnect in an integrated circuit |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
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