JP2834017B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2834017B2
JP2834017B2 JP7031346A JP3134695A JP2834017B2 JP 2834017 B2 JP2834017 B2 JP 2834017B2 JP 7031346 A JP7031346 A JP 7031346A JP 3134695 A JP3134695 A JP 3134695A JP 2834017 B2 JP2834017 B2 JP 2834017B2
Authority
JP
Japan
Prior art keywords
resin
ceramic substrate
resin frame
integrated circuit
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7031346A
Other languages
English (en)
Other versions
JPH08203942A (ja
Inventor
次男 増田
泰弘 黒川
季夫 森重
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NAITO DENSEI KOGYO KK
NEC Corp
Original Assignee
NAITO DENSEI KOGYO KK
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NAITO DENSEI KOGYO KK, Nippon Electric Co Ltd filed Critical NAITO DENSEI KOGYO KK
Priority to JP7031346A priority Critical patent/JP2834017B2/ja
Publication of JPH08203942A publication Critical patent/JPH08203942A/ja
Application granted granted Critical
Publication of JP2834017B2 publication Critical patent/JP2834017B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に半導体素子をセラミックス基板に搭載する際の
取付け構造を改良した半導体集積回路装置に関する。
【0002】
【従来の技術】図4は、この種の従来の半導体集積回路
容器を示す断面図である。
【0003】図4を参照して、半導体素子41は、セラ
ミックス容器基板42に半田等の共晶ロー材またはエポ
キシ樹脂等による接着剤によって固着される。セラミッ
クス容器基板(「セラミックス基板」ともいう)42は
半導体素子41の内部電極48と金属細線(ボンディン
グ・ワイヤ)44によって電気的に接続される内部電極
43を有し、内部電極43と容器の外部電極45とは、
セラミックス容器基板42に設けられた容器内部金属配
線46により電気的に接続されている。なお、内部電極
43と半導体素子41の内部電極48との電気的接続
は、半導体素子41をセラミックス容器基板42へ固着
した後に行なわれる。
【0004】その後、金属細線44により電極間接続後
半導体素子を保護するため抵抗溶接または共晶ロー材等
によって、金属蓋47により封止される。
【0005】あるいは、図5に示すように、パッケージ
コストを下げるためにセラミックス容器基板に段差を設
ける(図4参照)ことなく、セラミックス基板51を板
状とし、半導体素子52を搭載して固着した後、半導体
素子52の内部電極56とセラミックス容器基板51の
内部電極55との電気接続を行い、その後、気密封止を
することなく樹脂54にて半導体素子面及び金属細線5
3を覆うことにより、半導体素子52を保護している。
【0006】図4及び図5に示す従来の半導体集積回路
容器は、通常セラミックBGA(Ball Grid Array、ボ
ール・グリッド・アレイ)と称呼される構成からなり、
外部電極45、57は、略球形(ボール)の形状とされ
セラミックス容器基板42の一側端面に格子状(アレイ
状)に配設されている。なお、セラミックス容器基板4
2、51としては多層セラミック基板を用いることがで
きる。
【0007】BGAとしては、他にプラスチックBGA
等もあり、これは、両面プリント配線基板の一側にLS
Iベアチップを搭載し、一側の配線はスルーホールを介
して他側に通じ、他側に球形の半田を取付け、球形の半
田をパッケージ端子として格子状(2次元アレイ状)に
配設してなるものであるが、トランスファモールド(熱
硬化性樹脂を加熱室で可塑化させ加熱した金型キャビテ
ィに圧入して成形する)で封止を行なっており、高密度
配線が難しいことの他、基板の反り等により半田端子底
面の高さのバラツキが生じる等プラスチックBGA特有
の問題がある。
【0008】
【発明が解決しようとする課題】図4を参照して説明し
たセラミックス材料を基材とした半導体装置は、本来気
密封止型のパッケージが多く、このためパッケージの材
料費及び半導体素子の組立てに要する費用が高くつき、
量産性に乏しく高価格であるという問題を有する。
【0009】また、価格の低減を目的として、半導体素
子の表面を樹脂で覆い、気密封止しない半導体装置も現
れてはいる(図5参照)。この場合、基板に搭載された
半導体素子及び金属細線等を覆うための樹脂として、一
般に液状の樹脂が用いられている。
【0010】しかしながら、液状の樹脂を用いた場合樹
脂が流れ出し、半導体素子をうまく覆うことができずに
半導体素子周辺にも樹脂が流れ出してしまうという問題
が生じることになる。
【0011】この問題点を克服するための方法として、
例えば、粘度の高い第1の樹脂で半導体素子表面を覆
い、ついで、第1の樹脂よりも少し粘度の低い第2の樹
脂で全体を覆うといった2段階で行うものがあるが、こ
の場合、1回目の樹脂をベークして固まってから2回目
の樹脂で覆うことになるため、工程が増えると共に安定
した形状に封止することが非常に難しくなり、自動化に
は全く不向きでコスト悪化の原因になる。
【0012】本発明は上記した従来技術の問題点に鑑み
てなされたものであって、セラミックス材料を基材とし
たパッケージを樹脂で保護する低価格の半導体装置を提
供することを目的とする。
【0013】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体素子を搭載するセラミックス基板
の一面に該半導体素子上に形成された電極と導線に
より電気的に接続された電極を有し、該セラミックス基
板の前記一面と相対する面に格子状に配設された
電極を有し、該半導体素子は前記セラミック基板に固着
され、前記セラミックス基板に嵌合される樹脂枠を備
え、前記樹脂枠が、樹脂を充填するための開口端側から
前記セラミックス基板の前記一主面側に向かって開口断
面幅が次第に拡がっている形状を有し、前記半導体素子
及び導線が、前記樹脂枠の前記開口端から注入された樹
脂で覆われてなる、ことを特徴とする半導体集積回路装
置を提供する。
【0014】また、本発明は、セラミックス材料を基材
とした半導体装置の半導体素子表面を樹脂で保護するこ
とを目的とし、半導体素子表面よりも高く半導体装置外
形よりも大きい樹脂枠によって半導体装置を囲み、その
樹脂枠内部へ樹脂を充填し樹脂ベークを行う半導体集積
回路装置の製造方法を提供する。
【0015】また、本発明においては、半導体素子面と
対向する面に素子電極と電気的に接続された格子状に配
置している電極を有するが、樹脂枠寸法は電極面までに
は至らないことを特徴としている。
【0016】本発明においては、このような樹脂枠形状
を取ることによって電極面へ樹脂が流れ込むことなく、
素子表面のみを覆うことができることを特徴とする。
【0017】
【作用】本発明によれば、半導体装置は、半導体素子搭
載面に素子の電極と接続される電極を有し、その裏面に
は、格子状に配列された、半田または銅及びそれに準ず
る合金からなる球状の外部電極を有するセラミックス基
板に、共晶合金または導電性ペーストによって半導体素
子を固着後、金属細線にて接続することにより電気的及
び機械的な接続が完了する。
【0018】次に、半導体装置を保護するために、半導
体素子面よりも高く、半導体装置の外形寸法よりも大き
い樹脂枠を半導体装置素子面側より装着する。
【0019】樹脂枠の高さについては、外部電極面を越
えることはないものとする。
【0020】そして、樹脂枠内部に半導体素子搭載面か
らエポキシまたはそれに準ずる熱硬化型樹脂を充填し、
樹脂ベークを行うことにより半導体装置の保護が完了す
る。なお、樹脂枠と充填する樹脂は、低応力で密着性と
耐熱性及び絶縁性に優れた特性を有するものとする。
【0021】本発明によれば、上記樹脂枠を用いること
により、樹脂封止工程は従来の2段階から1回の工程で
処理できることになる。
【0022】また、本発明によれば、樹脂封止後にセラ
ミックス基板へ球状の外部電極を取付けることが必要と
される場合、半導体素子面及び金属細線を破損すること
なく容易に外部電極の取付が行えるという利点がある。
【0023】さらに、本発明によれば、樹脂封止用の治
具を用いることによって、樹脂封止工程の自動化が可能
になり生産効率を著しく向上させることが出来る。
【0024】樹脂封止用の治具を用いた封止方法につい
ては、まず150℃付近の温度にて常時加熱している治
具へ、樹脂充填面を下面に、半導体装置装着面を上面に
向けて樹脂枠を装着し、続いて半導体装置を装着する。
【0025】樹脂枠への半導体装置の装着は、半導体素
子面が下面に、外部電極取付面が上面になるよう装着す
る。
【0026】そして樹脂枠と半導体装置の装着が全て完
了した後、治具の型締めを行う。
【0027】次に、予熱によって軟化させた樹脂が圧力
をかけて樹脂充填面から樹脂枠内へ約2分から3分の短
時間で充填し、圧入完了後直ちに樹脂ベークを行うこと
により、樹脂枠及び樹脂により保護された半導体装置が
多量に一体成形されるものである。
【0028】このように、本発明によれば、樹脂封止工
程の自動化が可能になり、小型で量産性があるセラミッ
クス材料を基材とした半導体装置の供給が可能とされ
る。すなわち、本発明は、樹脂枠を用いたことにより、
半導体素子周辺への樹脂の流出が回避されると共に、粘
度の高い樹脂を用いた後にそれよりも多少粘度の低い樹
脂で覆うといった2段階の樹脂ベーク工程を必要とする
ことがなく、1回の樹脂ベーク工程で済み、さらにベー
ク治具を用いて樹脂ベークを行うことにより自動化が可
能になる。
【0029】さらに、本発明によれば、樹脂選定につい
ても粘度を考慮する必要がないことから、選択肢が広が
り安価で特性レベルの高い材料を選ぶことができる。
【0030】
【実施例】本発明の実施例について図面を参照して説明
する。
【0031】図1は、本発明の実施例を示す縦断面図で
ある。
【0032】図1を参照して、半導体装置12を、半導
体素子面14′が上面、外部電極13が下面になるよう
に設置する。なお、半導体素子14の内部電極16とセ
ラミックス容器基材(単に「セラミックス基板」ともい
う)10上の内部電極17とは金属細線18にて電気的
に接続され、内部電極17とセラミックス容器基材10
の下面に設けられた外部電極13とは容器内部金属配線
19により電気的に接続されている。外部電極13は、
半田又は銅あるいはこれに準ずる合金からなり、球形の
形状を有し、格子状(2次元アレイ状)に配設されてい
る。
【0033】半導体素子面14′を保護するため樹脂枠
11を上面から覆い、続いて、半導体素子面14′方向
から樹脂枠11の内部に樹脂15を充填する。
【0034】樹脂枠11と充填する樹脂15は、好まし
くは、熱硬化型エポキシまたはそれに準ずる樹脂からな
り、それらの樹脂の特性は、低応力、かつ密着性と耐熱
性及び絶縁性に優れているものとする。
【0035】図2は、本実施例における樹脂枠の構成を
説明する図である。図2(a)は樹脂枠の側面図を、図
2(b)は樹脂枠の平面図を示している。
【0036】図2を参照して、樹脂枠21の上側端面は
樹脂充填面22を、下側端面は半導体装置を設置する側
を表わしており、樹脂充填面22から樹脂を充填する際
に樹脂が十分流れ込むように、樹脂充填面22から半導
体装置設置面23に向かって、断面の幅が次第に拡大す
るような構成とされている。
【0037】また、樹脂枠21の高さ寸法は、半導体装
置の外部端子面(下側端面)に至らないような構造とさ
れる。これは、図1を参照して、半導体装置12は下側
端面に格子状に形成された球状の外部電極13を有し、
外部電極13は不図示のプリント回路基板と半田接合さ
れるが、その際、樹脂枠11が外部電極13より下方に
突出して外部電極13とプリント回路基板との半田接合
を困難にするという問題を回避するものである。
【0038】図3は、本実施例における樹脂ベーク治具
を説明するための断面図である。図3及び図1を参照し
て、本実施例の半導体装置の製造方法を説明する。
【0039】図3を参照して、治具本体31は、上治具
34と下治具35の二つの主要部材からなり、上治具3
4は、下治具35の樹脂充填口33を介して樹脂を圧入
する際にセラミックス基板を固定する働きを有する。上
治具34と下治具35は位置合わせ用フック36によ
り、設置位置にズレが生じないように位置合わせして型
締めされる。そして、樹脂圧入時点でセラミックス基板
に外部電極が取付られていない場合には上治具34は平
板とされ、樹脂圧入時点でセラミックス基板に外部電極
が取付られている場合には、上治具34の端面には外部
電極13の形状及び電極の数に従いザグリ部が設けられ
ている。
【0040】図3を参照して、まず、治具本体31の下
治具35に設けられた樹脂枠固定位置32へ樹脂枠(不
図示)を装着し(図2の樹脂充填面22が下側とな
る)、続いて半導体装置(不図示)を装着する。その
際、セラミックス基板の縁が樹脂枠の肩部24(図2参
照)に当接する。
【0041】樹脂枠及び半導体装置を装着した後、治具
本体31を型締めし、樹脂充填口33から樹脂枠の内部
へ樹脂を充填させる。このような工程により、樹脂封止
工程の自動化が達成される。
【0042】なお、本実施例においては、セラミックス
基板として好ましくは多層セラミック基板が用いられ
る。
【0043】
【発明の効果】以上説明したように、本発明の製造方法
によれば、樹脂枠を用いたことにより、半導体素子周辺
への樹脂の流出が回避されると共に、粘度の高い樹脂を
用いた後に多少粘度の低い樹脂で覆うといった2段階の
樹脂ベーク工程を必要とすることなく1回の樹脂ベーク
工程で済み、さらにベーク治具を用いて樹脂ベークを行
うことにより自動化が可能とされ、量産に適し、安価で
高機能な半導体集積回路装置を提供することができる。
【0044】また、本発明によれば、製造コストが低減
され、小型かつ電気的特性の良好な半導体集積回路を提
供することができる。
【0045】さらに、本発明によれば、樹脂選定につい
ても粘度を考慮する必要がないことから、選択肢が広が
り安価で特性レベルの高い材料を選ぶことができるとい
う利点を有する。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】本発明における樹脂枠の構成を説明する図であ
る。 (a) 樹脂枠の側面図である。 (b) 樹脂枠の平面図である。
【図3】本発明の一実施例における樹脂ベーク治具の例
を示す図である。
【図4】従来の気密封止型の半導体装置を示す断面図で
ある。
【図5】従来の非気密封止型の半導体装置を示す断面図
である。
【符号の説明】
10 セラミックス容器基板 11 樹脂枠 12 半導体装置 13 外部電極 14 半導体素子 14′ 半導体素子面 15 樹脂 16 半導体素子の内部電極 17 内部電極 18 金属細線 19 容器内部金属配線 21 樹脂枠 22 樹脂充填面 23 半導体装置設置面 31 治具本体 32 樹脂枠固定位置 33 樹脂充填口 41 半導体素子 42 セラミックス容器基板 43 内部電極 44 金属細線 45 外部電極 46 容器内部金属配線 47 金属蓋
フロントページの続き (72)発明者 森重 季夫 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平8−83868(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/56 H01L 21/60 311 H01L 23/15

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体素子を搭載するセラミックス基板の
    一主面に、該半導体素子上に形成された電極と導線によ
    り電気的に接続された電極を有し、該セラミックス基板
    の前記一主面と相対する裏面に、格子状に配設された電
    極を有し、該半導体素子は前記セラミック基板に固着さ
    れ、 前記セラミックス基板に嵌合される樹脂枠を備え、 前記樹脂枠が、 樹脂を充填するための開口端側から前記
    セラミックス基板の前記一主面側に向かって開口断面幅
    が次第に拡がっている形状を有、 前記半導体素子及び導線が、前記樹脂枠の前記開口端か
    ら注入された樹脂で覆われてなる、ことを特徴とする半
    導体集積回路装置。
  2. 【請求項2】前記格子状に配設された電極が、半田、
    銅、又はこれに準ずる合金から成り、略球形の形状とさ
    れたことを特徴とする請求項1記載の半導体集積回路装
    置。
  3. 【請求項3】前記樹脂枠は、一側が前記セラミックス基
    板の前記一主面よりも突出され、他側が前記セラミック
    ス基板の裏面に至らないように形成されたことを特徴と
    する請求項1記載の半導体集積回路装置。
  4. 【請求項4】半導体装置を搭載するセラミックス基板の
    一主面に該半導体装置に形成された電極と金属細線によ
    り電気的に接続された電極を有し、該セラミックス基板
    の相対する裏面には格子状の電極を有し、該半導体装置
    が該セラミックス基板に固着されてなる半導体集積回路
    装置の製造方法であって、 前記セラミックス基板に樹脂枠を嵌合し、 前記樹脂枠の開口端から樹脂を注入し、前記半導体素子
    面及び前記金属細線を該樹脂で覆う、ことを特徴とする
    半導体集積回路装置の製造方法。
  5. 【請求項5】前記樹脂枠が、樹脂を注入する開口端側か
    ら前記セラミックス基板の前記一主面側に向かって開口
    断面幅が次第に拡がっている形状を有する、ことを特徴
    とす る請求項4記載の半導体集積回路装置の製造方法。
  6. 【請求項6】前記樹脂枠、その上面が前記セラミック
    ス基板の上面より突出し、その下面が前記セラミックス
    基板の下面より突出しないよう形成されたことを特徴と
    する請求項記載の半導体集積回路装置の製造方法。
JP7031346A 1995-01-27 1995-01-27 半導体装置及びその製造方法 Expired - Fee Related JP2834017B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7031346A JP2834017B2 (ja) 1995-01-27 1995-01-27 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7031346A JP2834017B2 (ja) 1995-01-27 1995-01-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH08203942A JPH08203942A (ja) 1996-08-09
JP2834017B2 true JP2834017B2 (ja) 1998-12-09

Family

ID=12328675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7031346A Expired - Fee Related JP2834017B2 (ja) 1995-01-27 1995-01-27 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2834017B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338949B1 (ko) * 1999-12-14 2002-05-31 박종섭 반도체 패키지의 배선 구조

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206183A (ja) * 1992-01-29 1993-08-13 Sharp Corp 半導体装置の製造方法
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection

Also Published As

Publication number Publication date
JPH08203942A (ja) 1996-08-09

Similar Documents

Publication Publication Date Title
JP3425202B2 (ja) 電子装置パッケージ・アセンブリー
KR100281830B1 (ko) 열적개량된플립칩패키지및그제조방법
US6177725B1 (en) Semiconductor device having an improved structure for preventing cracks, improved small-sized semiconductor and method of manufacturing the same
US5136366A (en) Overmolded semiconductor package with anchoring means
US6624006B2 (en) Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip
US6812554B2 (en) Semiconductor device and a method of manufacturing the same
JP3009788B2 (ja) 集積回路用パッケージ
KR20050074922A (ko) 반도체 장치 및 그 제조 방법
US20020173069A1 (en) Mounting structure of semiconductor chip, semiconductor device and method of making the semiconductor device
JP2915282B2 (ja) プラスチックモールドした集積回路パッケージ
JPS62202548A (ja) 半導体装置
JP2834017B2 (ja) 半導体装置及びその製造方法
JP4038021B2 (ja) 半導体装置の製造方法
US20060108672A1 (en) Die bonded device and method for transistor packages
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JPH0812895B2 (ja) 半導体素子搭載ピングリッドアレイパッケージ基板
JP3045940B2 (ja) 半導体装置およびその製造方法
KR100212392B1 (ko) 반도체 패키지
US20150243623A1 (en) Semiconductor device grid array package
JPH0334561A (ja) 半導体装置
JP3419396B2 (ja) 樹脂封止形半導体装置
JP2710207B2 (ja) 半導体装置およびその製造方法
CN104465606B (zh) 可拆卸、可组装的半导体封装体堆叠结构及其制备方法
JPH0212863A (ja) 樹脂封止型半導体装置
JPH0376255A (ja) 半導体装置の実装構造

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980908

LAPS Cancellation because of no payment of annual fees