JP2833963B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2833963B2 JP2833963B2 JP5175250A JP17525093A JP2833963B2 JP 2833963 B2 JP2833963 B2 JP 2833963B2 JP 5175250 A JP5175250 A JP 5175250A JP 17525093 A JP17525093 A JP 17525093A JP 2833963 B2 JP2833963 B2 JP 2833963B2
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Description
【０００１】
【産業上の利用分野】本発明は、論理信号源と、該論理
信号源に負荷として接続される複数の論理ゲートと、該
論理ゲートと該論理信号源とを接続する配線とが半導体
基板上に形成された半導体集積回路に関し、配線による
信号遅延を等価的に零とする半導体集積回路に関する。
信号源に負荷として接続される複数の論理ゲートと、該
論理ゲートと該論理信号源とを接続する配線とが半導体
基板上に形成された半導体集積回路に関し、配線による
信号遅延を等価的に零とする半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては図６に
示されるようにＧ11で表わされる論理信号源に、ｎ個の
論理ゲートが接続される場合、これらを結ぶ配線構造は
同一のものを用いるため、単位長当りの配線容量Ｃ、配
線インダクタンスDは各配線において同一となる。この
ため位相定数βは、ωを角周波数とすると、 β＝ω√（DＣ）（１） と表わされる。単位長当りの配線容量Ｃ、配線インダク
タンスDは各配線において同一なので、位相定数βもま
た同一となる。また論理信号源であるＧ11と各ゲートと
の距離Dは通常異なっている。
示されるようにＧ11で表わされる論理信号源に、ｎ個の
論理ゲートが接続される場合、これらを結ぶ配線構造は
同一のものを用いるため、単位長当りの配線容量Ｃ、配
線インダクタンスDは各配線において同一となる。この
ため位相定数βは、ωを角周波数とすると、 β＝ω√（DＣ）（１） と表わされる。単位長当りの配線容量Ｃ、配線インダク
タンスDは各配線において同一なので、位相定数βもま
た同一となる。また論理信号源であるＧ11と各ゲートと
の距離Dは通常異なっている。
【０００３】このため位相定数と長さの積は β1 D1 ≠β2 D2 ≠…≠βn Dn （２） となりすべての配線が固有の異なった値をもっている。
このため論理信号源から発信された信号の位相遅れは論
理ゲートＧ21，Ｇ22，…Ｇ2nで全て異なっている。この
ため論理ゲートＧ21，Ｇ22，…Ｇ2nで新たな信号処理を
同時に行うことは不可能である。このため信号処理を行
う時刻を各ゲートでずらしたり、クロックを十分に遅く
して、位相遅れが無視できるようにして低速度の信号処
理を行うなどの対応がされていた。
このため論理信号源から発信された信号の位相遅れは論
理ゲートＧ21，Ｇ22，…Ｇ2nで全て異なっている。この
ため論理ゲートＧ21，Ｇ22，…Ｇ2nで新たな信号処理を
同時に行うことは不可能である。このため信号処理を行
う時刻を各ゲートでずらしたり、クロックを十分に遅く
して、位相遅れが無視できるようにして低速度の信号処
理を行うなどの対応がされていた。
【０００４】
【発明が解決しようとする課題】本発明は、このような
従来の技術が有する課題に着目してなされたもので、配
線長DD1 ，D2 ，…Dn が全て異なっていても、配線遅延
が等価になり、複数の論理ゲートＧ21，Ｇ22，…Ｇ2nに
おいて、同期信号処理ができるようにした半導体集積回
路を提供することを目的としている。
従来の技術が有する課題に着目してなされたもので、配
線長DD1 ，D2 ，…Dn が全て異なっていても、配線遅延
が等価になり、複数の論理ゲートＧ21，Ｇ22，…Ｇ2nに
おいて、同期信号処理ができるようにした半導体集積回
路を提供することを目的としている。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ため、本発明が提供する半導体集積回路の要旨は以下の
２項に存する。
ため、本発明が提供する半導体集積回路の要旨は以下の
２項に存する。
【０００６】［１］ 論理信号源と、該論理信号源に負
荷として接続される複数の論理ゲートと、該論理ゲート
と該論理信号源とを接続する配線とが半導体基板上に形
成された半導体集積回路において、前記配線の少なくと
も一部がマイクロストリップ線路で成り、該マイクロス
トリップ線路の上部及び側面部に前記半導体基板とは誘
電率の異なる誘電体薄膜を接合して形成した位相補償
部、または該マイクロストリップ線路の底部に前記半導
体基板とは誘電率の異なる誘電体薄膜を接合して形成し
た位相補償部のうち、少なくとも一方を少なくとも１個
有して成り、該位相補償部における補償位相量は前記論
理信号源と前記論理ゲートを結ぶ複数の前記配線におけ
る伝達信号の位相遅延が全て等しくなるように設定され
たことを特徴とする半導体集積回路。
荷として接続される複数の論理ゲートと、該論理ゲート
と該論理信号源とを接続する配線とが半導体基板上に形
成された半導体集積回路において、前記配線の少なくと
も一部がマイクロストリップ線路で成り、該マイクロス
トリップ線路の上部及び側面部に前記半導体基板とは誘
電率の異なる誘電体薄膜を接合して形成した位相補償
部、または該マイクロストリップ線路の底部に前記半導
体基板とは誘電率の異なる誘電体薄膜を接合して形成し
た位相補償部のうち、少なくとも一方を少なくとも１個
有して成り、該位相補償部における補償位相量は前記論
理信号源と前記論理ゲートを結ぶ複数の前記配線におけ
る伝達信号の位相遅延が全て等しくなるように設定され
たことを特徴とする半導体集積回路。
【０００７】［２］ 論理信号源に各々配線を介して負
荷として接続されるｎ個（ｎは２以上の整数）の論理ゲ
ートを備えた半導体集積回路において、論理信号源と論
理ゲートを結ぶｎ本の配線の各々の異なる長さｌと位相
定数βとの対を（ｌ1 ，β1），（ｌ2 ，β2 ）…
（ｌn ，βn ）と表わしたとき各々の対の積、すなわ
ち、ｌ1 β1，ｌ2 β2 ，…ｌn βn が全て等しい
値をもつことを特徴とする半導体集積回路。
荷として接続されるｎ個（ｎは２以上の整数）の論理ゲ
ートを備えた半導体集積回路において、論理信号源と論
理ゲートを結ぶｎ本の配線の各々の異なる長さｌと位相
定数βとの対を（ｌ1 ，β1），（ｌ2 ，β2 ）…
（ｌn ，βn ）と表わしたとき各々の対の積、すなわ
ち、ｌ1 β1，ｌ2 β2 ，…ｌn βn が全て等しい
値をもつことを特徴とする半導体集積回路。
【０００８】
【実施例】図１は本発明の半導体集積回路の概念を説明
する図である。
する図である。
【０００９】同図において、論理信号源１から出た信号
はＧ21〜Ｇ2nで表わされるｎ個の論理ゲート２に配線
４，５，６，７，８によって伝達される。
はＧ21〜Ｇ2nで表わされるｎ個の論理ゲート２に配線
４，５，６，７，８によって伝達される。
【００１０】このときの配線長DDは一定ではなくそれぞ
れ異なった値となっている。さらに配線の伝搬定数の虚
部である位相定数βは、最も短い配線長Dの配線に対し
て最も大きく設定され、最も長い配線長Dの配線に対し
て最も小さく設定できるならば、 β1 D1 ＝β2 D2 ＝…＝βn Dn（３） の関係を満足させることができる。このとき、論理ゲー
ト２を結ぶ破線は等位相面（等遅延面）となる。
れ異なった値となっている。さらに配線の伝搬定数の虚
部である位相定数βは、最も短い配線長Dの配線に対し
て最も大きく設定され、最も長い配線長Dの配線に対し
て最も小さく設定できるならば、 β1 D1 ＝β2 D2 ＝…＝βn Dn（３） の関係を満足させることができる。このとき、論理ゲー
ト２を結ぶ破線は等位相面（等遅延面）となる。
【００１１】図２は図１で示される本発明の半導体集積
回路における遅波（位相補償）回路の実施例を示すため
の図である。
回路における遅波（位相補償）回路の実施例を示すため
の図である。
【００１２】同図（ａ）の構造は、半導体基板としても
ちいた半絶縁性ＧａＡｓ基板の基板上にマイクロストリ
ップ配線を構成した標準状態を示している。
ちいた半絶縁性ＧａＡｓ基板の基板上にマイクロストリ
ップ配線を構成した標準状態を示している。
【００１３】同図（ｂ），（ｃ），（ｄ）で示される構
造での位相定数に対して、標準状態の位相定数で規格化
した遅波率 （β’／β−１）×１００％ を求めると、−５０％〜２０００％の遅波率が達成でき
る。
造での位相定数に対して、標準状態の位相定数で規格化
した遅波率 （β’／β−１）×１００％ を求めると、−５０％〜２０００％の遅波率が達成でき
る。
【００１４】同図（ｂ）の構造は、マイクロストリップ
線路の配線の上部及び側面部に誘電率の大きいＴａ2 Ｏ
5 薄膜を覆設した状態を示している。実効誘電率が大き
くなるため、単位長当りのキャパシタンスＣが大きくな
る一方で、単位長当りのインダクタンスは変化しないの
で位相定数βは大きくなる。
線路の配線の上部及び側面部に誘電率の大きいＴａ2 Ｏ
5 薄膜を覆設した状態を示している。実効誘電率が大き
くなるため、単位長当りのキャパシタンスＣが大きくな
る一方で、単位長当りのインダクタンスは変化しないの
で位相定数βは大きくなる。
【００１５】同図（ｃ）の構造は、マイクロストリップ
線路の配線の底部に、Ｔａ2 Ｏ5 薄膜自体を誘電体とし
て敷設した状態を示している。この場合、誘電体厚Ｈを
薄くできると同時にεr を大きくできるため、大きな遅
波率が得られる。
線路の配線の底部に、Ｔａ2 Ｏ5 薄膜自体を誘電体とし
て敷設した状態を示している。この場合、誘電体厚Ｈを
薄くできると同時にεr を大きくできるため、大きな遅
波率が得られる。
【００１６】同図（ｄ）の構造は、誘電率の小さいポリ
イミド膜を誘電体として敷設した状態を示している。こ
の場合には遅波率を負にすることができる。
イミド膜を誘電体として敷設した状態を示している。こ
の場合には遅波率を負にすることができる。
【００１７】図３は図１で示される本発明の半導体集積
回路の実施例である。
回路の実施例である。
【００１８】遅波（位相補償）回路として図２（ｂ）の
構造を用た。図３において配線長Dに関しては、 D1 ＞D2 の関係があるため、位相定数βは、 β2 ＞β1 となり、 D1 β1 ＝D2 β2 の関係が成立する。したがって β2 ＝（D1 ／D2 ）β1（４） となり、 （D1 ／D2 −１）×１００％ の遅波率が得られる。
構造を用た。図３において配線長Dに関しては、 D1 ＞D2 の関係があるため、位相定数βは、 β2 ＞β1 となり、 D1 β1 ＝D2 β2 の関係が成立する。したがって β2 ＝（D1 ／D2 ）β1（４） となり、 （D1 ／D2 −１）×１００％ の遅波率が得られる。
【００１９】該遅波率を得るために、Ｔａ2 Ｏ5 薄膜を
誘電体薄膜として覆設している。このときの各配線の特
性インピーダンスＺは配線１に対して、 Ｚ1 ＝√（D／Ｃ1）（５） である。
誘電体薄膜として覆設している。このときの各配線の特
性インピーダンスＺは配線１に対して、 Ｚ1 ＝√（D／Ｃ1）（５） である。
【００２０】配線２に対して、 Ｚ2 ＝√(D／Ｃ2) （６） となり、単位長当りのキャパシタンスＣ1 ，Ｃ2 が異な
るため、Ｚ1 ，Ｚ2 も異なったものとなる。
るため、Ｚ1 ，Ｚ2 も異なったものとなる。
【００２１】そこで、本実施例では配線１の受け側に、 Ｒ1 ＝Ｚ1 なる無反射終端３３を設け、同時に配線２の受け側に
は、 Ｒ2 ＝Ｚ2 なる無反射終端３４を設け、信号の反射を防いでいる。
は、 Ｒ2 ＝Ｚ2 なる無反射終端３４を設け、信号の反射を防いでいる。
【００２２】図４は本発明の半導体集積回路の配線上の
波形と従来の半導体集積回路の配線上の波形との波比較
を示している。
波形と従来の半導体集積回路の配線上の波形との波比較
を示している。
【００２３】従来の半導体集積回路ではＧ11から発せら
れた信号は論理ゲートＧ21，Ｇ22へ異なった時刻に到着
するため、Ｇ21とＧ22とを同時に用いる演算のためのク
ロックは長くとる必要がある。
れた信号は論理ゲートＧ21，Ｇ22へ異なった時刻に到着
するため、Ｇ21とＧ22とを同時に用いる演算のためのク
ロックは長くとる必要がある。
【００２４】これに対して本発明の半導体集積回路で
は、Ｇ11から発せられた信号は論理ゲートＧ21，Ｇ22に
同時に到着するため、演算時間を極めて短くできる。
は、Ｇ11から発せられた信号は論理ゲートＧ21，Ｇ22に
同時に到着するため、演算時間を極めて短くできる。
【００２５】図５（ａ）は本発明の半導体集積回路を用
いたＡ／Ｄ変換器半導体集積回路のブロック図である。
いたＡ／Ｄ変換器半導体集積回路のブロック図である。
【００２６】図５（ｂ）は本発明の半導体集積回路を用
いたデマルチプレクサ（マルチプレクサのブロック図で
ある。
いたデマルチプレクサ（マルチプレクサのブロック図で
ある。
【００２７】図５（ａ）及び図５（ｂ）において、太線
で示した信号フローの部分に、本発明の半導体集積回路
を適用することにより、従来実現が難しかった１３ビッ
トの１０Ｇｂｐｓ（＝Ｇｂ／ｓｅｃ）の全並列Ａ／Ｄ変
換器や１００Ｇｂｐｓのデマルチプレクサが実現でき
る。
で示した信号フローの部分に、本発明の半導体集積回路
を適用することにより、従来実現が難しかった１３ビッ
トの１０Ｇｂｐｓ（＝Ｇｂ／ｓｅｃ）の全並列Ａ／Ｄ変
換器や１００Ｇｂｐｓのデマルチプレクサが実現でき
る。
【００２８】
【発明の効果】本発明の半導体集積回路を用いることに
より、配線長DD1 ，D2 ，…Dn が全て異なっていても、
配線遅延が等価になり、複数の論理ゲートＧ21，Ｇ22，
…Ｇ2nにおいて、同期信号処理ができる。
より、配線長DD1 ，D2 ，…Dn が全て異なっていても、
配線遅延が等価になり、複数の論理ゲートＧ21，Ｇ22，
…Ｇ2nにおいて、同期信号処理ができる。
【００２９】図５（ａ）及び図５（ｂ）において示した
ように、太線で示した信号フローの部分に、本発明の半
導体集積回路を適用することにより、従来実現が難しか
った１３ビットの１０Ｇｂｐｓ（＝Ｇｂ／ｓｅｃ）の全
並列Ａ／Ｄ変換器や１００Ｇｂｐｓのデマルチプレクサ
が実現できる。
ように、太線で示した信号フローの部分に、本発明の半
導体集積回路を適用することにより、従来実現が難しか
った１３ビットの１０Ｇｂｐｓ（＝Ｇｂ／ｓｅｃ）の全
並列Ａ／Ｄ変換器や１００Ｇｂｐｓのデマルチプレクサ
が実現できる。
【図１】本発明の半導体集積回路の概念を説明する図で
ある。
ある。
【図２】本発明の半導体集積回路における遅波（位相補
償）回路の実施例を示すための図である。
償）回路の実施例を示すための図である。
【図３】図１で示される本発明の半導体集積回路の実施
例である。
例である。
【図４】本発明の半導体集積回路の配線上の波形と従来
の半導体集積回路の配線上の波形との波比較を示した図
である。
の半導体集積回路の配線上の波形との波比較を示した図
である。
【図５】（ａ）は本発明の半導体集積回路を用いたＡ／
Ｄ変換器半導体集積回路のブロック図である。（ｂ）は
本発明の半導体集積回路を用いたデマルチプレクサ（マ
ルチプレクサのブロック図である。
Ｄ変換器半導体集積回路のブロック図である。（ｂ）は
本発明の半導体集積回路を用いたデマルチプレクサ（マ
ルチプレクサのブロック図である。
【図６】従来の半導体集積回路を説明した図である。
１ 論理信号源 Ｇ11 ２ 論理ゲート Ｇ21，Ｇ22，…Ｇ2n ４，５，６，７，８ 配線 ３ 等位相面 β 位相定数 D 配線長 １０ マイクロストリップ線路 ３１，３２ 配線 ３３，３４ 無反射終端 ６１ 論理信号源 ６２ 論理ゲート
Claims (2)
- 【請求項１】 論理信号源と、該論理信号源に負荷とし
て接続される複数の論理ゲートと、該論理ゲートと該論
理信号源とを接続する配線とが半導体基板上に形成され
た半導体集積回路において、 前記配線の少なくとも一部がマイクロストリップ線路で
成り、 該マイクロストリップ線路の上部及び側面部に前記半導
体基板とは誘電率の異なる誘電体薄膜を接合して形成し
た位相補償部、または該マイクロストリップ線路の底部
に前記半導体基板とは誘電率の異なる誘電体薄膜を接合
して形成した位相補償部のうち、少なくとも一方を少な
くとも１個有して成り、 該位相補償部における補償位相量は、前記論理信号源と
前記論理ゲートを結ぶ複数の前記配線における伝達信号
の位相遅延が全て等しくなるように設定されたことを特
徴とする半導体集積回路。 - 【請求項２】 論理信号源に各々配線を介して負荷とし
て接続されるｎ個（ｎは２以上の整数）の論理ゲートを
備えた半導体集積回路において、論理信号源と論理ゲー
トを結ぶｎ本の配線の各々の異なる長さｌと位相定数β
との対を（ｌ1，β1 ），（ｌ2 ，β2 ）…（ｌn
，βn ）と表わしたとき各々の対の積、すなわち、ｌ
1 β1 ，ｌ2 β2 ，…ｌn βn が全て等しい値を
もつことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175250A JP2833963B2 (ja) | 1993-07-15 | 1993-07-15 | 半導体集積回路 |
| US08/266,587 US5448208A (en) | 1993-07-15 | 1994-06-28 | Semiconductor integrated circuit having an equal propagation delay |
| US08/460,596 US5537061A (en) | 1993-07-15 | 1995-06-02 | Semiconductor integrated circuit having signal paths with equal propagation delays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175250A JP2833963B2 (ja) | 1993-07-15 | 1993-07-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730401A JPH0730401A (ja) | 1995-01-31 |
| JP2833963B2 true JP2833963B2 (ja) | 1998-12-09 |
Family
ID=15992889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175250A Expired - Fee Related JP2833963B2 (ja) | 1993-07-15 | 1993-07-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833963B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3934494B2 (ja) * | 2001-08-13 | 2007-06-20 | 双信電機株式会社 | ディレイライン |
| JP2004224170A (ja) | 2003-01-22 | 2004-08-12 | Honda Motor Co Ltd | 農用車輪 |
| US7332983B2 (en) * | 2005-10-31 | 2008-02-19 | Hewlett-Packard Development Company, L.P. | Tunable delay line using selectively connected grounding means |
| JP2009278253A (ja) * | 2008-05-13 | 2009-11-26 | Toshiba Corp | 高周波基板回路の遅延線路及び高周波基板回路の遅延線路の製造方法 |
| JP2011192760A (ja) * | 2010-03-12 | 2011-09-29 | Nec Corp | 半導体装置および半導体装置の製造方法 |
| WO2023245536A1 (zh) * | 2022-06-23 | 2023-12-28 | 京东方科技集团股份有限公司 | 一种显示面板、显示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128501A (ja) * | 1988-11-08 | 1990-05-16 | Mitsubishi Electric Corp | 位相調整回路 |
-
1993
- 1993-07-15 JP JP5175250A patent/JP2833963B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730401A (ja) | 1995-01-31 |
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Legal Events
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|---|---|---|---|
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