JP2821849B2 - 高次方程式の求根装置 - Google Patents

高次方程式の求根装置

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JP2821849B2 JP35447293A JP35447293A JP2821849B2 JP 2821849 B2 JP2821849 B2 JP 2821849B2 JP 35447293 A JP35447293 A JP 35447293A JP 35447293 A JP35447293 A JP 35447293A JP 2821849 B2 JP2821849 B2 JP 2821849B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はコンピュータ全般に関
し、特に、パーソナルコンピュータ、いわゆる関数電卓
など一般的なコンピュータに属する情報処理機器におい
て利用される高次方程式の求根装置に関する。
【０００２】
【従来の技術】古来、１変数の非線形方程式の解法とし
て、「ニュートン法」や「二分法」などが用いられてい
る。たとえば次の高次代数方程式について考える。
【０００３】
【数８】 式（１）は非線形方程式の一種であるから「ニュートン
法」や「二分法」で解くことができる。その他、高次代
数方程式専用の解法として、３次方程式については「カ
ルダノの方法」、４次方程式については「フェラリの解
法」などがある。このように、高次方程式の解法は種々
工夫されている。これら高次方程式の解法に望まれる事
項として次のようなものがある。 確実に解ける（失敗の可能性がない）。 精度の良い解が求まる。 短時間で（少ない計算量で）解ける。 機械的処理に適している。
【０００４】この他、方程式（１）で、Ａ≠０の場合で
も、Ａ＝０、Ｂ≠０の場合でも、またＡ＝０、Ｂ＝０、
Ｃ≠０の場合でも、すなわち５次方程式でも、４次方程
式でも、３次方程式でも同じ手法で解けるのであれば、
それも有用であると考えられる。もちろん２次方程式に
ついても同様である。
【０００５】
【発明が解決しようとする課題】上述した４つの方法で
上記の方程式（１）を解く場合、以下のような問題点が
ある。方程式（１）の右辺を左辺に移項したものをｆ
（ｘ）と置く。すなわち、
【０００６】
【数９】 とする。 これら４つの解法では、得られる根の精度は四則計
算の精度に依存する。それら四則計算は通常サブルーチ
ンとして用いられる。しかもその計算には浮動小数点方
式による四則計算が必要である。それらの計算精度が８
桁であるとすれば、得られる根の精度もせいぜい８桁に
とどまる。仮に２０桁の精度が必要な場合には、仮数部
として２０桁の精度を有する四則計算結果が得られるサ
ブルーチンから作成を始めることが必要である。 逆に根の仮数部の精度がそれほど高く要求されない
場合には、次のような問題がある。たとえば仮数部の精
度が３桁でよい場合を考える。サブルーチンとして用い
る四則演算の精度が８桁であれば、得られる根の精度に
は問題がないが、仮数部を３桁求めればすむところを、
８桁まで求めるために無駄な計算処理に時間が費やされ
る。したがって計算処理をより効率的にするためには、
求められる精度に見合った四則計算結果がより速く得ら
れるサブルーチンを準備することが必要となる。
【０００７】 上述の４つの方法でも、必要とされる
計算量は非常に多い。たとえばニュートン法では、１回
の反復計算で行なう計算は次のようなものである。
【０００８】
【数１０】 上述の式は、計算量が少なくなるように工夫されてはい
るものの、少なくとも１０回の加減算と、９回の乗算
と、１回の除算とが必要である。二分法では１回の反復
計算で行なう計算は次の式により表わされる。
【０００９】
【数１１】 上の式から明らかなように、二分法でも６回の加減算
と、５回の乗算と、１回の除算とが必要である。ニュー
トン法と比較して、加減算の回数は減少してはいるもの
の、乗除算の回数が比較的多い。計算機において行なわ
れる乗算では、通常、被乗数または乗数の一方をカウン
ト値として用い、他方の数をその回数だけ加算する方法
が用いられる。たとえば「１２３×５」の乗算を行なう
場合には、「１２３」を５回加算する。「１２３×４５
６」の乗算を行なう場合には、「１２３」を４回加算
し、加算結果を１桁上位へシフトし、さらに「１２３」
を５回加算する。さらにその加算結果を１桁上位へシフ
トし、「１２３」を６回加える。このように多数回の加
算により１つの積が得られる。
【００１０】すなわち、１回の乗算で行なわれる加算の
回数は、カウント値として用いる数の各桁の数を加えた
数となる。「１２３×４５６」の乗算の場合には加算の
回数は、カウント値として用いる数（「４５６」）の各
桁の数を加えた数（「１５」）となる。カウント値の各
桁の数の平均値を「５」と考えてもよいであろう。する
と、８桁の数と８桁の数との乗算１回は、４０回の加算
に相当すると考えられる。もちろん、演算には他にシフ
ト処理、判定処理などが必要であるから、必ずしも上述
したとおりの比率で処理時間が変化するとは言えない
が、概略の傾向を知ることはできる。除算の場合にも同
様に考えることができる。すなわち除算の場合でも、仮
数部が８桁の商を得るには、少なくとも４回の減算が行
なわれる。
【００１１】このような見積りに従って、上述のニュー
トン法および二分法で行なわれる加減算の総回数を考え
る。四則計算の処理桁数が８桁であるものとする。する
とニュートン法では、１０回の加減算と９回の乗算と１
回の除算とが必要であることから、４１０回（１０＋９
×４０＋４０）の加減算が必要である。また二分法で
は、同様に２４６回（６＋５×４０＋４０）の加減算が
必要である。周知のようにニュートン法、二分法のいず
れでも、根を得るまでには何回か反復計算を行なう必要
がある。仮に５回の反復で根が求められたとしても、ニ
ュートン法では２０５０回、二分法では１２３０回の加
減算を行なう必要がある。多くの場合より多数の反復が
必要であるし、またより高い精度が要求される場合もあ
る。そのような場合には、いずれの方法でも、必要とさ
れる加減算の回数は非常に大きな数となる。
【００１２】カルダノの方法の場合には、ニュートン法
および二分法のような反復計算は不要である。しかし、
３次項の係数が「１」でない場合には、カルダノの方法
では少なくとも７回の加減算と２０回の乗除算とが必要
となる。上述した見積りを適用すると、カルダノの方法
では８０７回（７＋２０×４０）の加減算が必要であ
る。さらに、開平計算および立方根計算が１回ずつ必要
である。場合によってはその他にさらに、三角関数や逆
三角関数の計算も必要となる。したがってカルダノの方
法でも莫大な量の計算が必要となる。 計算量以外の問題点として次のような問題点もあ
る。これはニュートン法に特有の問題であるが、ニュー
トン法では、最初の近似値ｘ1 のとり方が重要である。
仮に最初の近似値ｘ1 が与えられても、その点から出発
して順次得られる値ｘk （ｋ＝１、２、…）が、方程式
の根に収束するという保証は得られない。したがって求
根に失敗する可能性が常に存在する。また、関数ｆ
（ｘ）の１次導関数ｆ’（ｘ）が「０」と等しくなるこ
とがあり、その点にも注意が必要である。
【００１３】 二分法特有の問題として次のような問
題点がある。ｆ（ｘ）＝０なる方程式を解く場合を考え
る。二分法ではまず準備として、ｆ（ａ）＜０である点
ａと、ｆ（ｂ）＞０である点ｂとを探す。そしてその中
点ｃ＝（ａ＋ｂ）／２で関数値ｆ（ｃ）を計算する。こ
の後反復計算が行なわれることになるが、上述したよう
な適当な点ａ、ｂを求めることは簡単なように見えるが
実は非常に難しい。たとえば次のような関数ｆ（ｘ）に
ついて考える。
【００１４】
【数１２】 この式において、因数分解された式を参照すればｆ
（ａ）＜０となる点ａを見出すことは容易である。たと
えばａ＝１２３４４、または１２３４８がそのような点
である。しかし、この式ｆ（ｘ）を展開した式から、こ
のような点ａを見出すことは非常に難しい。また二分法
では｜ａ−ｂ｜が大きくなるようにａおよびｂを設定す
ればａ、ｂはより見出しやすい。しかしこの場合には反
復計算の回数が増えることが容易にわかる。逆に｜ａ−
ｂ｜が小さくなるように設定すれば反復回数はより少な
くなる。しかし上述したような条件を満たす点ａ、ｂを
見出すまでに相当の計算量が必要となる。また、二分法
の収束性はニュートン法に比べて劣るので、反復計算の
回数はより多くなる。
【００１５】 フェラリの解法は、４次方程式を３次
方程式に変えたうえでカルダノの方法などを用いたもの
である。カルダノの方法やフェラリの解法では、反復計
算の必要がなく、代数的な手法で根を求めることができ
るという利点がある。しかしこれらの方法は他の次数の
方程式には利用できない。また前述したように、四則計
算の他に開平計算（２乗根）、立方根計算（３乗根）に
加え、場合によっては三角関数や逆三角関数の計算が必
要となる。したがってこの場合に必要とされる計算量も
相当多い。以上のように高次非線形方程式の解法として
は種々考案されているが、前述したような条件をすべて
満たしているものがあるとは言い難い。それゆえにこの
発明の目的は、精度の良い解を少ない計算量で確実に得
ることができ、かつ機械的処理に適している、高次方程
式の求根装置を提供することである。
【００１６】
【課題を解決するための手段】請求項１に記載の高次方
程式の求根装置は、整数Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦ
（ただしＡ・Ｆ≠０）を係数とする方程式「Ａｘ5 ＋Ｂ
ｘ4 ＋Ｃｘ3 ＋Ｄｘ2 ＋Ｅｘ＝Ｆ」の実根を求めるため
の装置であって、根の仮数部と、符号と、小数部の桁数
とを記憶するための第１の記憶手段と、整数Ａ、Ｂ、
Ｃ、Ｄ、ＥおよびＦを初期値として記憶するための、第
２の記憶手段ＲＡ、ＲＢ、ＲＣ、ＲＤ、ＲＥおよびＲＦ
と、求めるべき根の仮数部の桁数Ｎを記憶するための第
３の記憶手段と、第２の記憶手段に記憶されている数と
所定の定数との積と、それらの積の和とを求めるための
第１の演算手段と、第１の演算手段により得られた積
と、積の和と、所定の手順により求められる所定の初期
値とを記憶するための複数個の第４の記憶手段と、第２
の記憶手段に記憶されている数のうち、所定のものに記
憶されている数の符号の正負または０の判定を行なうた
めの第１の判定手段と、第１の判定手段の判定結果に基
づき、第２の記憶手段に記憶されている数の少なくとも
一部と、第１の記憶手段に記憶されている根の符号とに
対してそれぞれ所定の処理を行なうための第２の演算手
段と、整数Ｎならびに第２の記憶手段に記憶されている
数Ａ０、Ｂ０、Ｃ０、Ｄ０およびＥ０に基づいて、次の
式 ｆ（Ｎ）＝Ａ0 ・１０5N＋Ｂ0 ・１０4N＋Ｃ0 ・１０3N
＋Ｄ0 ・１０2N＋Ｅ0・１０N により表わされるｆ（Ｎ）の値を求めるための第３の演
算手段と、値ｆ（Ｎ）と、第２の記憶手段ＲＦに記憶さ
れている数Ｆ０との大小関係を判定するための第２の判
定手段と、第２の判定手段により、値ｆ（Ｎ）が数Ｆ０
より小さいと判定されたことに応答して、不等式Ｆ０＜
ｆ（Ｎ＋１）が成立するまで整数Ｎに１を加算するため
の第４の演算手段と、判定手段により、値ｆ（Ｎ）が数
Ｆ０より大きいと判定されたことに応答して、不等式ｆ
（Ｎ）＜Ｆ０が成立するまで第２の記憶手段に記憶され
ている値をそれぞれ所定の桁数だけ上位方向にシフトす
るとともに、第１の記憶手段に記憶された根の小数部の
桁数を１増加させるための第５の演算手段と、複数個の
第４の記憶手段のうち、一方および他方の所定の２つの
第４の記憶手段に記憶された２つの数の大小関係に応じ
て、一方の第４の記憶手段に記憶された数から他方の第
４の記憶手段に記憶された数を減算し、複数個の第４の
記憶手段のうち、所定のもの同士の間で加算を行ない、
かつ第１の記憶手段に記憶された根の仮数部に１を加え
る第１の処理と、複数個の第４の記憶手段のうち、所定
のものに記憶された数を所定の桁数だけ下位方向にシフ
トし、複数個の第４の記憶手段のうち、所定のもの同士
の間で減算を行ない、かつ第１の記憶手段に記憶されて
いる数を１桁上位方向にシフトさせる第２の処理と、の
いずれかを選択的に行なうための第６の演算手段と、所
定の条件が成立するまで、第１から第６の演算手段と、
第１から第４の記憶手段と、第１から第２の判定手段と
を制御して動作させるための第１の制御手段とを含む。
【００１７】請求項２に記載の高次方程式の求根装置
は、整数Ｃ、Ｄ、ＥおよびＦ（ただしＣ・Ｆ≠０）を係
数とする方程式「Ｃｘ3 ＋Ｄｘ2 ＋Ｅｘ＝Ｆ」の実根を
求めるための装置であって、根の仮数部と、符号と、小
数部の桁数とを記憶するための第１の記憶手段と、整数
Ｃ、Ｄ、ＥおよびＦを初期値として記憶するための、第
２の記憶手段ＲＣ、ＲＤ、ＲＥおよびＲＦと、求めるべ
き根の仮数部の桁数Ｎを記憶するための第３の記憶手段
と、第２の記憶手段に記憶されている数と所定の定数と
の積と、それらの積の和とを求めるための第１の演算手
段と、第１の演算手段により得られた積と、積の和と、
それらより所定の手順に従って得られる所定の初期値と
を記憶するための複数個の第４の記憶手段と、第２の記
憶手段に記憶されている数のうち、所定のものに記憶さ
れている数の符号の正負または０の判定を行なうための
第１の判定手段と、第１の判定手段の判定結果に基づ
き、第２の記憶手段に記憶されている数の少なくとも一
部と、第１の記憶手段に記憶されている根の符号とに対
してそれぞれ所定の処理を行なうための第２の演算手段
と、整数Ｎならびに第２の記憶手段に記憶されている数
Ｃ０、Ｄ０およびＥ０に基づいて、次の式 ｆ（Ｎ）＝Ｃ0 ・１０3N＋Ｄ0 ・１０2N＋Ｅ0 ・１０N により表わされるｆ（Ｎ）の値を求めるための第３の演
算手段と、値ｆ（Ｎ）と、第２の記憶手段ＲＦに記憶さ
れている数Ｆ０との大小関係を判定するための第２の判
定手段と、第２の判定手段により、値ｆ（Ｎ）が数Ｆ０
より小さいと判定されたことに応答して、不等式Ｆ０＜
ｆ（Ｎ＋１）が成立するまで整数Ｎに１を加算するため
の第４の演算手段と、判定手段により、値ｆ（Ｎ）が数
Ｆ０より大きいと判定されたことに応答して、不等式ｆ
（Ｎ）＜Ｆ０が成立するまで第２の記憶手段に記憶され
ている値をそれぞれ所定の桁数だけ上位方向にシフトす
るとともに、第１の記憶手段に記憶された根の小数部の
桁数を１増加させるための第５の演算手段と、複数個の
第４の記憶手段のうち、一方および他方の所定の２つの
第４の記憶手段に記憶された２つの数の大小関係に応じ
て、一方の第４の記憶手段に記憶された数から他方の第
４の記憶手段に記憶された数を減算し、複数個の第４の
記憶手段のうち、所定のもの同士の間で加算を行ない、
かつ第１の記憶手段に記憶された根の仮数部に１を加え
る第１の処理と、複数個の第４の記憶手段のうち、所定
のものに記憶された数を所定の桁数だけ下位方向にシフ
トし、複数個の第４の記憶手段のうち、所定のもの同士
の間で減算を行ない、かつ第１の記憶手段に記憶されて
いる数を１桁上位方向にシフトさせる第２の処理と、の
いずれかを選択的に行なうための第６の演算手段と、所
定の条件が成立するまで、第１から第６の演算手段と、
第１から第４の記憶手段と、第１から第２の判定手段と
を制御して動作させるための第１の制御手段とを含む。
【００１８】請求項３に記載の高次方程式の求根装置
は、整数Ｄ、ＥおよびＦ（ただしＤ・Ｆ≠０）を係数と
する方程式「Ｄｘ2 ＋Ｅｘ＝Ｆ」の実根を求めるための
装置であって、根の仮数部と、符号と、小数部の桁数と
を記憶するための第１の記憶手段と、整数Ｄ、Ｅおよび
Ｆを初期値として記憶するための、第２の記憶手段Ｒ
Ｄ、ＲＥおよびＲＦと、求めるべき根の仮数部の桁数で
ある整数Ｎを記憶するための第３の記憶手段と、第２の
記憶手段に記憶されている数と所定の定数との積と、そ
れらの積の和とを求めるための第１の演算手段と、第１
の演算手段により得られた積と、積の和と、それらより
所定の手順に従って得られる所定の初期値とを記憶する
ための複数個の第４の記憶手段と、第２の記憶手段に記
憶されている数のうち、所定のものに記憶されている数
の符号の正負または０の判定を行なうための第１の判定
手段と、第１の判定手段の判定結果に基づき、第２の記
憶手段に記憶されている数の少なくとも一部と、第１の
記憶手段に記憶されている根の符号とに対してそれぞれ
所定の処理を行なうための第２の演算手段と、整数Ｎな
らびに第２の記憶手段に記憶されている数Ｄ０およびＥ
０に基づいて、次の式 ｆ（Ｎ）＝Ｄ0 ・１０2N＋Ｅ0 ・１０N により表わされるｆ（Ｎ）の値を求めるための第３の演
算手段と、値ｆ（Ｎ）と、第２の記憶手段ＲＦに記憶さ
れている数Ｆ０との大小関係を判定するための第２の判
定手段と、第２の判定手段により、値ｆ（Ｎ）が数Ｆ０
より小さいと判定されたことに応答して、不等式Ｆ０＜
ｆ（Ｎ＋１）が成立するまで整数Ｎに１を加算するため
の第４の演算手段と、判定手段により、値ｆ（Ｎ）が数
Ｆ０より大きいと判定されたことに応答して、不等式ｆ
（Ｎ）＜Ｆ０が成立するまで第２の記憶手段に記憶され
ている値をそれぞれ所定の桁数だけ上位方向にシフトす
るとともに、第１の記憶手段に記憶された根の小数部の
桁数を１増加させるための第５の演算手段と、複数個の
第４の記憶手段のうち、一方および他方の所定の２つの
第４の記憶手段に記憶された２つの数の大小関係に応じ
て、一方の第４の記憶手段に記憶された数から他方の第
４の記憶手段に記憶された数を減算し、複数個の第４の
記憶手段のうち、所定のもの同士の間で加算を行ない、
かつ第１の記憶手段に記憶された根の仮数部に１を加え
る第１の処理と、複数個の第４の記憶手段のうち、所定
のものに記憶された数を所定の桁数だけ下位方向にシフ
トし、複数個の第４の記憶手段のうち、所定のもの同士
の間で減算を行ない、かつ第１の記憶手段に記憶されて
いる数を１桁上位方向にシフトさせる第２の処理と、の
いずれかを選択的に行なうための第６の演算手段と、所
定の条件が成立するまで、第１から第６の演算手段と、
第１から第４の記憶手段と、第１から第２の判定手段と
を制御して動作させるための制御手段とを含む。
【００１９】請求項４に記載の高次方程式の求根装置
は、請求項１記載の装置であって、整数がＡ＝０および
Ｂ・Ｆ＜０なる第１の条件またはＡ＝Ｂ＝Ｃ＝０および
Ｄ・Ｆ＜０なる第２の条件を満たすか否かを判定するた
めの第３の判定手段と、第３の判定手段により第１の条
件または第２の条件が満足されたと判定されたことに応
答して、整数のＣ、ＤおよびＥと、整数Ａ〜Ｆより生成
される８ＢＤ−３Ｃ2 および８Ｂ2 Ｅ＋Ｃ3 −４ＢＣＤ
の符号を判定するための第４の判定手段と、第４の判定
手段の判定結果に従って、第１の制御手段による制御を
部分的に変更するための第２の制御手段と、第２の記憶
手段に記憶されている数Ａ０、Ｂ０、Ｃ０、Ｄ０、Ｅ０
およびＦ０より生成される以下の４つの数 Ａ0 ・１０5N＋Ｂ0 ・１０4N＋Ｃ0 ・１０3N＋Ｄ0 ・１
０2N＋Ｅ0 ・１０N −Ｆ0 ４Ｂ0 ・１０3N＋３Ｃ0 ・１０2N＋２Ｄ0 ・１０N ＋Ｅ
0 ６Ｂ0 ・１０2N＋３Ｃ0 ・１０N ＋Ｄ0 ４Ｂ0 ・１０N ＋Ｃ0 の符号を判定するための第５の判定手段と、第４の記憶
手段に格納されている所定の５つの数の間に定義される
加算または減算結果の符号を判定するための第２の判定
手段とをさらに含む。
【００２０】請求項５に記載の高次方程式の求根装置
は、整数Ｂ、Ｃ、Ｄ、ＥおよびＦ（ただしＢ・Ｆ≠０）
を係数とする方程式「Ｂｘ4 ＋Ｃｘ3 ＋Ｄｘ2 ＋Ｅｘ＝
Ｆ」の実根を求めるための装置であって、根の仮数部
と、符号と、小数部の桁数とを記憶するための第１の記
憶手段と、整数Ｂ、Ｃ、Ｄ、ＥおよびＦを初期値として
記憶するための、第２の記憶手段ＲＢ、ＲＣ、ＲＤ、Ｒ
ＥおよびＲＦと、求めるべき根の仮数部の桁数Ｎを記憶
するための第３の記憶手段と、第２の記憶手段に記憶さ
れている数と所定の定数との積と、それらの積の和とを
求めるための第１の演算手段と、第１の演算手段により
得られた積と、積の和と、所定の手順により求められる
所定の初期値とを記憶するための複数個の第４の記憶手
段と、第２の記憶手段に記憶されている数のうち、所定
のものに記憶されている数の符号の正負または０の判定
を行なうための第１の判定手段と、第１の判定手段の判
定結果に基づき、第２の記憶手段に記憶されている数の
少なくとも一部と、第１の記憶手段に記憶されている根
の符号とに対してそれぞれ所定の処理を行なうための第
２の演算手段と、整数Ｎならびに第２の記憶手段に記憶
されている数Ｂ０、Ｃ０、Ｄ０およびＥ０に基づいて、
次の式 ｆ（Ｎ）＝Ｂ0 ・１０4N＋Ｃ0 ・１０3N＋Ｄ0 ・１０2N
＋Ｅ0 ・１０N により表わされるｆ（Ｎ）の値を求めるための第３の演
算手段と、値ｆ（Ｎ）と、第２の記憶手段ＲＦに記憶さ
れている数Ｆ０との大小関係を判定するための第２の判
定手段と、第２の判定手段により、値ｆ（Ｎ）が数Ｆ０
より小さいと判定されたことに応答して、不等式Ｆ０＜
ｆ（Ｎ＋１）が成立するまで整数Ｎに１を加算するため
の第４の演算手段と、判定手段により、値ｆ（Ｎ）が数
Ｆ０より大きいと判定されたことに応答して、不等式ｆ
（Ｎ）＜Ｆ０が成立するまで第２の記憶手段に記憶され
ている値をそれぞれ所定の桁数だけ上位方向にシフトす
るとともに、第１の記憶手段に記憶された根の小数部の
桁数を１増加させるための第５の演算手段と、複数個の
第４の記憶手段のうち、一方および他方の所定の２つの
第４の記憶手段に記憶された２つの数の大小関係に応じ
て、一方の第４の記憶手段に記憶された数から他方の第
４の記憶手段に記憶された数を減算し、複数個の第４の
記憶手段のうち、所定のもの同士の間で加算を行ない、
かつ第１の記憶手段に記憶された根の仮数部に１を加え
る第１の処理と、複数個の第４の記憶手段のうち、所定
のものに記憶された数を所定の桁数だけ下位方向にシフ
トし、複数個の第４の記憶手段のうち、所定のもの同士
の間で減算を行ない、かつ第１の記憶手段に記憶されて
いる数を１桁上位方向にシフトさせる第２の処理と、の
いずれかを選択的に行なうための第６の演算手段と、所
定の条件が成立するまで、第１から第６の演算手段と、
第１から第４の記憶手段と、第１から第２の判定手段と
を制御して動作させるための第１の制御手段とを含む。
【００２１】
【作用】本発明に記載の高次方程式の求根装置では、根
の仮数部を導出する処理は固定小数点方式による加減算
とシフト処理のみである。したがって他の計算機能、す
なわち四則計算や開平計算などのサブルーチンやライブ
ラリには原則として依存する必要がない。また、必要と
する計算量が少ないので、従来よりも大幅に短い計算時
間で前述の式（１）の根を求めることができる。また根
の精度を任意に設定して、その精度の根が得られた時点
で計算処理を打ち切ることができる。さらに、次数にか
かわらず同様の手法で実根を求めることができる。ま
た、必要に応じて計算処理を並列に行なわせることがで
きるため、処理を高速化でき、機械的処理に適してい
る。
【００２２】
【実施例】
［解法の説明］まず、本発明の高次方程式の求根装置に
ついて用いられる高次方程式の解法の概略を説明する。
与えられた方程式を次の式（１）とする。
【００２３】
【数１３】 求めるべき根の仮数部の桁数を（Ｎ＋１）桁とする。 方程式（１）の係数Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦは
整数であり、かつＦ≠０であるものとする。与えられた
方程式の係数が小数部をもつ場合もあり得る。そのよう
な場合、容易に想定できる或る数を係数ＡからＦに掛け
ることにより係数を整数化することができる。もちろ
ん、この処理によって根の値が影響されることはない。
Ｆ＝０の場合には方程式（１）はｘ＝０という根を持つ
ことが容易にわかる。ｘ＝０という根以外の根を必要と
する場合には、次の方程式（３）を解けばよい。
【００２４】
【数１４】 方程式（３）は、方程式（１）の両辺をｘで割って得ら
れる方程式である。この式（３）は、式（１）において
Ａ＝０とし、Ｂの代わりにＡ、Ｃの代わりにＢ、Ｄの代
わりにＣ、Ｅの代わりにＤ、Ｆの代わりに−Ｅを代入し
て得られるものである。 方程式（１）は少なくとも１つの実根を持つものと
する。方程式（１）が５次方程式あるいは３次方程式の
場合には、実根を持つことが保証されている。しかし４
次方程式または２次方程式の場合には、係数の値によっ
ては実根を持つ場合とそうでない場合とがある。ここで
は、簡単のために、４次方程式でも２次方程式でも実根
を持つことが保証されているものとする。
【００２５】 最終的に求めるべき根の仮数部の桁数
は（Ｎ＋１）で与える。仮数部として（ｎ＋１）桁目以
降を切り捨てたｎ桁を求める場合は、Ｎ＝ｎ−１、（ｎ
＋１）桁目を四捨五入する場合にはＮ＝ｎとする。四捨
五入する場合には、求めるべき根の仮数部の桁数よりさ
らに１桁多く求める必要があるためである。たとえば、
実根の仮数部として１１桁目を四捨五入して上位１０桁
を必要とする場合には、Ｎ＝１０と設定する。なお、以
下の説明では根の仮数部は少なくとも２桁以上求めるこ
ととする。方程式（１）と桁数を定める整数Ｎとが与え
られたとき、本発明による求根装置から得られるもの
は、与えられる係数によって異なってくる。それを次の
表１に示す。
【００２６】
【表１】 表１においてアスタリスク（＊）が付されているのは、
実根を持つことが保証されている場合のみについてであ
ることを示す。なお、上記６）の場合には、Ｆ・Ｂ＜０
のときには根（４乗根）は求められない。また８）の場
合、Ｆ・Ｄ＜０のときには根（２乗根）は求められな
い。なお、５）は１）の、６）は２）の、７）は３）
の、４）は８）のそれぞれ特殊な場合である。 ［図面の概略構成］ （１） 図１から図６８ 本発明の第１の実施例の求根装置のブロック図である。
装置において行なわれている処理をわかりやすく表現す
るために、共用しても差し支えがないような回路につい
てもあえて別個の回路として表記している。たとえばこ
の図１〜図６８に示される装置では、合計して４個の加
減算器と３７個の加算器と１１個の減算器とを用いてい
るが、加算、減算をすべて直列的に１つずつ順に行なう
場合には、１個の加減算器のみがあればよい。しかし、
図に示すように別個の回路とすれば、前述のごとく処理
を並列的に行なうことができ、より高速化に適した装置
を実現できる。判定回路やその判定内容についても加減
算処理と同様である。
【００２７】（２） 図６９ 本発明の第１の実施例の求根装置の概略の処理手順を示
したものである。 （３） 図７０から図８２および図９１から図９４ 第６９図の各ステップ内で行なわれる処理の流れをより
詳細に示したものである。なお、これらのフローチャー
トおよび本願明細書に添付された図面中に記載された他
のフローチャートのすべてにおいて、「判断」を示すブ
ロック（菱形）の中には、分岐するための条件が記載さ
れている。そしてその条件が満たされているときには、
制御は菱形の水平方向に出る矢印に沿って進む。条件が
満たされていないときには菱形の下に出る矢印に沿って
制御が進む。 （４） 図８３から図８４ これらの図は、初期値の設定のステップで、後述するレ
ジスタＲ０〜Ｒ５、Ｒ６Ａ〜Ｒ６Ｄ、Ｒ７〜Ｒ２５の合
計２９個のレジスタに設定される初期値の有無およびそ
の値についてそれぞれ示したものである。解こうとする
方程式の次数により、図８３に示されるように必要とな
るレジスタが異なってくる。５次方程式の根を得る場合
には２９個のレジスタすべてが必要となる。しかし、た
とえば最大でも３次方程式のみを解けばよい場合には、
８個のレジスタ（Ｒ０〜Ｒ３、Ｒ６Ｃ、Ｒ６Ｄ、Ｒ７お
よびＲ８）のみでよい。３乗根を求める場合にのみこの
装置を用いるのであれば、さらに１個少ない７個のレジ
スタのみでよい。
【００２８】図８４は、各レジスタに設定する数を仮数
部と指数部とに分けて示してある。１つのレジスタに設
定される値は、そのレジスタに対応する行に記載された
数の和である。なお、図８３において＊１で示されてい
る５次方程式の場合、４次、３次、２次方程式も解くこ
とができる。また＊２で示される４次方程式の場合に
は、３次、２次方程式を解くこともできる。また＊３で
示される３次方程式の場合には、２次方程式をも解くこ
ともできる。さらに＊４で示される５乗根を求める場合
には、レジスタＲ６Ｂ、Ｒ６Ｃ、Ｒ６Ｄを追加すれば、
４乗根、３乗根、２乗根を解くこともできる。また＊５
で示される４乗根を求める場合には、レジスタＲ６Ｃ、
Ｒ６Ｄを追加すれば、３乗根、２乗根を求めることもで
きる。最後に＊６で示される３乗根を求める場合には、
レジスタＲ６Ｄを追加すれば２乗根を求めることができ
る。
【００２９】また図８４においてＡ、Ｂ、Ｃ、Ｄおよび
Ｅはそれぞれ、式（１）の係数でありレジスタＲＡ、Ｒ
Ｂ、ＲＣ、ＲＤおよびＲＥに記憶されている数を示す。
また図８４において仮数部、指数部がともに空白となっ
ている部分のレジスタの値は「０」である。たとえばレ
ジスタＲ８には、図８４から次の値が初期値として設定
されることがわかる。
【００３０】
【数１５】 （５） 図８５から図９０ 上述の仮数部を各係数から生成する手順を示したもので
ある。 （６） 図９８から図１００ たとえば図９１のステップＳ０４０７で行なわれる処理
ＫＣについて、どのレジスタ間にどの演算器によりどの
ような演算が行なわれ、どこに格納されるかを詳細に示
した図である。 （７） 図１０１から図１０８ たとえば図９１のステップＳ０４１１で行なわれる処理
ＫＤについて、どのようなレジスタ間に、どのような演
算器によりどのような演算が行なわれ、どのレジスタに
その値が格納されるかを詳細に示した図である。
【００３１】（８） 図１０９から図１３７ 本発明の第２の実施例の求根装置であって、与えられる
方程式が３次方程式に限定されているもののブロック図
である。 （９） 図１３８から図１４５ 第２の実施例の装置で行なわれる処理の概略手順を示
す。 （１０） 図１４６から図１５１ 第２の実施例の処理ＫＣおよび処理ＫＤの内容をより詳
細に示すものである。 （１１） 図１５２から図１５４ 第２の実施例の装置をより簡略化して示したものであ
る。第１の実施例 図１は、本発明の第１の実施例の求根装置のブロック図
である。図１を参照してこの装置は、前述した方程式
（１）の係数Ａ、Ｂ、Ｃ、Ｄ、Ｅおよび定数Ｆや、それ
らがシフトされたものを記憶するためのレジスタを有
し、それらレジスタの値に基づいて一定の判定処理を行
なうための初期値格納部２１２と、初期値格納部２１２
内の各レジスタに従い、予め定める定数との積や、それ
らの積の和や、それらから所定の手順に従って得られる
所定の初期値を自己のレジスタ内に格納するためのレジ
スタ初期値設定部２１４と、初期値格納部２１２からの
判定結果およびレジスタ初期値設定部２１４からの判定
結果に従って、各レジスタ内で行なわれる処理のための
条件を判定する条件判定部２１６と、各レジスタの内容
をシフトする回数を制御するためのシフト回数制御部２
１８と、一定の終了条件が成立したかどうかを判定し、
それによって根を求める処理を終了するか否かを定める
ための終了条件判定部２２０と、選択処理判定部２２２
と、これら各部２１２、２１４、２１６、２１８、２２
０および２２２の出力に従ってこれら各部を制御するた
めの制御部２１０とを含む。なお、この装置２００の各
部については、各部の主たる機能に従った名称を付して
いるが、それ以外の処理についても各部では実行してい
ることに注意すべきである。それらの詳細については以
後の説明から明らかとなるだろう。
【００３２】以下、回路の詳細について説明するが、そ
の前にこの回路内に用いられている主な構成要素につい
て予め簡単に説明しておく。 （１） レジスタＲＡ〜ＲＦ 与えられた係数やそれがシフトされたものを記憶するた
めのレジスタである。 （２） レジスタＲ０〜Ｒ５、Ｒ６Ａ〜Ｒ６Ｄ、Ｒ７〜
Ｒ２５ 仮数部を求めるために用いられるレジスタである。 （３） レジスタＲｗ１〜Ｒｗ５ 後述する符号Ｓ１〜Ｓ４およびレジスタＲ１〜Ｒ２５
（ただしＲ７、Ｒ２０、Ｒ２３を除く。）に設定する数
を求めるために用いるレジスタである。各レジスタにつ
いては、遅延用レジスタが設けられており、その遅延用
レジスタを用いてそれぞれ所定の桁数についてそれぞれ
のレジスタの内容を上位方向にシフトできる構造になっ
ている。たとえばレジスタＲｗ１については５桁、レジ
スタＲｗ２については１〜４桁、レジスタＲｗ３につい
ては１〜３桁、レジスタＲｗ４については１〜２桁、レ
ジスタＲｗ５については１桁それぞれ上位方向にシフト
できる。ｎ桁上位方向にシフトした場合、その値をたと
えばＲｗ２＜ｎ＞として表わす。他のレジスタも同様で
ある。
【００３３】以上のレジスタＲＡ〜ＲＦ、Ｒ０〜Ｒ５、
Ｒ６Ａ〜Ｒ６Ｄ、Ｒ７〜Ｒ２５、Ｒｗ１〜Ｒｗ５の各々
は仮数部と符号とを記憶する。小数点位置を記憶する必
要はない。したがって、これらのレジスタでは整数のみ
が取扱われる。なお、これらのレジスタの桁数は十分長
いものとする。その長さは、必要とする根の仮数部の最
大桁数や係数の仮数部の桁数によって定まる。 （４） 遅延用レジスタ 本実施例の装置では、或る数と整数「Ｎ」とを与え、そ
の或る数と１０N とを掛ける処理がしばしば現われる。
この処理を迅速に行なうために、その或る数を、その或
る数が記憶されているレジスタ内において上位方向にシ
フトする方法をとっている。そのために、レジスタ内の
値をシフト桁数だけ遅延用レジスタを通すことによりこ
のシフトが実現されている。遅延用レジスタはそのため
の１桁のレジスタである。遅延用レジスタは上述したレ
ジスタの大部分と、後述するレジスタＸＡとに１個ない
し５個付加されている。たとえば或る数に１０5Nを掛け
る場合には、５Ｎ桁そのある数を上位方向にシフトす
る。すなわち遅延用レジスタを用いて、その或る数が格
納されているレジスタの内容を５桁シフトすることをＮ
回繰返せばよい。
【００３４】（５） フラグＹＧ 処理の流れを条件により変更させるためのフラグであ
る。フラグＹＧは０、１、２のいずれかの数を記憶す
る。この処理の流れの変更は、与えられる方程式が偶数
次である場合に、確実に根が得られるようにするための
ものである。 （６） レジスタＸＡ 根の仮数部を記憶するためのレジスタである。１桁分の
遅延用レジスタを有している。レジスタＸＡの長さは、
求めるべき根の仮数部の最大桁数によって決められる。
この実施例では十分な桁長のレジスタＸＡが確保されて
いるものとする。 （７） レジスタＸＳ 根の符号を記憶するためのレジスタである。その記憶内
容は「＋」または「−」のいずれかである。
【００３５】（８） レジスタＸＤ レジスタＸＡに求められる根の仮数部のうちの小数点部
の桁数を記憶するためのレジスタである。レジスタＸＡ
に求められる根の仮数部は整数であるが、レジスタＸＤ
はレジスタＸＡに記憶された値のうち下何桁が小数部で
あるかを記憶する。２桁あれば十分であると考えられ
る。 （９） レジスタＮ 当初、求めるべき根の仮数部の桁数より「１」だけ小さ
い数を記憶するためのレジスタである。２桁あれば十分
であると考えられる。 （１０） レジスタＮＮ シフト処理を制御する際に用いられるカウンタである。
レジスタＮＮにシフトする回数を記憶し、シフトを１回
行なうごとに「１」を減ずる。そしてレジスタＮＮの値
が０となったときにシフト処理を停止する。
【００３６】たとえば符号Ｓ１を得るときには、後述す
るようにＲＡ・１０5Nが必要となる。この場合次のよう
にしてこの演算が行なわれる。まず、レジスタＲＡの内
容をレジスタＲｗ１に、レジスタＮの内容をレジスタＮ
Ｎにそれぞれ格納する。ＮＮ≠０ならばレジスタＲｗ１
の内容を５桁上位方向へシフトし、レジスタＮＮの値か
ら「１」を減じる。この処理をレジスタＮＮの値が０と
なるまで繰返す。ＮＮ＝０となったときには、レジスタ
ＲＡに記憶されていた数を「１０5N」倍したものがレジ
スタＲｗ１に得られる。すなわちレジスタＲｗ１にはＲ
Ａ・１０5Nが格納されている。 （１１） 加減算器 図において左側に２つの入力、右側に１つの出力を有
し、「±」を付して示されている。左側の上方の入力か
ら与えられる数を被加減数、左側の下方から入力される
数を加減数として加減算を行ない、その結果（和または
差）を右側より出力する。加算器として動作するか、減
算器として動作するかは制御信号に従う。すなわち、制
御信号が与えられると減算器として、与えられないとき
は加算器として動作する。被加減数、加減数の符号は問
わない。
【００３７】（１２） 加算器 図において左側に２つの入力を、右側に１つの出力を有
し、かつ「＋」を付したブロックとして示されている。
左側の上方から入力される数を被加数、左側の下から入
力される数を加数として加算を行ない、その結果（和）
を右側から出力する。被加数、加数の符号を問わないの
は同様である。 （１３） 減算器 図において、左側に２つの入力を、右側に１つの出力を
有し、かつ「−」を付したブロックとして示されてい
る。左側の上方から入力される数を被減数、左側の下か
ら入力される数を減数として減算を行ない、その結果
（差）を右側から出力するためのものである。被減数、
減数の符号を問わないのは同様である。
【００３８】（１４） 乗算器 図において、左側に２つの入力を、右側に１つの出力を
有し、かつ「×」を付したブロックとして示されてい
る。左側から与えられる被乗数および乗数の積を右側か
ら出力する。被乗数および乗数の符号を問わないのは同
様である。 （１５） 判定回路 図において、「ＪＳ」または「ＪＨ」で始まる名称を付
されたブロックとして示されている。「ＪＳ」で始まる
ものは、左側から与えられる数の符号を、場合によって
は「０」であるか否かも含めて判定するためのものであ
り、「ＪＨ」で始まるものは、入力された２個の値につ
いてその大小を判定するためのものである。
【００３９】（１６） セレクタ 図中において、左側に複数の入力、右側に１つの出力を
有し、かつ「Ｓ」で示されるブロックは、制御信号に従
って、入力のうちのいずれか１つを選択して右側に出力
するためのものである。これらセレクタの中には、レジ
スタの符号を反転させたり、あるいは特定の符号を設定
したりする処理を選択して行なうためのものもあるが、
説明を簡単にするためにすべて「セレクタ」として表記
した。 ［個々の回路の説明］図２を参照して、初期値格納部２
１２は回路２３０および２３２を含む。回路２３０およ
び２３２の詳細はそれぞれ図３および図１０に示されて
いる。図３を参照して、回路２３０は６つの回路部分２
４０、２４２、２４４、２４６、２４８および２５０を
含む。
【００４０】図４を参照して、回路２４０はセレクタ２
６０とレジスタ２６２と判定回路２６４とを含む。セレ
クタ２６０は、制御信号に応答してレジスタ２６２の格
納内容を再びレジスタ２６２に格納させるか、あるいは
レジスタ２６２内の数値の符号を反転させるためのもの
である。レジスタ２６２については前述した。以下、こ
れらレジスタについての説明は繰返さないこととする。
判定回路２６４は、ＲＡが正か、および０と等しくない
かを判定して信号ＪＳ１ａを出力するためのものであ
る。なお、以下ではレジスタ２６２をレジスタＲＡ、そ
の値を単にＲＡと呼ぶことがある。他のレジスタも同様
である。図５を参照して、回路２４２は、セレクタ２７
０とレジスタ２７２と遅延用レジスタ２７４と判定回路
２７６とを含む。セレクタ２７０はレジスタ２７２およ
び遅延用レジスタ２７４の出力との一方を選択してレジ
スタ２７２に格納させるか、あるいはレジスタ２７２内
のデータの符号を反転させるためのものである。判定回
路２７６は、ＲＢが正か、および０でないかを判定し判
定信号ＪＳ２ａを出力するためのものである。
【００４１】図６を参照して、回路２４４は、セレクタ
２８０とレジスタ２８２と２つの遅延用レジスタ２８４
および２８６と判定回路２８８とを含む。セレクタ２８
０は、レジスタ２８２の出力と、レジスタ２８６の出力
との一方を選択してレジスタ２８２に格納するか、ある
いはレジスタ２８２の格納データの符号を反転させるた
めのものである。判定回路２８８は、ＲＣの値が０以上
か、０と等しいないか、０未満かを判定して判定信号Ｊ
Ｓ３ａを出力するためのものである。図７を参照して、
回路２４６は、セレクタ２９０とレジスタ２９２と、３
つの遅延用レジスタ２９４、２９６および２９８と、判
定回路３００とを含む。判定回路３００は、ＲＤの値が
０でないか、０以上か、０未満かを判定して判定信号Ｊ
Ｓ４ａを出力するためのものである。
【００４２】図８を参照して、回路２４８は、セレクタ
３１０と、レジスタ３１２と、４つの遅延用レジスタ３
１４、３１６、３１８および３２０と、判定回路３２２
とを含む。判定回路３２２は、ＲＥの値が０以上か、０
未満かを判定して判定信号ＪＳ５ａを出力するためのも
のである。図９を参照して、回路２５０は、セレクタ３
３０と、レジスタ３３２と、５つの遅延用レジスタ３３
４、３３６、３３８、３４０および３４２と、判定回路
３４４とを含む。判定回路３４４は、ＲＦの値が０未満
かどうかを判定し、判定信号ＪＳ６ａを出力するための
ものである。図１０を参照して、図２に示される回路部
分２３２は、４つの回路３５０、３５２、３５４および
３５６を含む。以下これらについて図１１〜図１４を参
照して説明する。
【００４３】図１１を参照して、回路３５０は、セレク
タ３６０と、レジスタ３６２と、判定回路３６４とを含
む。セレクタ３６０は３つの定数０、１および２のいず
れか１つをレジスタ３６２中のフラグＹＧとして格納す
るためのものである。判定回路３６４は、フラグＹＧの
値が０か１かを判定して判定信号ＪＳ７ａを出力するた
めのものである。図１２を参照して、回路３５２はセレ
クタ３７０とレジスタ３７２とを含む。セレクタ３７０
は、レジスタ３７２に格納されている、根の仮数部の符
号を示す値ＸＳに＋を設定するか、あるいは符号を反転
するかいずれか一方の処理を選択して行なうためのもの
である。図１２を参照して、回路３５４は、セレクタ３
８０、３８４および３８８と、レジスタ３８２、３９０
および３９４と、加減算回路３８６および３９６と、判
定回路３９２とを含む。
【００４４】セレクタ３８０は定数「０」、レジスタ３
８２の出力、または加減算回路３８６の出力のいずれか
１つを選択してレジスタ３８２に根の仮数部の小数部の
桁数ＸＤとして格納するためのものである。セレクタ３
８４は定数「１」またはレジスタ３９０に格納された求
める根の桁数より１つ少ない値Ｎのいずれか一方を選択
して加減算回路３８６に与えるためのものである。セレ
クタ３８８は、上述の値Ｎ、レジスタ３９４に格納され
ている値ＮＡ、または加減算回路３９６の出力のいずれ
か１つを選択してセレクタ３９０に格納するためのもの
である。レジスタ３９４は、後述する係数処理でも述べ
るが、求める根の仮数部の桁数として入力されたＮの値
が、係数処理を行なうことにより大きくなることを防ぐ
ためのレジスタである。このような問題は、与えられた
方程式の根の整数部の桁数がＮの値より大きいときに発
生する。たとえば根が１２３４５６となるにもかかわら
ず、Ｎ＝４とした場合である。レジスタ３９４には、係
数処理を行なう前にレジスタ３９０に格納されている値
Ｎを待避し、後述する仮数部の導出処理を行なう直前に
その内容を再びレジスタ３９０に戻す。こうした処理を
行なうことによりＮの値が大きくなることが防がれる。
【００４５】加減算回路３８６および３９６はそれぞ
れ、図１に示す制御部２１０の制御により加算回路また
は減算回路として動作する。加減算回路３８６は、レジ
スタ３８２の出力とセレクタ３８４の出力との和または
差をとりセレクタ３８０に与える。セレクタ３９６はレ
ジスタ３９０の出力と定数「１」との和または差をとり
セレクタ３８８に与える。判定回路３９２は、レジスタ
３９０に格納されている数Ｎが０と等しいかどうかを判
定し、判定信号ＪＳ８ａを出力するためのものである。
図１４を参照して、回路３５６は、セレクタ４００とレ
ジスタ４０２と遅延用レジスタ４０４と加算回路４０６
とを含む。セレクタ４００は、定数「０」と、遅延用レ
ジスタ４０４の出力と、レジスタ４０２の出力と、加算
回路４０６の出力とのいずれか１つを選択してレジスタ
４０２に値ＸＡとして格納するためのものである。値Ｘ
Ａは根の仮数部の絶対値を示す。加算器４０６は、レジ
スタ４０２の格納内容ＸＡと定数「１」とを加算してセ
レクタ４００に与えるためのものである。
【００４６】図１５を参照して、図１に示されるレジス
タ初期値設定部２１４は回路部分４１０、４１２、４１
４、４１６、４１８、４２０、４２２、４２４、４２
６、４２８および４３０を含む。以下各回路部分につき
図１６〜図２６を参照して説明する。なおこのレジスタ
初期値設定部２１４には、図１に示される初期値格納部
２１２から、前述の方程式（１）の係数の初期値または
それらをシフトした値が格納されたレジスタＲＡ〜ＲＦ
の内容が与えられる。図１６を参照して、回路４１０は
加算器４４０を含む。加算器４４０の２つの入力には値
ＲＤが与えられる。加算器４４０はしたがって、値２Ｒ
Ｄを出力する。図１７を参照して、回路４１２は２つの
加算器４４２および４４４を含む。加算器４４２の２つ
の入力には値ＲＣが与えられる。したがって加算器４４
２は値２ＲＣを出力する。加算器４４４の２つの入力の
一方は加算器４４２の出力に接続されている。他方の入
力には値ＲＣが与えられる。加算器４４４はしたがっ
て、値３ＲＣを出力する。
【００４７】図１８を参照して、回路４１４は３つの加
算器４４８、４５０および４５２を含む。加算器４４８
は値ＲＢを受けて値２ＲＢを出力する。加算器４５０は
値２ＲＢを受けて値４ＲＢを出力する。加算器４５２は
加算器４４８から値２ＲＢを、加算器４５０から値４Ｒ
Ｂを受けて値６ＲＢを出力する。図１９を参照して、回
路４１６はセレクタ４６０とレジスタ４６２と遅延用レ
ジスタ４６４とを含む。セレクタ４６０は、値ＲＥと、
図１５に示される回路４２８が出力する値ＡＧ３と、レ
ジスタ４６２の出力と、遅延用レジスタ４６４の出力と
のいずれか１つを選択してレジスタ４６２に格納するた
めのものである。このレジスタ４６２（Ｒｗ５）につい
ては前述しているが、これも含めてレジスタＲｗ１〜Ｒ
ｗ５は、後述する符号Ｓ１〜Ｓ４およびレジスタＲ１〜
Ｒ２５に設定する数を求めるために用いるレジスタであ
る。遅延用レジスタ４６４を用いることで、レジスタ４
６２の格納内容は上位方向に１桁シフトできる。図２０
〜図２３に示されるレジスタＲｗ１〜Ｒｗ４についても
同様である。
【００４８】図２０を参照して、回路４１８は、セレク
タ４７０とレジスタ４７２と２つの遅延用レジスタ４７
４および４７６とを含む。セレクタ４７０は、図１５に
示される回路４２８から出力される値ＡＧ３と、ＲＤ
と、図１５に示される回路４１０から出力される値２Ｒ
Ｄと、レジスタ４７２の出力と、遅延用レジスタ４７４
および４７６のそれぞれの出力とのいずれか１つを選択
してレジスタ４７２に格納させるためのものである。図
２１を参照して、回路４２０は、セレクタ４８０とレジ
スタ４８２と遅延用レジスタ４８４、４８６および４８
８とを含む。セレクタ４８０は、値ＲＡおよびＲＣと、
図１５に示される回路４１２から与えられる値３ＲＣ
と、レジスタ４８２の出力と、遅延用レジスタ４８４、
４８６および４８８のそれぞれの出力とのいずれか１つ
を選択してレジスタ４８２に格納させるためのものであ
る。遅延用レジスタ４８８の出力Ｒｗ３＜３＞とレジス
タ４８２の出力Ｒｗ３とは、いずれも図１５に示される
回路４２８に与えられる。
【００４９】図２２を参照して、回路４２２はセレクタ
４９０とレジスタ４９２と４つの遅延用レジスタ４９
４、４９６、４９８および５００とを含む。セレクタ４
９０は、ＲＡ、ＲＢ、ＲＣおよびＲＤと、図１５に示さ
れる回路４１４から与えられる値６ＲＢおよび４ＲＢ
と、図１５の回路４２８から与えられる値ＡＧ３と、図
１５の回路４１６の出力する値Ｒｗ５と、レジスタ４９
２の出力と、遅延用レジスタ４９４、４９６、４９８お
よび５００のそれぞれの出力とのいずれか１つを選択し
てレジスタ４９２に格納させるためのものである。遅延
用レジスタ４９４、４９６、４９８および５００により
シフトされた値Ｒｗ２と、レジスタ４９２の出力する値
Ｒｗ２とは、いずれも図１５に示される回路４２８に与
えられる。図２３を参照して、図１５に示される回路４
２４は、セレクタ５００と、レジスタ５０２と、５つの
遅延用レジスタ５０４、５０６、５０８、５１０および
５１２とを含む。セレクタ５００は、値ＲＡと、レジス
タ５０２の出力と、最終段の遅延用レジスタ５１２の出
力とのいずれか１つを選択してレジスタ５０２に与える
ためのものである。
【００５０】図２４を参照して、回路４２６は加算器５
２０を含む。加算器５２０は、図１５に示される回路４
１６および４１８から与えられる２つの値Ｒｗ４および
Ｒｗ５を加算して図１５に示される回路４３０に与える
ためのものである。図２５を参照して、図１５に示され
る回路４２８は、２つのセレクタ５３０および５３２
と、加減算器５３４とを含む。セレクタ５３０は、Ｒｗ
２と、回路４２２（図１５参照）により１桁ないし４桁
上位方向にシフトされた値Ｒｗ２と、図１５の回路４１
８から出力される値Ｒｗ４とのいずれか１つを選択して
加減算器５３４の入力に与えるためのものである。セレ
クタ５３２は、回路４２２からの値Ｒｗ２と、回路４２
０からの値Ｒｗ３およびそれが３桁上位方向にシフトさ
れた値Ｒｗ３＜３＞と、回路４１８から与えられる値Ｒ
ｗ４と、回路４１６から与えられる値Ｒｗ５とのいずれ
か１つを選択して加減算器５３４の下側入力に与えるた
めのものである。加減算器５３０は、制御信号により加
算器または減算器として動作する。加算器として動作す
る場合には、加減算器５３４は２つの入力の値を加算し
て右側に値ＡＧ３として出力する。減算器として動作す
る場合には、加減算器５３４は、セレクタ５３０の出力
からセレクタ５３２の出力を減算して値ＡＧ３として出
力する。この値ＡＧ３は、図１５に示される回路４２２
と、４１８と、４１６とにそれぞれ与えられる。
【００５１】図２６を参照して、図１５の回路４３０
は、２つの加算器５４０および５４４と、減算器５４２
と、判定回路５４６とを含む。加算器５４０は、値Ｒｗ
１と値ＡＧ３とを加算して加算器５９４に与える。減算
器５４２は、図２４に示される回路４２６から与えられ
る値Ｒｗ４＋Ｒｗ５から値ＲＦを減算して加算器５４４
の他方の入力に与える。加算器５４４は加算器５４０の
出力と減算器５４２の出力とを加算して値Ａ９として出
力する。判定回路５４６はこの値Ａ９の符号を判定する
ことにより判定信号ＪＳ９ａを出力する。判定信号ＪＳ
９ａは、符号Ｓ１、Ｓ２、Ｓ３およびＳ４を示す。ただ
し、動作タイミングにより、この判定信号ＪＳ９ａが上
述の符号Ｓ１、Ｓ２、Ｓ３およびＳ４のいずれを示すか
が異なっている。すなわち図１に示される制御部２１０
は、自己が実行している命令により、この判定信号ＪＳ
９ａの意味を判別し、符号Ｓ１〜Ｓ４を判定する。
【００５２】図２７を参照して、図１に示される条件判
定部２１６は次のような構造を有する。すなわち条件判
定部２１６は、７つの乗算器５５０、５５２、５５６、
５５８、５６２、５６４および５６６と、減算器５６０
と、２つの判定回路５５４および５６８とを含む。乗算
器５５０は値４ＲＢと値２ＲＤとを乗算して判定回路５
５４の一方の入力に与える。乗算器５５２は値３ＲＣと
値ＲＣとを乗算して判定回路５５４の他方の入力に与え
る。乗算器５５６は値４ＲＢと値ＲＤとを乗算して減算
器５６４の上側入力に与える。乗算器５５８は値ＲＣを
使用して減算器５６０の下側入力に与える。減算器５６
０は乗算器５５６の出力する値から乗算器５５８の出力
を減算して乗算器５６２の一方入力に与える。乗算器５
６２は、減算器５６０の出力と値ＲＣとを乗算して判定
回路５６８の一方の入力に与える。乗算器５６４は値４
ＲＢと２ＲＢとを乗算して乗算器５６６の一方入力に与
える。乗算器５６６は乗算器５６４の出力と値ＲＥとを
乗算して判定回路５６８に与える。
【００５３】したがって判定回路５５４には値８ＲＢ・
ＲＤと値３ＲＣ2 とが与えられる。また判定回路５６８
の入力には値（４ＲＢ・ＲＤ−ＲＣ2 ）・ＲＣと８ＲＢ
2 ＲＥとが与えられる。判定回路５５４は不等式「３Ｒ
Ｃ2 ≦８ＲＢ・ＲＤ」が成立するかどうかを判定して判
定信号ＪＨ１ａを出力する。判定回路５６８は、不等式
８ＲＢ2 ・ＲＥ≦（４ＲＢ・ＲＤ−ＲＣ2 ）ＲＣが成立
するかどうかを判定して判定信号ＪＨ２ａを出力する。
なお、この条件判定部２１６は、後述する「係数処理
４」での判定に用いられる。この判定が必要となるの
は、方程式（１）においてＡ＝０、Ｂ＜０、Ｆ＞０が成
立する場合のみである。すなわち、方程式（１）が４次
方程式であって、最大実数の係数（Ｂ）が負で、かつ定
数項が正のときである。
【００５４】図２８を参照して、図１に示されるシフト
回数制御部２１８は、４つの加算器５８０、５８２、５
８４および５８６と、２つのセレクタ５８８および５９
２と、レジスタ５９０と、加減算器５９４と、判定回路
５９６とを含む。このシフト回数制御部は、レジスタＲ
１〜Ｒ５、Ｒ６Ａ〜Ｒ６Ｄ、Ｒ７〜Ｒ２５に設定する初
期値を生成するために、レジスタＲｗ１〜Ｒｗ５に記憶
されている数をシフトする際のシフト回数を制御するた
めのものである。なおこのシフト回数制御部２１８に
は、初期値格納部２１２から値Ｎが与えられる。加算器
５８０は値Ｎから値２Ｎを生成する。加算器５８２は、
値２Ｎから値４Ｎを生成する。加算器５８４は加算器５
８０の出力する値２Ｎと値Ｎとから値３Ｎを生成する。
加算器５８６は、加算器５８２から与えられる値４Ｎと
値Ｎとから値５Ｎを生成する。これら値Ｎ、２Ｎ、３
Ｎ、４Ｎおよび５Ｎとは、いずれもセレクタ５８８に与
えられる。セレクタ５８８はこれらの値と、レジスタ５
９０の格納する値ＮＮと、加減算器５９４の出力とのい
ずれか１つを選択してレジスタ５９０に格納させるため
のものである。セレクタ５９２は、定数１〜９および１
２、１３のいずれか１つを選択して加減算器５９４の下
側入力に与える。加減算器５９４は、レジスタ５９０の
格納している値ＮＮからセレクタ５９２の出力との和ま
たは差をとりセレクタ５８８に与える。判定回路５９６
は、レジスタ５９０の格納値ＮＮが「０」か否かを判定
し判定信号ＪＳ１０ａを出力するためのものである。
【００５５】たとえばまずレジスタ５９０に、値Ｎ〜５
Ｎのいずれか１つを格納する。次にセレクタ５９２によ
り、レジスタ５９０から減ずべき数１〜９または１２、
１３のいずれか１つが選択される。加減算器５９４を減
算器として動作させ、レジスタＮＮの内容から或る値を
減算したものを再びレジスタ５９０に格納する。この
後、レジスタＲｗ１〜Ｒｗ５などにおいて上位方向への
１桁シフトが実行されるごとにセレクタ５９２が「１」
を選択し、レジスタ５９０の内容がカウントダウンされ
る。レジスタＮＮの内容が０と等しくなると判定信号Ｊ
Ｓ１０ａが出力され、シフト処理が終了する。図２９は
図１に示す終了条件判定部２２０の概略構成を示す。終
了条件判定部２２０は、回路部分６００、６０２、６０
４および６０６を含む。以下各回路部分について順に説
明する。
【００５６】図３０を参照して回路６００は、９つの回
路部分６１０、６１２、６１４、６１６、６１８、６２
０、６２２、６２４および６２６と、２つのセレクタ６
２８および６３０と加算器６３２とを含む。回路６１０
〜６２６についてはそれぞれ図３３〜図４１を参照して
後述する。これら各回路６１０、６１２、６１４および
６１６からは、それぞれ値Ｒ０、Ｒ７、Ｒ２０、Ｒ２３
が出力されセレクタ６２８に与えられる。回路６１８、
６２０、６２２、６２４、６２６からはそれぞれ、値Ｒ
２、Ｒ３、Ｒ８、Ｒ９、Ｒ２１が出力されセレクタ６３
０に与えられる。セレクタ６２８は値Ｒ０、Ｒ７、Ｒ２
０、Ｒ２３のいずれか１つを選択して加算器６３２に与
える。セレクタ６３０は値Ｒ２、Ｒ３、Ｒ８、Ｒ９およ
びＲ２１のいずれか１つを選択して加算器６３２に与え
る。加算器６３２は、セレクタ６２８および６３０の出
力を加算して回路６１８、６２０、６２２、６２４およ
６２６に与える。
【００５７】図３１を参照して回路６０２は、１０個の
回路部分６８０、６８４、６８６、６８８、６９０、６
９２、６９４、６９６、６９８および７００と、加算器
７０４と減算器７０２とを含む。各回路部分については
図４３〜図５２を参照して後述するが、以下その概略を
説明する。回路６８０は、値Ａ９および回路６９８から
の出力Ａ３０と減算器７０２の出力Ｇ４とを受け、値Ｒ
１を出力する。回路６８０は、値ＡＧ３と、回路６９８
の出力Ａ２２とを受け、Ｒ４を出力する。回路６８６
は、値ＡＧ３を受け、値Ｒ５を出力する。回路６９８
は、値Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＲ５を受
け、Ａ２０、Ａ２１、Ａ２２およびＡ３０を出力する。
回路６８８、６９０、６９２、６９４および６９６はそ
れぞれ、ＡＧ３を受け、Ｒ６Ａ、Ｒ６Ｂ、Ｒ６Ｃ、Ｒ６
Ｄ、Ｒ１０を出力する。回路７００は、Ｒ６Ａ、Ｒ６
Ｂ、Ｒ６Ｃ、Ｒ６Ｄ、Ｒ７、Ｒ８、Ｒ９およびＲ１０を
受け、Ａ２６〜Ａ２９を出力する。加算器７０４は、値
Ｒ７およびＡ２６を加算してＡ２４を減算器７０２の下
側入力に与える。減算器７０２は、回路６８０の出力す
るＲ１から加算器７０４の出力するＡ２４を減算して出
力Ｇ４を回路６８０に与える。
【００５８】図３２を参照して、図２９に示される回路
６０４は、１４個の回路部分６４０、６４２、６４４、
６４６、６４８、６５０、６５２、６５４、６５６、６
５８、６６０、６６２、６６４および６６６と、減算器
６６８および６７０とを含む。各回路部分の詳細につい
ては図５３〜図６６を参照して後述するが、ここでは概
略を述べる。回路６４０は、ＡＧ３および回路６６４の
出力Ａ３０を受け、Ｒ１１を出力する。回路６４２、６
４４および６４６はいずれもＡＧ３を受け、それぞれＲ
１２、Ｒ１３およびＲ１４を出力する。回路６４８はＡ
Ｇ３および回路６６４の出力Ａ３２を受け、Ｒ１５を出
力する。回路６５０は、ＡＧ３を受けＲ１６を出力す
る。回路６６４はＲ１１〜Ｒ１６およびＲ２とＲ９とを
受け、Ａ３０〜Ａ３２、Ｇ６およびＧ７を出力する。
【００５９】回路６５２、６５６、６５８、６６０、６
６２はいずれもＡＧ３を受け、それぞれＲ１７、Ｒ１
９、Ｒ２２、Ｒ２４、Ｒ２５を出力する。回路６５４は
ＡＧ３と回路６６６の出力Ａ３４とを受け、Ｒ１８を出
力する。回路６６６は、Ｒ１７〜Ｒ２５を受け、Ａ３３
〜Ａ３７とＧ９とを出力する。減算器６６８はＲ８から
Ａ３１を減算してＧ５を出力する。減算器６７９はＲ３
からＡ３３を減算してＧ８を出力する。以下、図３０に
示される各回路についてその構造を詳細に説明する。図
３３を参照して回路６１０は、セレクタ７１０とレジス
タ７１２と遅延用レジスタ７１４と判定回路７１６とを
含む。セレクタ７１０は、ＲＦとＡＧ３とＧ３とレジス
タ７１２の出力と遅延用レジスタ７１４により１桁上位
方向にシフトされたレジスタ７１２の内容とのいずれか
１つを選択してレジスタ７１２に格納させるためのもの
である。判定回路７１６は、レジスタ７１２に格納され
た値が０と等しいかどうかを判定し判定信号ＪＳ１４ａ
を出力するためのものである。
【００６０】図３４を参照して、回路６１２は、セレク
タ７２０と、レジスタ７２２と、遅延用レジスタ７２４
とを含む。セレクタ７２０は、Ａ２７と、ＡＧ３と、Ｇ
１０と、定数「０」と、レジスタ７２２の出力と、遅延
用レジスタ７２０により１桁上位方向にシフトされたレ
ジスタ７２２の格納内容とのいずれか１つを選択してレ
ジスタ７２２に格納させるためのものである。図３５を
参照して、回路６１４は、セレクタ７３０と、レジスタ
７３２と、遅延用レジスタ７３４とを含む。セレクタ７
３０は、Ａ３５と、ＡＧ３と、Ｇ１１と、定数「０」
と、レジスタ７３２の格納内容と、遅延用レジスタ７３
４により１桁上位方向にシフトされたレジスタ７３２の
格納内容とのいずれか１つを選択してレジスタ７３２に
格納させるためのものである。
【００６１】図３６を参照して、回路６１６は、セレク
タ７４０と、レジスタ７４２と、遅延用レジスタ７４６
とを含む。セレクタ７４０は、Ａ３７と、ＡＧ３と、定
数「０」と、レジスタ７４２の格納内容と、遅延用レジ
スタ７４６によって１桁上位方向にシフトされたレジス
タ７４２の格納内容とのいずれか１つを選択してレジス
タ７４２に格納させるためのものである。図３７を参照
して、回路６１８は、セレクタ７５０と、レジスタ７５
２と、遅延用レジスタ７５４とを含む。セレクタ７５０
は、Ａ２０と、ＡＧ３と、Ｇ７と、Ａ１８と、レジスタ
７５２の格納内容と、遅延用レジスタ７５４により１桁
上位方向にシフトされたレジスタ７５２の格納内容との
いずれか１つを選択してレジスタ７５２に格納させるた
めのものである。
【００６２】図３８を参照して、回路６２０は、セレク
タ７６０と、レジスタ７６２と、遅延用レジスタ７６４
とを含む。セレクタ７６０は、Ａ２１と、ＡＧ３と、Ｇ
８と、Ａ１８と、レジスタ７６２の格納内容と、遅延用
レジスタ７６４により１桁上位方向にシフトされたレジ
スタ７６２の格納内容とのいずれか１つを選択してレジ
スタ７６２に格納させるためのものである。図３９を参
照して、回路６２２は、セレクタ７７０と、レジスタ７
７２と、遅延用レジスタ７７４とを含む。セレクタ７７
０は、Ａ２８と、ＡＧ３と、Ｇ５と、Ａ１８と、レジス
タ７７２の格納内容と、遅延用レジスタ７７４により１
桁上位方向にシフトされたレジスタ７７２の格納内容と
のいずれか１つを選択してレジスタ７７２に格納させる
ためのものである。
【００６３】図４０を参照して、回路６２４は、セレク
タ７８０と、レジスタ７８２と、遅延用レジスタ７８４
とを含む。セレクタ７８０は、Ａ２９と、ＡＧ３と、Ｇ
６と、Ａ１８と、レジスタ７８２の格納内容と、遅延用
レジスタ７８４により１桁上位方向にシフトされたレジ
スタ７８２の格納内容とのいずれか１つを選択してレジ
スタ７８２に格納させるためのものである。図４１を参
照して、回路６２６は、セレクタ７９０と、レジスタ７
９２と、遅延用レジスタ７９４とを含む。セレクタ７９
０は、Ａ３６と、ＡＧ３と、Ｇ９と、Ａ１８と、レジス
タ７９２の格納内容Ｒ２１と、遅延用レジスタ７９４に
より１桁上位方向にシフトされたＲ２１とのいずれか１
つを選択してレジスタ７９２に格納させるためのもので
ある。
【００６４】図４２を参照して、回路６２８は、２つの
セレクタ８００および８０２と、加算器８０４とを含
む。セレクタ８００は、Ｒ０と、Ｒ７と、Ｒ２０と、Ｒ
２３とのいずれか１つを選択して加算器８０４に与え
る。セレクタ８０２は、Ｒ２と、Ｒ３と、Ｒ８と、Ｒ９
と、Ｒ２１とのいずれか１つを選択して加算器８０４に
与える。加算器８０４は、セレクタ８００および８０２
の出力を加算して出力Ａ１８を与える。図４３〜図５２
は、図３１に示される各回路の詳細を示す。図４３を参
照して、回路６８０は、セレクタ８１０とレジスタ８１
２とを含む。セレクタ８１０は、Ａ１９と、Ｇ３と、Ａ
９と、レジスタ８１２の格納内容Ｒ１とのいずれか１つ
を選択してレジスタ８１２に格納させるためのものであ
る。
【００６５】図４４を参照して、回路６８２は、セレク
タ８２０と、レジスタ８２２と、遅延用レジスタ８２４
とを含む。セレクタ８２０は、Ａ２１と、Ａ９と、レジ
スタ８２２の格納内容Ｒ４と、遅延用レジスタ８２４に
より１桁上位方向にシフトされたＲ４とのいずれか１つ
を選択してレジスタ８２２に格納させるためのものであ
る。図４５を参照して、回路６８４は、セレクタ８３０
と、レジスタ８３２と、遅延用レジスタ８３４とを含
む。セレクタ８３０は、ＡＧ３と、レジスタ８３２の格
納内容Ｒ５と、遅延用レジスタ８３４により１桁上位方
向にシフトされたＲ５とのいずれか１つを選択してレジ
スタ８３２に格納させるためのものである。
【００６６】図４６を参照して、回路６８６は、セレク
タ８４０と、レジスタ８４２と、遅延用レジスタ８４４
とを含む。セレクタ８４０は、ＡＧ３と、レジスタ８４
２の格納内容Ｒ６Ａと、遅延用レジスタ８４４により１
桁上位方向にシフトされたＲ６Ａとのいずれか１つを選
択してレジスタ８４２に格納させるためのものである。
図４７を参照して、回路６９０は、セレクタ８５０と、
レジスタ８５２と、遅延用レジスタ８５４とを含む。セ
レクタ８５０は、ＡＧ３と、レジスタ８５２の格納内容
Ｒ６Ｂと、遅延用レジスタ８５４により１桁上位方向に
シフトされたＲ６Ｂとのいずれか１つを選択してレジス
タ８５２に格納させるためのものである。
【００６７】図４８を参照して、回路６９２は、セレク
タ８６０と、レジスタ８６２と、遅延用レジスタ８６４
とを含む。セレクタ８６０は、ＡＧ３と、レジスタ８６
２の格納内容Ｒ６Ｃと、遅延用レジスタ８６４により１
桁上位方向にシフトされたＲ６Ｃとのいずれか１つを選
択してレジスタ８６２に格納させるためのものである。
図４９を参照して、回路６９４は、セレクタ８７０と、
レジスタ８７２と、遅延用レジスタ８７４とを含む。セ
レクタ８７０は、ＡＧ３と、レジスタ８７２の格納内容
Ｒ６Ｄと、遅延用レジスタ８７４により１桁上位方向に
シフトされたＲ６Ｄとのいずれか１つを選択してレジス
タ８７２に格納させるためのものである。
【００６８】図５０を参照して、回路６９６は、セレク
タ８８０と、レジスタ８８２と、遅延用レジスタ８８４
とを含む。セレクタ８８０は、ＡＧ３と、レジスタ８８
２の格納内容Ｒ１０と、遅延用レジスタ８８４により１
桁上位方向にシフトされたＲ１０とのいずれか１つを選
択してレジスタ８８２に格納させるためのものである。
図５１を参照して、回路６９８は、減算器８９０と、４
つの加算器８９２、８９４、８９６および８９８とを含
む。減算器８９０はＲ０とＲ１との差をとりＧ３を出力
する。加算器８９２はＲ１とＲ２との和をＡ１９として
出力する。加算器８９４はＲ２とＲ３との和をＡ２０と
して出力する。加算器８９６はＲ３とＲ４との和をＡ２
１として出力する。加算器８９８はＲ４とＲ５との和を
Ａ２２として出力する。
【００６９】図５２を参照して、回路７００は、６つの
加算器９０２、９０４、９０６、９０８および９１０を
含む。加算器９００は、Ｒ６ＡとＲ６Ｂとの和を加算器
９１０の一方の入力に与える。加算器９０２はＲ６Ｃと
Ｒ６Ｄとの和を加算器９１０の他方の入力に与える。加
算器９１０はこれら入力の和をＡ２５として出力する。
加算器９０４はＲ７とＲ８との和をＡ２７として出力す
る。加算器９０６はＲ８とＲ９との和をＡ２８として出
力する。加算器９０８はＲ９とＲ１０との和をＡ２９と
して出力する。図５３〜図６６は、図３２に示される回
路の詳細図である。図５３を参照して、回路６４０は、
セレクタ９２０と、レジスタ９２２と、遅延用レジスタ
９２０とを含む。セレクタ９２０は、Ａ３０と、ＡＧ３
と、レジスタ９２２の格納内容Ｒ１１と、遅延用レジス
タ９２４により１桁上位方向にシフトされたＲ１１との
いずれか１つを選択してレジスタ９２２に格納させるた
めのものである。
【００７０】図５４を参照して、回路６４２は、セレク
タ９３０と、レジスタ９３２と、遅延用レジスタ９３４
とを含む。セレクタ９３０は、ＡＧ３と、レジスタ９３
２の格納内容Ｒ１２と、遅延用レジスタ９３４により１
桁上位方向にシフトされたＲ１２とのいずれか１つを選
択してレジスタ９３２に格納させるためのものである。
図５５を参照して、回路６４４は、セレクタ９４０と、
レジスタ９４２と、遅延用レジスタ９４６とを含む。セ
レクタ９４０は、ＡＧ３と、レジスタ９４２の格納内容
Ｒ１３と、遅延用レジスタ９４６により１桁上位方向に
シフトされたＲ１３とのいずれか１つを選択してレジス
タ９４２に格納させるためのものである。
【００７１】図５６を参照して、回路６４６は、セレク
タ９５０と、レジスタ９５２と、遅延用レジスタ９５４
とを含む。セレクタ９５０は、ＡＧ３と、レジスタ９５
２の格納内容Ｒ１４と、遅延用レジスタ９５４により１
桁上位方向にシフトされたＲ１４とのいずれか１つを選
択してレジスタ９５２に格納させるためのものである。
図５７を参照して、回路６４８は、セレクタ９６０と、
レジスタ９６２と、遅延用レジスタ９６４とを含む。セ
レクタ９６０は、ＡＧ３と、Ａ３２と、レジスタ９６２
の格納内容Ｒ１５と、遅延用レジスタ９６４により１桁
上位方向にシフトされたＲ１５とのいずれか１つを選択
してレジスタ９６２に格納させるためのものである。
【００７２】図５８を参照して、回路６５０は、セレク
タ９７０と、レジスタ９７２と、遅延用レジスタ９７４
とを含む。セレクタ９７０は、ＡＧ３と、レジスタ９７
２の格納内容Ｒ１６と、遅延用レジスタ９７４により１
桁上位方向にシフトされたＲ１６とのいずれか１つを選
択してレジスタ９７２に格納させるためのものである。
図５９を参照して、回路６５２は、セレクタ９８０と、
レジスタ９８２と、遅延用レジスタ９８４とを含む。セ
レクタ９８０は、ＡＧ３と、レジスタ９８２の格納内容
Ｒ１７と、遅延用レジスタ９８４により１桁上位方向に
シフトされたＲ１７とのいずれか１つを選択してレジス
タ９８２に格納させるためのものである。
【００７３】図６０を参照して、回路６５４は、セレク
タ９９０と、レジスタ９９２と、遅延用レジスタ９９４
とを含む。セレクタ９９０は、ＡＧ３と、Ａ３４と、レ
ジスタ９９２の格納内容Ｒ１８と、遅延用レジスタ９９
４により１桁上位方向にシフトされたＲ１８とのいずれ
か１つを選択してレジスタ９９２に格納させるためのも
のである。図６１を参照して、回路６５６は、セレクタ
１０００と、レジスタ１００２と、遅延用レジスタ１０
０４とを含む。セレクタ１０００は、ＡＧ３と、レジス
タ１００２の格納内容Ｒ１９と、遅延用レジスタ１００
４により１桁上位方向にシフトされたＲ１９とのいずれ
か１つを選択してレジスタ１００２に格納させるための
ものである。
【００７４】図６２を参照して、回路６５８は、セレク
タ１０１０と、レジスタ１０１２と、遅延用レジスタ１
０１４とを含む。セレクタ１０１０は、ＡＧ３と、レジ
スタ１０１２の格納内容Ｒ２２と、遅延用レジスタ１０
１４により１桁上位方向にシフトされたＲ２２とのいず
れか１つを選択してレジスタ１０１２に格納させるため
のものである。図６３を参照して、回路６６０は、セレ
クタ１０２０と、レジスタ１０２２と、遅延用レジスタ
１０２４とを含む。セレクタ１０２０は、ＡＧ３と、レ
ジスタ１０２２の格納内容Ｒ２４と、遅延用レジスタ１
０２４により１桁上位方向にシフトされたＲ２４とのい
ずれか１つを選択してレジスタ１０２２に格納させるた
めのものである。
【００７５】図６４を参照して、回路６６２は、セレク
タ１０３０と、レジスタ１０３２と、遅延用レジスタ１
０３４とを含む。セレクタ１０３０は、ＡＧ３と、レジ
スタ１０３２の格納内容Ｒ２５と、遅延用レジスタ１０
３４により１桁上位方向にシフトされたＲ２５とのいず
れか１つを選択してレジスタ１０３２に格納させるため
のものである。図６５を参照して、回路６６４は、３つ
の加算器１０４０、１０４２および１０４８と、２つの
減算器１０４４および１０４６とを含む。加算器１０４
０はＲ１１とＲ１２との和をＡ３０として出力する。加
算器１０４２はＲ１１とＲ１３との和をＡ３１として出
力する。減算器１０４４はＲ９とＲ１４との差をＧ６と
して出力する。減算器１０４６はＲ２とＲ１５との差を
Ｇ７として出力する。加算器１０４８はＲ１５とＲ１６
との和をＡ３２として出力する。
【００７６】図６６を参照して、回路６６６は、５つの
加算器１０５０、１０５２、１０５４、１０５６および
１０５８と減算器１０６０とを含む。加算器１０５０は
Ｒ１７とＲ１８との和をＡ３３として出力する。加算１
０５２はＲ１８とＲ１９との和をＡ３４として出力す
る。加算器１０５４はＲ２０とＲ２１との和をＡ３５と
して出力する。加算器１０５６はＲ２１とＲ２２との和
をＡ３６として出力する。加算器１０５８はＲ２３とＲ
２４との和をＡ３７として出力する。減算器１０６０は
Ｒ２１とＲ２５との差をＧ９として出力する。図６７
は、図２９に示される回路６０６の詳細図である。図６
７を参照して、回路６０６は、２つの減算器１０７０お
よび１０７２を含む。減算器１０７０はＲ７とＲ２０と
の差をＧ１０として出力する。減算器１０７２はＲ２０
とＲ２３との差をＧ１１として出力する。
【００７７】図６８を参照して、図１に示される選択処
理判定部２２２は、３つの加算器１０８０、１０８２お
よび１０８４と、４つの判定回路１０８６、１０８８、
１０９０および１０９２とを含む。加算器１０８０はＲ
１とＲ２との和を判定回路１０８８に与える。加算器１
０８２はＲ２とＲ３との和を判定回路１０９０に与え
る。加算器１０８４はＲ３とＲ４との和を判定回路１０
９２に与える。判定回路１０８６は、Ｒ１＞Ｒ０が成立
するか否かを判定して判定信号ＪＨ３ａを出力する。判
定回路１０８８は、Ｒ１＋Ｒ２≧０が成立するか否かを
判定して判定信号ＪＳ１１ａを出力する。判定回路１０
９０は、Ｒ２＋Ｒ３≧０が成立するか否かを判定して判
定信号ＪＳ１２ａを出力する。選択回路１０９２はＲ３
＋Ｒ４≦０が成立するか否かを判定して判定信号ＪＳ１
３ａを出力する。これら判定信号はいずれも制御部２１
０（図１参照）に与えられて装置の制御に使用される。
【００７８】図１に示される制御部２１０は、以上述べ
た各回路のセレクタ、加算器、減算器、加減算器、乗算
器などを制御して、これから述べるような処理を実行さ
せる。その処理手順については図６９以下のフローチャ
ートを参照してこれから詳細に説明する。 ［処理の概略］図６９を参照して、本発明に係る求根装
置における処理手順は、ステップＳ０１の準備処理と、
ステップＳ０２の係数処理と、ステップＳ３の初期値の
設定処理と、ステップＳ０４の仮数部の導出処理と、ス
テップＳ０５の小数点位置の調整処理とからなる。以下
各々の概略について説明する。 （１） 準備処理（ステップＳ０１） 準備処理では、根を求めるための準備として記憶装置な
どの初期化処理が行なわれる。
【００７９】（２） 係数処理（ステップＳ０２） 本発明における求根方式は、方程式（１）に表わした場
合、定数項Ｆが正となるような方程式において、その正
根を求めるものである。したがって、仮に与えられた方
程式が方程式（１）のように表記した場合にＦが負とな
るようなものである場合には、以下に述べる根の計算を
行なう前に、すべての係数Ａ〜Ｆに「−１」を掛ける必
要がある。そのような処理をすることにより方程式
（１）のように表記した場合に定数項Ｆが正となる。こ
のような変換をしても、根の値が影響されることはな
い。また、与えられた方程式（１）は、前述のように実
根を持つことが保証されている。しかし、方程式（１）
が正根を持つことか否かについては不明である。したが
って、方程式（１）に必要であれば何らかの変換を行な
って、方程式（１）が正根を持つようにすることが必要
である。また、与えられた方程式（１）から（Ｎ＋１）
桁の根を求められるようにする処理も必要である。この
ような処理を行なうのが係数処理である。
【００８０】係数処理では与えられた係数に対して次の
ような操作を行なう。 与えられた係数や根の符号の反転 係数の上位方向への桁シフトおよび根の小数部桁の
操作 与えられたＮに対して「１」の加算、減算 処理の流れを制御するために設けられるフラグＹＧ
の設定 この係数処理については図７１〜図７７および図７９、
図８２に示されるように係数処理１〜７がある。これら
の処理は一見複雑のように見えるが、実際に係数に対し
て行なわれる処理は上の〜の３種類のみである。ど
の処理を何回行なうかは、与えられた係数などの関係に
より決まる。この、どの処理を行なうかを決定する手順
は、４次方程式や２次方程式の場合には、奇数次の方程
式の場合と比較してやや複雑である。
【００８１】与えられた方程式と係数処理および設定さ
れるフラグＹＧの値の関係を表２に示す。
【００８２】
【表２】 （３） 初期値の設定（ステップＳ０３） 初期値の設定処理では、根の仮数部を導出するために、
係数から予め定められた方法により生成される数や、初
期値としての「０」を前述の２９個のレジスタに設定す
る処理が行なわれる。 （４） 仮数部の導出（ステップＳ０４） 仮数部の導出処理では、根の仮数部が求められる。ここ
では、仮数部は整数値として求められる。 （５） 小数点位置の調整（ステップＳ０５） 小数点位置の調整処理では、ステップＳ０４で求められ
た根の仮数部について、その小数点位置を設定する処理
が行なわれる。
【００８３】以下、ステップＳ０１〜Ｓ０５の処理の詳
細について説明する。 ［準備処理の詳細］準備処理では、根を記憶するレジス
タが初期化される。すなわち図７０を参照して、ステッ
プＳ０１０１で、根の仮数部を記憶するレジスタＸＡ
と、その小数部の桁数を記憶するレジスタＸＤとにそれ
ぞれ「０」が設定される。また根の符号を記憶するレジ
スタＸＳには「＋」が設定される。さらに、処理の流れ
を制御するためのフラグＹＧにも初期値として「０」が
設定される。レジスタＸＤは、前述のようにレジスタＸ
Ａに記憶される仮数部の下位何桁が小数部であるかを示
す数を記憶するためのものである。たとえば、最終的に
レジスタＸＡに「１２３４５６７８９」が、レジスタＸ
Ｄに「３」が格納されている場合には、根の絶対値は
「１２３４５６．７８９」である。
【００８４】フラグＹＧは、与えられた方程式が４次方
程式または２次方程式であって、かつ、その方程式を方
程式（１）のように表記したときに定数項Ｆが正であっ
てかつ最大次数の係数が負となる場合に、仮数部を導出
する処理の流れを部分的に変更させるために使用され
る。フラグＹＧは、特許請求の範囲で述べた第２の制御
手段に相当する。方程式（１）が５次または３次方程式
であるとき、または、４次もしくは２次方程式であっ
て、かつ最大次数の係数が正のときには、フラグＹＧを
用いて処理の流れを変えるための制御は不要である。こ
れらのケースではフラグＹＧには「０」を設定してお
く。すなわちフラグＹＧに「０」が設定されていれば、
余分な判定処理が回避される。フラグＹＧの設定は後述
する係数処理の中で行なう。設定の内容については前述
の表２を参照のこと。より具体的には、図１１に示され
るセレクタ３６０を操作して「０」を選択しレジスタ３
６２に記憶させる。レジスタＸＤに対しても、図１３に
示されるセレクタ３８０を操作して「０」を設定する。
またレジスタＸＡには、図１４に示されるセレクタ４０
０を操作して「０」を設定する。レジスタＸＳには、図
１２に示されるセレクタ３７０を操作して「＋」を設定
する。
【００８５】なお、係数Ａ〜Ｆは、レジスタＲＡ〜ＲＦ
に既に格納済みであるものとする。根の仮数部はレジス
タＸＡの最下位桁に「１」が加えられることおよびレジ
スタＸＡの内容が上位方向に１桁シフトされることによ
り求められていく。 ［係数処理の詳細］以下の係数処理の説明を簡略化する
ために、最初に用語の定義を行なうことにする。なお、
前述のとおりレジスタに記憶されている数をそのレジス
タと同じ名称で表わす場合がある。 （１） 符号の反転１ 符号の反転１処理とは、レジスタＲＡ、ＲＣおよびＲＥ
に記憶されている数の符号および根の符号ＸＳを反転す
る処理をいう。レジスタＲＡ、ＲＣおよびＲＥについて
は、格納されている数が「０」のときは符号を反転する
必要はない。
【００８６】（２） 符号の反転２ 符号の反転２処理とは、レジスタＲＡ〜ＲＦに記憶され
ている数の符号を反転する処理をいう。この場合にも、
対象となる数が「０」のときには符号を反転する必要は
ない。 （３） 係数シフト 係数シフトとは、レジスタＲＢ、ＲＣ、ＲＤ、ＲＥおよ
びＲＦに記憶されている数を上位の方向にそれぞれ１、
２、３、４および５桁シフトし、レジスタＸＤの内容を
１増加させる処理をいう。レジスタＲＢ〜ＲＦについて
は、対象となる数が「０」のときにはシフトする必要は
ない。レジスタＸＤの内容を１加算するのは、レジスタ
ＲＢ〜ＲＦに記憶されている係数のシフトを行なうこと
により、求められる根の小数部の桁数が１桁増加するた
めである。
【００８７】ただし、上述の係数シフト処理で行なわれ
るシフト桁数は、対象とする方程式によって変えた方が
効率が良い。上述したシフト桁数は５次〜２次方程式の
場合について述べたものであるが、４次、３次、２次を
それぞれ最高次とする方程式の場合をまとめたものを表
３に示す。
【００８８】
【表３】 表３にも示されるように、最大何次の方程式の根を求め
る必要があるかによって、処理を効率的に行なえるシフ
ト桁数は変化する。たとえば、対象方程式が３次方程式
に限定されている場合または３次方程式および２次方程
式に限定されている場合には、レジスタＲＤ、ＲＥおよ
びＲＦに記憶されている数を上位の方向へそれぞれ１、
２および３桁シフトするのみでよい。 （４） 符号Ｓ１ 符号Ｓ１は、次の式で表わされる値の符号である。
【００８９】
【数１６】 数１６は、レジスタＲＡ〜ＲＥに記憶されている数につ
き、レジスタＲＡは５Ｎ桁、レジスタＲＢは４Ｎ桁、レ
ジスタＲＣは３Ｎ桁、レジスタＲＤは２Ｎ桁、レジスタ
ＲＥはＮ桁だけ上位の方向へそれぞれシフトしたものの
和から、レジスタＲＦに記憶されている数を減じて得ら
れる数である。 （５） 符号Ｓ２ 符号Ｓ２は、次の式で表わされる値の符号である。
【００９０】
【数１７】 数１７で表わされる数は、レジスタＲＢ、ＲＣおよびＲ
Ｄに記憶されている数につき、レジスタＲＢは３Ｎ桁、
レジスタＲＣは２Ｎ桁、レジスタＲＤはＮ桁だけ上位の
方向にシフトし、さらにそれぞれ４倍、３倍、２倍した
ものと、レジスタＲＥに記憶されている数との和を示
す。 （６） 符号Ｓ３ 符号Ｓ３は、次の式で表わされる値の符号である。
【００９１】
【数１８】 数１８によって表わされる数は、レジスタＲＢに記憶さ
れている数を２Ｎ桁、レジスタＲＣに記憶されている数
をＮ桁だけ上位の方向にシフトし、それぞれ６倍および
３倍したものと、レジスタＲＤに記憶されている数との
和を示す。 （７） 符号Ｓ４ 符号Ｓ４は次の式により表わされる値の符号である。
【００９２】
【数１９】 数１９により表わされる数は、レジスタＲＢに記憶され
ている数をＮ桁だけ上位の方向へシフトし、さらに４倍
したものと、レジスタＲＣに記憶されている数との和を
示す。係数処理の流れの概略を図７１に示す。図７１を
参照して、係数処理はステップＳ０２０１の係数処理１
と、ステップＳ０２０２の係数処理２と、ステップＳ０
２０４の係数処理３と、ステップＳ０２０５の係数処理
４と、ステップＳ０２０６の係数処理４’と、ステップ
Ｓ０２０８の係数処理５と、ステップＳ０２０９の係数
処理６と、ステップＳ０２１０の係数処理７とを含む。
ステップＳ０２０２の係数処理２は、ステップＳ０２０
３で、次に進む処理をステップＳ０２０４、Ｓ０２０
５、Ｓ０２０６のどの処理にするかを判定するための演
算処理である。この判定の内容については後述する。
【００９３】ステップＳ０２０４に処理が進んだ場合、
この処理が終わると係数処理も終了する。ステップＳ０
２０５およびＳ０２０６のいずれかに処理が進んだ場
合、その処理の結果によりさらにステップＳ０２０７
で、ステップＳ０２０８、Ｓ０２０９、Ｓ０２１０のい
ずれの処理を行なうかが選択される。この判定の内容に
ついても後述する。ステップＳ０２０８〜Ｓ０２１０の
後、係数処理は終了する。以下各ステップの処理内容に
つき図７２〜図８２を参照して順に説明する。 （１） 係数処理１（図７２） 図７２を参照して、まずステップＳ０２０１１で、与え
られた方程式を方程式（１）のように表記した場合、定
数項Ｆの値、すなわち記憶装置ＲＦに記憶されている数
が負かどうかについての判断が行なわれる。負であれば
制御はステップＳ０２０１２に進み、「符号の反転２」
が実行される。これによりレジスタＲＡ〜ＲＦに記憶さ
れている数の符号が反転される。ステップＳ０２０１２
の後係数処理１は終了する。一方ステップＳ０２０１１
でレジスタＲＦに記憶されている数が負でないと判定さ
れた場合には、処理は何もされずに係数処理１は終了す
る。この係数処理１により根の値が影響されることはな
い。
【００９４】この係数処理１で回路で行なわれる処理に
ついて説明する。図９を参照して、レジスタ３３２の格
納内容ＲＦが負であれば、判定回路３４４は判定信号Ｊ
Ｓ６ａを出力する。この判定信号ＪＳ６ａに応答して、
図１に示される制御部２１０が、図４〜図９に示される
セレクタ２６０、２７０、２８０、２９０、３１０、３
３０を制御して、各レジスタ２６２、２７２、２８２、
２９２、３１２、３３２の符号を反転させる。判定信号
ＪＳ６ａが出力されなかったときにはこのような処理は
行なわれない。 （２） 係数処理２（図７３） 係数処理２では、次に進む処理を図７１に示される係数
処理３、４、４’の３つのうちのいずれにするかを決定
するための処理が行なわれる。なおこの場合必要であれ
ば符号の反転１の処理も行なわれる。
【００９５】まずステップＳ０２０２０１で、レジスタ
ＲＡの内容が０以外かどうかについての判断が行なわれ
る。０以外であれば制御はステップＳ０２０２１２に、
０の場合にはステップＳ０２０２０２に進む。ステップ
Ｓ０２０２０２では、レジスタＲＢの内容が０以外かど
うかについての判断が行なわれる。０以外であれば制御
はステップＳ０２０２１０に進む。０であれば制御はス
テップＳ０２０２０３に進む。ステップＳ０２０２０３
では、レジスタＲＣの格納内容が０以外かどうかについ
ての判断が行なわれる。０以外であれば制御はステップ
Ｓ０２０２０７に、０である場合には制御はステップＳ
０２０２０４に進む。ステップＳ０２０２０４では、レ
ジスタＲＤの格納内容が０以外かどうかについての判断
が行なわれる。０以外であれば制御はステップＳ０２０
２０５に進む。０であれば係数Ａ〜Ｄがいずれも０であ
ることから、与えられた方程式（１）が実質上１次方程
式であると判断される。したがって処理は１次方程式の
解法に移る。１次方程式の解法は周知であるのでここで
は説明しない。
【００９６】ステップＳ０２０２１２、Ｓ０２０２１
０、Ｓ０２０２０７、Ｓ０２０２０５では、それぞれレ
ジスタＲＡ、ＲＢ、ＲＣ、ＲＤの格納内容が正かどうか
についての判断が行なわれる。正であると判断された場
合にはいずれも制御はステップＳ０２０２０９に進み、
次に進む処理を係数処理３として係数処理２の処理を終
了する。すなわち、方程式（１）の最大次数の係数が正
である場合には、係数処理３に進むことになる。ステッ
プＳ０２０２１２およびＳ０２０２０７で正でないと判
断された場合には、制御はそれぞれステップＳ０２０２
１３、Ｓ０２０２０８に進む。このステップＳ０２０２
１３およびＳ０２０２０８では符号の反転１が行なわ
れ、さらに制御はステップＳ０２０２０９に進む。すな
わち、方程式（１）の最大次数の係数が負で、それが５
次方程式または３次方程式である場合には、符号の反転
１の処理を行なったうえで係数処理３に制御が進むこと
になる。
【００９７】一方、ステップＳ０２０２１０でレジスタ
ＲＢの格納内容が正でないと判断された場合は次の処理
として係数処理４が選択されて係数処理２を終了する。
ステップＳ０２０２０５でレジスタＲＤの格納内容が正
でないと判断された場合には制御はステップＳ０２０２
０６に進み、次の処理として係数処理４’が選択されて
係数処理２が終了する。すなわち４次方程式および２次
方程式において最大次数の係数が負である場合には、そ
れぞれ次の処理として係数処理４と係数処理４’とが選
択される。係数処理２に対応する回路の動作について説
明する。レジスタＲＡ〜ＲＤに記憶されている数が
「０」であるかどうかの判定、およびそれらが正かどう
かについての判定は、図４〜図７に示される判定信号Ｊ
Ｓ１ａ〜ＪＳ４ａにより行なわれる。なおこれら各判定
信号ＪＳ１ａ〜ＪＳ４ａとしては、たとえば２ビットの
信号を用い、「００」の場合には「０」であることを、
「０１」である場合には「＋」であることを、「１１」
であるときは「−」であることをそれぞれ示すような形
にすればよい。また、レジスタＲＡ〜ＲＤに格納されて
いる数が０かどうかを示す信号と、正か負かを示す信号
とを別個のものにすることもできる。
【００９８】図１に示される制御部２１０は、これら判
定信号ＪＳ１ａ〜ＪＳ４ａに従って図７３の処理を行な
い、必要であれば符号の反転１の処理を行なう。符号の
反転１の処理は、図４、図６および図８に示されるセレ
クタ２６０、２８０および３１０を制御して、レジスタ
２６２、２８２および３１２の符号を反転させることに
より行なわれる。この係数処理２で行なわれる符号の反
転１の処理では、実質的には根の符号を記憶するレジス
タＸＳの符号が「＋」から「−」に設定される。 （３） 係数処理３（図７４） 係数処理３では、まず符号Ｓ１を求め、その結果により
ステップＳ０２０４１で次のような判断が行なわれる。
すなわち符号Ｓ１が「−」であれば制御はステップＳ０
２０４２に、それ以外の場合には制御はステップＳ０２
０４５に進む。この符号Ｓ１を導出する処理については
図７５を参照して後述する。
【００９９】ステップＳ０２０４２では、レジスタＮの
値を１加算し、制御はステップＳ０２０４３に進む。ス
テップＳ０２０４３で再び符号Ｓ１の導出が行なわれ、
「−」であれば制御はもう一度ステップＳ０２０４２に
戻る。符号Ｓ１が「−」でなければ制御はステップＳ０
２０４４に進む。ステップＳ０２０４４では、レジスタ
Ｎの値を１減算する。この後係数処理３を終了する。一
方ステップＳ０２０４５では係数シフト処理を行なう。
この係数シフト処理の内容については前述した。さらに
ステップＳ０２０４６で、再び導出された符号Ｓ１が
「−」かどうかについての判断が行なわれる。「−」で
あれば係数処理３を終了するが、「−」でないときには
制御は再びステップＳ０２０４５に戻る。
【０１００】後述する係数処理４〜７でも同様である
が、係数処理３では、「係数シフト」あるいはレジスタ
Ｎへの「１」の加算を行なうのか否か、行なうとすれば
何回行なうのかを判定して実行する処理が行なわれる。
そのために、与えられた係数を基に種々の判定を行なっ
ている。係数処理３で判定に使用された符号Ｓ１は、後
述する係数処理４、４’、係数処理５、係数処理６およ
び係数処理７でも使用されている。この符号Ｓ１の判定
処理の内容につき図７５を参照して説明する。符号Ｓ１
は、前述したとおり次の式の値の符号である。
【０１０１】
【数２０】 この値を求めるには、図２３、図２２、図２１、図２
０、図１９にそれぞれ示されるセレクタ５００、４９
０、４８０、４７０、４６０を制御してＲＡ〜ＲＥの値
をそれぞれレジスタ５０２、４９２、４８２、４７２、
４６２に転送する。さらに図１３を参照して、レジスタ
３９０に記憶されている数Ｎを、図２８に示されるセレ
クタ５８８を制御してレジスタ５９０（ＮＮ）に転送す
る（ＳＡ１）。さらに図１９〜図２３に示されるセレク
タ４６０、４７０、４８０、４９０、５００をそれぞれ
操作して、レジスタ４６２、４７２、４８２、４９２、
５０２に格納されている値をそれぞれ１桁、２桁、３
桁、４桁、５桁上位方向へシフトして元のレジスタに格
納することを繰返す。繰返す回数は図１３のレジスタ３
９０に記憶されている数Ｎである。前述のようにシフト
を１回行なうごとに図２９においてレジスタ５９０に記
憶されている数ＮＮからセレクタ５９２および加減算器
５９４を用いて１ずつ減算することを実行し、判定信号
ＪＳ１０ａが出力されたときに繰返しを終了する。
【０１０２】たとえば、当初レジスタＲＡ〜ＲＥに１、
２、３、４および５が、レジスタＮに６がそれぞれ記憶
されていた場合を考える。判定信号ＪＳ１０ａが出力さ
れたとき、レジスタＲｗ１〜Ｒｗ５にはそれぞれ、次の
ような値が格納されている。
【０１０３】
【数２１】 以上の繰返し処理が、図７５のステップＳＡ２およびＳ
Ａ３の処理である。さらにステップＳＡ４ではＲＳが、
レジスタＲｗ１〜Ｒｗ５に格納された数の和からレジス
タＲＦの格納内容を減算することにより求められる。こ
の値ＲＳは、図２６に示される加算器５４４の出力Ａ９
として得られる。なおこの場合、図２５に示されるセレ
クタ５３０はレジスタＲｗ２の値を、セレクタ５３２は
レジスタＲｗ３の値をそれぞれ選択しており、加減算器
５３４は加算器として動作する。加減算器５３４の出力
ＡＧ３はしたがってＲｗ２＋Ｒｗ３となっている。前述
の判定信号ＪＳ１０ａが出力された後、図２６に示され
る加算器５４４の出力Ａ９の符号が判定回路５４６によ
り判定され、判定信号ＪＳ９ａが出力される。この処理
が図７５のステップＳＡ４およびＳＡ５に対応する。
【０１０４】前述のＲＡＳが０以上であればステップＳ
Ａ６で符号Ｓ１に「−」が、そうでなければステップＳ
Ａ７で符号Ｓ１に「＋」がそれぞれ設定される。以上で
符号Ｓ１の導出は終了である。 （４） 係数処理４（図７６） まずステップＳ０２０５１で、第１の不等式 ３ＲＣ2 ≦８ＲＢ・ＲＤ が成立するかどうかについての判断が行なわれる。成立
する場合には制御はステップＳ０２０６１に、成立しな
い場合にはステップＳ０２０５２にそれぞれ進む。 ステップＳ０２０５２では、次の不等式 ８ＲＢ2 ・ＲＥ≦（４ＲＢ・ＲＤ−ＲＣ2 ）・ＲＣ が成立するかどうかについての判断が行なわれる。成立
する場合には制御はステップＳ０２０５８に、成立しな
い場合には制御はステップＳ０２０５３にそれぞれ進
む。
【０１０５】ステップＳ０２０５３では、ＲＣ、ＲＤ、
ＲＥのいずれもが負かどうかについての判断が行なわれ
る。この条件が成立する場合には制御はステップＳ０２
０５４に、成立しない場合には制御はステップＳ０２０
５７にそれぞれ進む。ステップＳ０２０５４では、符号
の反転１の処理が行なわれ、前述のフラグＹＧに１が設
定される。ステップＳ０２０５４の後制御はステップＳ
０２０５５に進む。一方、ステップＳ０２０５７ではフ
ラグＹＧに２がセットされステップＳ０２０６１に進
む。さらにステップＳ０２０５２で第２の不等式が成立
すると判断された場合、ステップＳ０２０５８で、ＲＣ
≧０、ＲＤ＜０、ＲＥ≧０が成立するかどうかについて
の判断が行なわれる。この条件が満足された場合には制
御はステップＳ０２０５９に進み、フラグＹＧに１がセ
ットされてステップＳ０２０５５に進む。
【０１０６】一方この条件が成立しない場合にはステッ
プＳ０２０６０に制御が進み符号の反転１の処理が行な
われ、さらにフラグＹＧに２がセットされてステップＳ
０２０６１に進む。ステップＳ０２０５５では、再び符
号Ｓ１が導出され、符号Ｓ１が「−」かどうかについて
の判断が行なわれる。「−」であればステップＳ０２０
５６に進み次の処理として係数処理７が選択される。
「−」でなければ制御はステップＳ０２０６３に進む。
一方ステップＳ０２０６１では、同様に符号Ｓ１が導出
されて「−」かどうかについての判断が行なわれる。
「−」であれば制御はステップＳ０２０６２に進み、次
の処理として係数処理６が選択される。「−」でなけれ
ば制御はステップＳ０２０６３に進む。
【０１０７】ステップＳ０２０６３では、係数シフトの
処理が行なわれさらにステップＳ０２０６４でもう一度
符号Ｓ１が導出され「−」かどうかについての判断が行
なわれる。「−」であればステップＳ０２０６５で次の
処理として初期値の設定処理が選択される。すなわちこ
の場合には係数処理が終了する。一方符号Ｓ１が「−」
でなければ制御は再びステップＳ０２０６３に戻る。再
びステップＳ０２０５１に戻り、第１の不等式が成立す
ると判断された場合、ステップＳ０２０６１でフラグＹ
Ｇに１が設定される。続いてステップＳ０２０６２でＲ
Ｅ≧０が成立するかどうかについての判断が行なわれ
る。成立しない場合にはステップＳ０２０６３で符号の
反転１の処理が行なわれ、いずれの場合も制御はステッ
プＳ０２０６４に進む。
【０１０８】ステップＳ０２０６４では、符号Ｓ１が導
出され「−」かどうかについての判断が行なわれる。
「−」であればステップＳ０２０６５で次の処理として
係数処理５が選択される。「−」でなければ制御は前述
したステップＳ０２０６３に進む。図７６のステップＳ
０２０５１で行なわれる判断は、図２７の判定回路５５
４で行なわれる判定処理に相当する。またステップＳ０
２０５２で行なわれる判断は、図２７の判定回路５６８
で行なわれる処理に相当する。ＲＣ、ＲＤ、ＲＥ、Ｓ１
の符号の判断は、それぞれ図６の判定回路２８８と、図
７の判定回路３００と、図８の判定回路３２２と、図２
６の判定回路５４６で行なわれる処理に相当する。
【０１０９】（５） 係数処理４’（図７６） 係数処理４’は、係数処理４の一部の処理である。すな
わち図７６に示されるように、係数処理４’の場合に
は、最初にステップＳ０２０６１に制御が進む。以下、
ステップＳ０２０６２から始まる処理については係数処
理４と全く同様である。 （６） 係数処理５（図７７） 図７７は係数処理５のフローチャートである。図７７を
参照して、まずステップＳ０２０８１で符号Ｓ２が導出
され、その内容が「−」かどうかについての判断が行な
われる。「−」であれば制御はステップＳ０２０８６
に、「−」でなければ制御はステップＳ０２０８２にそ
れぞれ進む。Ｓ２の導出については後述する。
【０１１０】ステップＳ０２０８２ではレジスタＮの内
容が１加算され、さらにステップＳ０２０８３で符号Ｓ
１が「−」かどうかについての判断が行なわれる。
「−」であれば制御はステップＳ０２０８４に、さもな
ければ制御はステップＳ０２０８５にそれぞれ進む。ス
テップＳ０２０８４では、符号Ｓ２が「−」かどうかに
ついての判断が再び行なわれる。「−」であれば制御は
ステップＳ０２０８５に進み、それ以外の場合には制御
はステップＳ０２０８２に戻る。ステップＳ０２０８５
ではレジスタＮの値が１減算され係数処理５を終了す
る。一方ステップＳ０２０８１で符号Ｓ２が「−」であ
ると判断された場合、ステップＳ０２０８６で前述した
係数シフト処理が行なわれる。さらにステップＳ０２０
８７で符号Ｓ１が「−」かどうかについての判断が行な
われる。「−」であれば制御はステップＳ０２０８８に
進み、「−」でなければ制御はステップＳ０２０８６に
戻る。
【０１１１】ステップＳ０２０８８では符号Ｓ２が
「−」かどうかについての判断が行なわれる。「−」で
あれば制御はステップＳ０２０８６に戻り、「−」でな
ければ係数処理５を終了する。この係数処理５のステッ
プＳ０２０８１で行なわれる符号Ｓ２の導出処理につい
て、図７８を参照して説明する。なお符号Ｓ２の導出処
理は、図７９および８２の係数処理６および７において
も使用されている。既に述べたとおり、符号Ｓ２は次の
式で示される値の符号である。
【０１１２】
【数２２】 まずステップＳＢ１で、４ＲＢ、３ＲＣ、ＲＤ、ＲＥ、
Ｎをそれぞれ図２２のレジスタ４９２、図２１のレジス
タ４８２、図２０のレジスタ４７２、図１９のレジスタ
４６２、および図２８のレジスタ５９０（ＮＮ）にそれ
ぞれ設定する。このときの各セレクタの制御については
自明であろう。続いてステップＳＢ２でレジスタＮＮの
格納内容が０かどうかについての判断が行なわれる。０
であれば制御はステップＳＢ４に、０でなければ制御は
ステップＳＢ３にそれぞれ進む。この判断は図２８の判
定回路５９６からの判定信号ＪＳ１０ａにより行なわれ
る。ステップＳＢ３では、レジスタＮＮの値を１減算
し、レジスタＲｗ２、Ｒｗ３、Ｒｗ４の内容をそれぞれ
３桁、２桁、１桁上位方向にシフトしてそれぞれ元のレ
ジスタに格納する処理が行なわれる。レジスタＮＮの減
算については図２８を参照して、セレクタ５９２および
加減算器５９４によりレジスタ５９０（ＮＮ）から１減
算し、その値をセレクタ５８８を介してレジスタ５９０
に再格納させればよい。各レジスタＲｗ２、Ｒｗ３およ
びＲｗ４のシフトについては図２２、図２１、および図
２０において、各セレクタ４７０、４８０および４９０
の上から２番目の入力を選択して対応するレジスタに格
納すればよい。
【０１１３】このステップＳＢ２、ＳＢ３の処理によ
り、レジスタＲｗ２、Ｒｗ３およびＲｗ４の内容をそれ
ぞれ３桁、２桁および１桁上位方向へシフトする処理が
Ｎ回繰返される。たとえば、当初、レジスタＲＢ〜ＲＥ
に２、３、４、５が、レジスタＮに６が、それぞれ記憶
されていたものとする。すると、図２８に示される判定
信号ＪＳ１０ａが出力されたとき、レジスタＲｗ２〜Ｒ
ｗ５には、それぞれ次のような値が格納されている。 Ｒｗ２＝２・４・１０18＝８・１０18 Ｒｗ３＝３・３・１０12＝９・１０12 Ｒｗ４＝４・２・１０6 ＝８・１０6 Ｒｗ５＝５ 判定信号ＪＳ１０ａが出力された後、図２５のセレクタ
５３０および５３２によりＲｗ２、Ｒｗ３をそれぞれ選
択することにより、図２６の加算器５９４から上述の値
ＲＳ（Ａ９）が出力される。判定回路５４６によりその
符号を判定して判定信号ＪＳ９ａが得られる。なお、こ
のとき、加算器５４０の上側入力と減算器５４２の下側
入力には、Ｒｗ１、ＲＦが入力されないようにしてお
く。そのためには、各入力部分にゲートを設けておく
か、あるいは「０」を選択することができるセレクタを
設けておけばよい。
【０１１４】これらの処理が図７８のステップＳＢ４お
よびＳＢ５で行なわれる処理に相当する。ＲＳが正であ
れば符号Ｓ２として「＋」を、さもなければ符号Ｓ２と
して「−」を設定する。これにより符号Ｓ２が導出され
た。 （７） 係数処理６（図７９） 係数処理６では、まずステップＳ０２０９１で符号Ｓ
２、Ｓ３、Ｓ４が導出され、いずれもが「−」かどうか
についての判断が行なわれる。符号Ｓ３およびＳ４の導
出方法については図８０および図８１を参照して後述す
る。この条件が成立する場合には制御はステップＳ０２
０９６に、成立しない場合には制御はステップＳ０２０
９２にそれぞれ進む。
【０１１５】ステップＳ０２０９２では、レジスタＮの
値を１加算する。続いてステップＳ０２０９３で符号Ｓ
１が「−」かどうかについての判断が行なわれる。
「−」であれば制御はステップＳ０２０９４に、さもな
ければ制御はステップＳ０２０９５に進む。ステップＳ
０２０９４では、再び符号Ｓ２、Ｓ３、Ｓ４のいずれも
が「−」かどうかについての判断が行なわれる。この条
件が成立すれば制御はステップＳ０２０９５に進み、さ
もなければ制御はステップＳ０２０９２に戻る。ステッ
プＳ０２０９５ではレジスタＮの値を１減算して係数処
理６を終了する。
【０１１６】一方ステップＳ０２０９１で符号Ｓ２、Ｓ
３およびＳ４のすべてが「−」であると判断された場合
には、ステップＳ０２０９６で係数シフト処理が行なわ
れる。さらにステップＳ０２０９７で符号Ｓ１が「−」
かどうかについての判断が行なわれる。「−」であれば
制御はステップＳ０２０９８に進み、さもなければ制御
はステップＳ０２０９６に戻る。ステップＳ０２０９８
では再び符号Ｓ２、Ｓ３およびＳ４のいずれもが「−」
かどうかについての判断が行なわれる。この条件が成立
すれば制御はステップＳ０２０７６に戻り、さもなけれ
ば係数処理６を終了する。図８０を参照して、図７９の
ステップＳ０２０９１等で使用される符号Ｓ３の導出処
理は次のようにして行なわれる。
【０１１７】まずステップＳＣ１で、レジスタＲｗ２、
Ｒｗ３、Ｒｗ４、ＮＮにそれぞれ６ＲＢ、３ＲＣ、Ｒ
Ｄ、Ｎを設定する。この設定はたとえば符号Ｓ２で行な
われていたものと類似である。続いてステップＳＣでレ
ジスタＮＮの値が０かどうかについての判断が行なわれ
る。０であれば制御はステップＳＣ４に、さもなければ
制御はステップＳＣ３に進む。ステップＳＣ３では、レ
ジスタＮＮの値を１減算し、レジスタＲｗ２、Ｒｗ３の
内容をそれぞれ上位方向に２桁、１桁シフトさせる処理
が行なわれる。ステップＳＣ３の後制御は再びステップ
ＳＣ２に戻る。このステップＳＣ２、ＳＣ３の処理によ
り、レジスタＲｗ２、Ｒｗ３の値をそれぞれ２桁、１桁
上位方向へシフトする処理がＮ回繰返し行なわれる。
【０１１８】ステップＳＣ４では、Ｒｗ２＋Ｒｗ３＋Ｒ
ｗ４の値を加算してＲＳを得る。このＲＳの値は図２６
の加算器５４４の出力Ａ９として現われる。なおこのと
きにも、図２４の加算器５２０への入力のうちＲｗ５は
与えられず、図２６の加算器５４０への入力のうち、Ｒ
ｗ１も、減算器５４２の入力ＲＦも与えられないことに
注意すべきである。このようにして算出された値ＲＳは
次の式で示される値を表わす。
【０１１９】
【数２３】 ステップＳＣ５でＲＳが正かどうかについての判断が行
なわれ、正のあればステップＳＣ７で符号Ｓ３に「＋」
が設定され、さもなければステップＳＣ６で符号Ｓ３に
「−」が設定される。符号Ｓ３を求めるための回路は、
具体的には次のように動作する。 図２２を参照して、セレクタ４９０を制御して６Ｒ
ＢをレジスタＲｗ２（４９２）に格納する。図２１を参
照して、セレクタ４８０を制御して、３ＲＣをレジスタ
Ｒｗ３（４８２）に格納させる。図２０を参照して、セ
レクタ４７０を制御してＲＤをレジスタＲｗ４（４７
２）に格納する。さらに図２８を参照して、セレクタ５
８８を制御してＮをセレクタＮＮ（５９０）に格納す
る。
【０１２０】 図２８を参照して、セレクタ５９２を
制御して１を選択させる。加減算器５９４によりレジス
タＮＮと「１」との差をとり、セレクタ５８８を介して
レジスタＮＮに再び格納する。同時に、Ｒｗ２は２桁、
Ｒｗ３は１桁、その内容を上位方向にシフトする。この
処理を判定信号ＪＳ１０ａ（図２８）が出力されるまで
繰返し行なう。 図２５を参照して、セレクタ５３０および５３２を
制御して、それぞれＲｗ２、Ｒｗ３を選択させる。加減
算器５３４で両者の和をとりその出力ＡＧ３を図２６の
加算器５４０、５９４を介して出力Ａ９とする。このと
き、Ｒｗ１、Ａ１０、ＲＦはそれぞれの加算器５４０、
５４２には与えない。判定回路５４６から出力される判
定信号ＪＳ９ａにより符号Ｓ３が求められる。
【０１２１】図８１には、符号Ｓ４の導出処理のフロー
チャートを示す。符号Ｓ４は、次の式によって表わされ
る値ＲＳの符号を示す。 ＲＳ＝４ＲＢ・１０N ＋ＲＣ まずステップＳＤ１で、レジスタＲｗ２、Ｒｗ３、ＮＮ
にそれぞれ４ＲＢ、ＲＣ、Ｎが設定される。続いてステ
ップＳＤ２でレジスタＮＮの値が０かどうかについての
判断が行なわれる。０であれば制御はステップＳＤ４
に、さもなければ制御はステップＳＤ３にそれぞれ進
む。ステップＳＤ３ではレジスタＮＮの値が１減算さ
れ、レジスタＲｗ２の値が上位方向に１桁シフトされ
る。ステップＳＤ３の後制御はステップＳＤ２に戻る。
ステップＳＤ２、ＳＤ３の処理により、レジスタＲｗ２
の内容を１桁上位方向にシフトする処理がＮ回繰返し行
なわれることになる。
【０１２２】ステップＳＤ４では、前述のＲＳの値がＲ
ｗ２＋Ｒｗ３の値として図２６の加算器５４４の出力Ａ
９に得られる。なおこのときにも、図２６においてＲｗ
１、Ａ１０、ＲＦのいずれも加算器５４０または減算器
５４２に与えられないことに注意すべきである。再び図
８１を参照して、ステップＳＤ５でＲＳが正かどうかに
ついての判断が、図２６の判定信号ＪＳ９ａを用いて行
なわれる。正であればステップＳＤ７で符号Ｓ４に
「＋」が設定され、さもなければステップＳＤ６で符号
Ｓ４に「−」が設定される。なお、レジスタＲ１〜Ｒ２
５には、後述する初期値の設定処理で初期値が設定され
るが、符号Ｓ１とほぼ同様にして、レジスタＲ１に設定
する初期値を得ることができる。レジスタＲ１の初期値
と、符号Ｓ１〜Ｓ４を求める処理を次の表４に示す。
【０１２３】
【表４】 表４は、図７５、図７８、図８０および図８１を参照し
て説明した処理をまとめたものであるので、ここではさ
らにはその詳細は説明しない。 （８） 係数処理７（図８２） 係数処理７では、まずステップＳ０２１０１で、符号Ｓ
２およびＳ４の双方が「＋」であり、符号Ｓ３が「−」
であるという条件が満足されているかどうかについての
判断が行なわれる。この条件が満足されていれば制御は
ステップＳ０２１０５に、さもなければ制御はステップ
Ｓ０２１０２に進む。ステップＳ０２１０２では、係数
シフト処理を行ない、ステップＳ０２１０３で符号Ｓ１
が「−」かどうかについての判断が行なわれる。「−」
であれば制御はステップＳ０２１０４に進み、さもなけ
れば制御はステップＳ０２１０２に戻る。
【０１２４】ステップＳ０２１０４では、再びステップ
Ｓ０２１０１と同じ判断が行なわれる。条件が満足され
ていれば係数処理７は終了し、さもなければ制御はステ
ップＳ０２１０２に戻る。一方ステップＳ０２１０５で
はレジスタＮの値が１加算される。続いてステップＳ０
２１０６で符号Ｓ１が「−」かどうかについての判断が
行なわれる。「−」であれば制御はステップＳ０２１０
７に進み、さもなければ制御はステップＳ０２１０８に
進む。ステップＳ０２１０７では、ステップＳ０２１０
１と同じ処理が繰返して行なわれる。条件が満足されて
いれば制御はステップＳ０２１０５に戻り、さもなけれ
ば制御はステップＳ０２１０８に進む。
【０１２５】ステップＳ０２１０８ではレジスタＮの内
容が１減算され係数処理７を終了する。 （９） 「係数処理」のまとめ 以上述べた係数処理、特に係数処理４は一見複雑なよう
に見える。しかし、前述したように係数処理で係数に対
して行なっている処理は「符号の反転１」と「符号の反
転２」と「係数シフト」とのみである。他に行なわれて
いる演算としてはＮの加減算や、フラグＹＧの設定のみ
である。符号Ｓ１〜Ｓ４の処理も、前述したようにレジ
スタに記憶されている数をシフトした後、それらの和や
差を求めるもので、計算処理としては複雑なものは含ま
れていない。どちらかと言えば計算機が最も得意とする
演算処理である。したがってこのような係数処理は高速
に実行することができる。
【０１２６】ただし、式（１）が４次方程式であり、定
数Ｆが正で、かつ４次項の係数Ｂが負であるときには、
係数処理４（図７６）のステップＳ０２０５１およびＳ
０２０５２で行なわれる次の不等式が成立しているかど
うかの判定が必要となる。
【０１２７】
【数２４】 最終的には、既に述べたようにこれらの判定には乗算処
理も用いられるが、しかし大小比較のみであるために、
部分的な工夫を行なうことが可能である。たとえばＤが
正であれば３Ｃ2 ≦８ＢＤは常に成立しないことがわか
る。なぜならばＢが条件から負であるためである。また
乗算処理における計算精度もそれほど高いものは要求さ
れない。また上述の説明において用いた図７１〜図８２
のフローチャートは、係数処理の流れの一例である。こ
の図は、必要な処理をすべて別個に表わしたのでかなり
のステップ数となるが、実際にはより簡単な流れとする
ことが可能である。たとえば係数処理５（図７７）と係
数処理６（図７９）とはほとんど同じであり、ステップ
Ｓ０２０８１、ステップＳ０２０９１で行なわれる判定
内容が異なるのみである。したがって、係数処理５と６
とを区別するためのフラグを１個設ければ、これらを１
つのフローチャートとして扱うこともできることに注意
すべきである。本実施例の説明ではわかりやすくするた
めに、これらを別個のフローチャートとして示してい
る。
【０１２８】（１０） 係数処理の具体例 以下、係数処理の実際につき具体例を挙げて説明する。
なお、以下では説明を簡略化するために次のように置く
ものとする。
【０１２９】
【数２５】 すなわち、符号Ｓ１、Ｓ２、Ｓ３およびＳ４は、それぞ
れｆ1 （Ｎ）、ｆ2 （Ｎ）、ｆ3 （Ｎ）およびｆ
4 （Ｎ）の符号ということになる。 例１ 与えられた方程式は
【０１３０】
【数２６】 であり、求めるべき根の仮数部の桁数は４桁であるもの
とする。初期値を格納するためのレジスタＲＡ、ＲＢ、
ＲＣ、ＲＤ、ＲＥ、ＲＦおよびＮには、それぞれ−２、
２４６９１２、０、０、−３、−３７０３６８、３が記
憶される。ここでＮとしては、求めるべき根の仮数部の
桁数より「１」だけ小さい数が記憶されることに注意す
べきである。 （ａ） 準備 準備処理では、ＹＧ、ＸＡおよびＸＤにそれぞれ「０」
が、ＸＳに「＋」が設定される。 （ｂ） 係数処理１ ＲＦが負であるため、「符号の反転２」が実行される。
すなわちＲＡ〜ＲＦに「−１」が乗算される。その結果
各レジスタＲＡ、ＲＢ、ＲＣ、ＲＤ、ＲＥ、ＲＦ、Ｎ、
ＸＡ、ＸＤ、ＸＳおよびＹＧにはそれぞれ２、−２４６
９１２、０、０、３、３７０３６８、３、０、０、＋、
０が記憶される。
【０１３１】（ｃ） 係数処理２ 最大次数（５次項）の係数（ＲＡに記憶されている数）
が正である。したがって直ちに次のステップである係数
処理３に進む。 （ｄ） 係数処理３ ｆ1 （Ｎ）の符号、すなわち符号Ｓ１を求める。Ｎ＝３
であるから次が成立し符号Ｓ１＝「−」となる。
【０１３２】
【数２７】 したがって、図７４においてステップＳ０２０４２に進
みＮが１加算され４となる。次のステップＳ０２０４３
で再びＳ１が「−」かどうかについての判断が行なわれ
る。この場合ｆ1 （４）については次のようになり、し
たがってＳ１＝「−」となる。
【０１３３】
【数２８】 したがって制御は再びステップＳ０２０４２に戻りＮが
さらに１加算され５となる。再びステップＳ０２０４３
でｆ1 （５）が次の式により求められ、Ｓ１＝「−」と
なる。
【０１３４】
【数２９】 さらにステップＳ０２０４２でＮが１加算され６とな
る。ステップＳ０２０４３でｆ1 （６）が次のようにし
て求められ符号Ｓ１が「＋」となる。
【０１３５】
【数３０】 したがってＮ＝６となって初めて制御はステップＳ０２
０４４に進む。ステップＳ０２０４４でＮが１減算され
（すなわち５となる）、係数処理３を終了する。このと
き、レジスタＲＡ、ＲＢ、ＲＣ、ＲＤ、ＲＥ、ＲＦ、
Ｎ、ＸＡ、ＸＤ、ＸＳおよびＹＧにはそれぞれ、２、−
２４６９１２、０、０、３、３７０３６８、５、０、
０、＋、０が格納されている。 例２ 与えられた方程式が
【０１３６】
【数３１】 であり、求めるべき根の仮数部の桁数が４桁である場合
を考える。この場合レジスタＲＡ、ＲＢ、ＲＣ、ＲＤ、
ＲＥ、ＲＦおよびＮに初期値として記憶される数はそれ
ぞれ−２、０、０、−１２３、４、１２８０７５２７、
および３となる。 （ａ） 準備 ＹＧ、ＸＡおよびＸＤに「０」が、ＸＳに「＋」がそれ
ぞれ設定される。 （ｂ） 係数処理１ ＲＦが正であるため、係数処理２に進む。 （ｃ） 係数処理２ 最大次数（５次項）の係数が負であるため、図７３のス
テップＳ０２０２１３で符号の反転１の処理が行なわれ
る。すなわち、レジスタＲＡ、ＲＣおよびＲＥに「−
１」が乗算され、根の符号ＸＳが反転される。その結果
レジスタＲＡ、ＲＢ、ＲＣ、ＲＤ、ＲＥ、ＲＦ、Ｎ、Ｘ
Ａ、ＸＤ、ＸＳおよびＹＧにはそれぞれ、２、０、０、
−１２３、−４、１２８０７５２７、３、０、０、
「−」、０が格納される。
【０１３７】さらに次の処理として係数処理３が選択さ
れる。 （ｄ） 係数処理３ ｆ1 （Ｎ）（Ｎ＝３）が次の式のようにして求められ、
符号Ｓ１は「＋」となる。
【０１３８】
【数３２】 したがって、図７４においてステップＳ０２０４５に進
み係数シフトの処理が実行される。すなわち、レジスタ
ＲＢ、ＲＣ、ＲＤ、ＲＥおよびＲＦに記憶されている数
を上位方向にそれぞれ１、２、３、４および５桁シフト
し、ＸＤに「１」を加える処理が行なわれる。その結
果、レジスタＲＡ〜ＲＦ、Ｎ、ＸＡ、ＸＤ、ＸＳおよび
ＹＧに記憶される数または符号はそれぞれ２、０、０、
−１２３０００、−４００００、１２８０７５２７００
０００、３、０、１、「−」、０となる。さらにステッ
プＳ０２０４６で、次のようにしてｆ1 （３）を計算す
ることにより符号Ｓ１が求められる。この場合Ｓ１は
「＋」となる。
【０１３９】
【数３３】 したがって図７４において制御は再びステップＳ０２０
４５に戻る。ステップＳ０２０４５の係数シフト処理の
結果、レジスタＲＡ〜ＲＦ、Ｎ、ＸＡ、ＸＤ、ＸＳおよ
びＹＧにはそれぞれ、２、０、０、−１２３・１０6 、
−４・１０8 、１２８０７５２７・１０10、３、０、
２、「−」、０がそれぞれ格納される。そして再びステ
ップＳ０２０４６で次の式によりｆ1 （３）を計算し符
号Ｓ１を求める。この場合には符号Ｓ１は「−」に転ず
る。
【０１４０】
【数３４】 したがって係数処理３の処理を終了して次の初期値の設
定処理に進む。このときの各レジスタの内容は、レジス
タＲＡ〜ＲＦ、Ｎ、ＸＡ、ＸＤ、ＸＳ、ＹＧの順に２、
０、０、−１２３・１０6 、−４・１０8 、１２８０７
５２７・１０10、３、０、２、「−」、０となってい
る。 例３ 与えられた方程式が
【０１４１】
【数３５】 であり、求めるべき根の仮数部の桁数が４桁であるもの
とする。レジスタＲＡ〜ＲＦ、Ｎに初期値として記憶さ
れる数はそれぞれ０、−１、１８０、−２１７６、−１
３６８９６、５６０９８８６７、３である。 （ａ） 準備 ＹＧ、ＸＡおよびＸＤに「０」が、ＸＳに「＋」が設定
される。 （ｂ） 係数処理１ ＲＦが正であるため、係数処理２に進む。 （ｃ） 係数処理２ 図７３を参照して、ステップＳ０２０２０１から制御は
ステップＳ０２０２０２に進む。レジスタＲＢに記憶さ
れている数（２次項の係数）が負であるために、制御は
ステップＳ０２０２１０からステップＳ０２０２１１に
進み、次の処理として係数処理４が選択される。
【０１４２】（ｄ） 係数処理４ この係数処理４に制御が移ったとき、レジスタＲＡ〜Ｒ
Ｆ、Ｎ、ＸＡ、ＸＤ、ＸＳおよびＹＧには、それぞれ
０、−１、１８０、−２１７６、−１３６８９６、５６
０９８８６７、３、０、２、「−」、０が記憶されてい
る。図７６を参照して、ステップＳ０２０５１では、３
ＲＣ2 と８ＲＢ・ＲＤの大小比較が行なわれる。
【０１４３】
【数３６】 となるので、制御は図７６のステップＳ０２０５２に進
む。ステップＳ０２０５２では、８ＲＢ2 ・ＲＥと（４
ＲＢ・ＲＤ−ＲＣ2 ）ＲＣとの大小比較が行なわれる。
【０１４４】
【数３７】 となるので、制御はステップＳ０２０５３に進む。ＲＣ
＞０であるので、ＲＤおよびＲＥの符号とは関わりな
く、制御はステップＳ０２０５７に進む。ステップＳ０
２０５７でフラグＹＧに２が設定され、ステップＳ０２
０６１に処理が進む。ステップＳ０２０６１では次のよ
うにｆ1 （Ｎ）（Ｎ＝３）が求められ、符号Ｓ１が
「−」となる。
【０１４５】
【数３８】 その結果制御はステップＳ０２０６２に進み、次の処理
として係数処理６が選択される。 （ｅ） 係数処理６ 図７９を参照して、ステップＳ０２０９１で、次のよう
にｆ2 （Ｎ）、ｆ3 （Ｎ）およびｆ4 （Ｎ）（Ｎ＝３）
が求められ、それぞれの符号Ｓ２、Ｓ３およびＳ４を得
る。
【０１４６】
【数３９】 すなわち符号Ｓ２、Ｓ３およびＳ４はすべて負となる。
したがって図７９において制御はステップＳ０２０９６
に進む。ステップＳ０２０９６では係数シフト処理が行
なわれる。その結果レジスタＲＡ〜ＲＦ、Ｎ、ＸＡ、Ｘ
Ｄ、ＸＳ、ＹＧにはそれぞれ、０、−１０、１８００
０、−２１７６０００、−１３６８９６００００、５６
０９８８６７０００００、３、０、１、「＋」、０が記
憶されている。さらにステップＳ０２０９７で次のよう
にｆ1 （Ｎ）（Ｎ＝３）が計算され、符号Ｓ１は「−」
と求められる。
【０１４７】
【数４０】 したがって制御はステップＳ０２０９８に進む。ステッ
プＳ０２０９８では再びｆ2 （Ｎ）、ｆ3 （Ｎ）および
ｆ4 （Ｎ）（Ｎ＝３）を求め、その符号Ｓ２、Ｓ３およ
びＳ４がすべて負かどうかを判定する。この場合
【０１４８】
【数４１】 となるので、符号Ｓ２は「＋」となる。したがって符号
Ｓ３およびＳ４の値にかかわらず、係数処理６が終了す
る。このとき、レジスタＲＡ〜ＲＦ、Ｎ、ＸＡ、ＸＤ、
ＸＳ、ＹＧにはそれぞれ０、−１０、１８・１０3 、２
１７６・１０3 、−１３６８９６・１０4 、５６０９８
８６７・１０5 、３、０、１、「＋」、０が記憶されて
いる。なお、上述の例１に見られるように、求めるべき
根の仮数部の桁数が、係数処理を行なうことによって大
きくなる場合がある。例１では当初設定したのは４桁
（Ｎ＝３）である。しかし、係数処理が終わった段階で
はＮ＝５に変化してしまっており、このまま処理を進め
れば仮数部として６桁が根として求められる。このよう
な問題を回避するために、図１３に示されるレジスタ３
９４に一旦レジスタ３９０の内容Ｎを退避しておき、係
数処理が終了した段階で再びセレクタ３８８を介してレ
ジスタ３９０に戻しておけばよい。
【０１４９】［初期値の設定の詳細］上述の係数処理ま
での処理で得られたレジスタＲＡ〜ＲＦおよびＮに記憶
されている数から、図１〜図６８までのブロック図に示
されたような演算器を用いて、２９個のレジスタＲ０〜
Ｒ５、Ｒ６Ａ〜Ｒ６Ｄ、Ｒ７〜Ｒ２５に初期値を設定す
る。ただし、レジスタＲ７、Ｒ２０およびＲ２３にはそ
れぞれ「０」が初期値として与えられる。また、レジス
タＲ０にはレジスタＲＦに記憶されている数が初期値と
して与えられる。各レジスタに与えられる数は次のよう
にして定められている。なお、ここでは説明の簡略化の
ために、レジスタＲＡ〜ＲＦに記憶されている数をそれ
ぞれＡ〜Ｆと表記している。
【０１５０】
【数４２】 ここで設定する数は５次方程式から２次方程式まで共通
である。しかし、対象とする方程式の次数が低い場合に
は、より少ないレジスタを用いることができる。対象と
する方程式と、必要となるレジスタとの関係を図８３に
表形式で示す。この図８３については、既に図面の概略
構成の項で説明した。たとえば、対象となる方程式が３
次方程式または２次方程式である場合には、８個のレジ
スタ（Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ６Ｃ、Ｒ６Ｄ、Ｒ７
およびＲ８）のみでよい。また、３乗根を求める場合に
は７個のレジスタ（Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ６Ｃ、
Ｒ７およびＲ８）のみでよい。図８４は、前述のとお
り、これらのレジスタに設定する数をレジスタごとに仮
数部および指数部に分けて表形式で示したものである。
最も左の列にはレジスタ名が記載されている。各レジス
タに設定される値は、そのレジスタの行に記述されてい
る数をすべて加えたものである。各指数部の値は、対応
する仮数部に付加される「０」の個数と考えればよい。
たとえば図８４を参照して、レジスタＲ３に設定される
数は、「レジスタＲＡに記憶されている数Ａを３倍して
その右に０を「５Ｎ＋１」個付加したもの」と「レジス
タＲＢに記憶されている数Ｂを１２倍してその右に０を
「４Ｎ」個付加したもの」と「レジスタＲＣに記憶され
ている数Ｃを６倍してその右に０を「３Ｎ」個付加した
もの」との和である。なおレジスタＲ３の場合には、数
Ｄ、Ｅには関係がなく、その部分が空白になっている。
空白の部分はその仮数部が「０」として設定されると考
えればよい。
【０１５１】図８４に示す初期値の設定方法は一例を示
したものであり、他の方法も考えられる。たとえばレジ
スタＲ６Ａ、Ｒ６Ｂ、Ｒ６ＣおよびＲ６Ｄの和を、次の
ように１個のレジスタＲ６に記憶する方法も考えられ
る。
【０１５２】
【数４３】 レジスタＲ６Ａ〜Ｒ６Ｄに記憶されている数は、それら
の加算値が後の処理で用いられる。したがって上述の数
４３で示されるように１つのレジスタＲ６にまとめれば
必要となるレジスタの数は減少するように思われる。し
かし、実際には後に述べるようにそうではなく、このよ
うに分割した方がレジスタの数は少なくてすむ。Ｎの値
によっては、指数部が負になる場合が考えられる。Ｎが
小さい場合である。たとえばレジスタＲ２４およびＲ２
５の指数部はそれぞれ５Ｎ−１２、５Ｎ−１３である。
Ｎ＝２のときには、これらはいずれも負となる。このよ
うな場合は、そのようなレジスタにいかなる数を設定し
ても、求められる根の仮数部には影響がない。したがっ
てここでは、そのような場合には「０」を設定すること
とする。
【０１５３】以下に、各レジスタに設定する数の生成方
法について述べる。この生成方法はあくまで一例であ
り、各々のレジスタに設定する数を生成する手段は他に
も種々考えられる。以下に述べる例は、固定小数点方式
による加算機能および桁シフト機能を用いてこれらの数
を生成する方法である。整数の乗算機能および加減算機
能を用いてもよいが、本例のようにすることによりより
高速に処理することができる。生成する手順の概略とし
ては、まずレジスタＲＡ〜ＲＦに記憶されている数の所
定の倍数を求め、求めた倍数ごとに桁シフトを行なって
最後に必要なものについて加算をすることとする。 （１） 倍数の処理（仮数部を得る） 図８４を参照して、レジスタＲＡに記憶されている数Ａ
については、「３、１２、５４、９９、１９８、２９
７、１７８２、４２１２、９９９９、２３８９５、１３
８５５０５、２３６５６０５、４４５０５４５、１２４
６９５４５」を乗じたものを求めればよい。数Ｂについ
ては「２、１２、２４、１０８、１９８、９３６、９９
９、３５６４、８４２４」を乗じたものを求めればよ
い。数Ｃについては「６、２７、９９」を乗じたものを
求めればよい。数Ｄについては「２、９」を乗じたもの
を求めればよい。
【０１５４】上述した数Ａの倍数を求める手順を図８５
〜図８７に示す。図８６および図８７は、図８５の各部
をそれぞれ詳細にしたものである。図８６および図８７
において、各ボックスの上段には、生成される数を、各
ボックスの下段にはその生成された数が格納されるレジ
スタをそれぞれ示した。レジスタ名が記載されていない
ものと、空いているレジスタのいずれを使用してもよい
ことを示す。図８５〜図８７においては、途中で生成さ
れる数を、できるだけ有効に利用するように工夫したも
のである。すなわち、無駄な処理が極力省かれている。
しかもシフトと加減算のみを用いて倍数が求められる。
図８６および図８７において、与えられた数を２倍、９
倍、９９倍、９９９倍、９９９９倍するサブルーチンを
想定している。２倍を計算するためにはたとえば図１６
に示されるように同一の入力を加算すればよい。或る数
を９倍する場合には、その数を１桁左側にシフト（１０
倍）したものからその数を引けばよい。また９９倍する
場合には、その数を２桁左にシフト（１００倍）しその
数を引けばよい。同様に９９９倍や９９９９倍した数を
生成するサブルーチンも簡単に作成できる。２倍、９
倍、９９倍、９９９倍、９９９９倍の組合せと、多少の
加減算処理および左シフト処理を行なうことにより、図
８６および図８７に示されるように初期値として必要と
なる倍数（この場合にはＡの倍数）を生成することがで
きる。他の数Ｂ、ＣおよびＤについても同様であり、そ
れらについては後述する。
【０１５５】例として、数Ａから、レジスタＲ２１に設
定する数のうちのＡの倍数を求める処理について説明す
る。 （ａ） 図８６を参照して、基になる数Ａを２倍して２
Ａを生成する。この値はいずれのレジスタに格納しても
よい。この２Ａと基の数Ａとを加算し３Ａを生成し、レ
ジスタＲ３に転送、記憶させる。３Ａを２倍することに
より６Ａが生成され、さらにこれを９倍して５４Ａが生
成され、レジスタＲ１０およびＲ１９に転送、記憶され
る。同様に６Ａを２倍した１２Ａが生成されレジスタＲ
５に転送され記憶される。レジスタＲ１０（またはＲ１
９）に記憶された数５４Ａから、先に得られた数２Ａを
引くことにより、５２Ａが生成される。さらに図８７を
参照して５２Ａを９倍する処理を２回経ることにより４
２１２Ａが生成されレジスタＲ１２に転送され記憶され
る。この４２１２Ａと２Ａおよび別途生成される２６５
５Ａ（生成手順は略す）より、１５５５Ａ（＝４２１２
Ａ−２６５５Ａ−２Ａ）を生成し、９倍、９９倍する処
理を行なうことにより１３８５５０５Ａが生成される。
この値がレジスタＲ２１に転送され記憶される。さらに
この値を９倍すれば１２４６９５４５Ａが生成され、レ
ジスタＲ２５に転送され記憶される。
【０１５６】途中で生成された１５５５Ａから、Ａを３
桁左シフトした値１０００Ａを引くことにより、５５５
Ａが生成され、９倍する処理を２度、さらに９９倍する
処理を行なうことにより４４５０５４５Ａが生成され、
レジスタＲ２４に転送、記憶される。その他、２９７Ａ
がレジスタＲ１７に、１９８ＡがレジスタＲ９に、１７
８２ＡがＲ１４、Ｒ２２に、２３８９５ＡがＲ８に、２
３６５６０５ＡがＲ１３に、それぞれ記憶される。 （ｂ） 上述の数Ａと同様の処理を数Ｂ、Ｃ、Ｄに対し
ても行なう。これらの生成方法はそれぞれ図８８、図８
９、図９０に示されている。その内容は数Ａからの数を
生成する場合と同様であるのでここでは詳細には説明し
ない。 （２） 指数部の処理 たとえばレジスタＲ１に記憶する数は、「数Ａを左（上
位方向）へ５Ｎ桁シフトしたもの」と「数Ｂを左へ４Ｎ
桁シフトしたもの」と「数Ｃを左へ３Ｎ桁シフトしたも
の」と「数Ｄを左へ２Ｎ桁シフトしタもの」と「数Ｅを
左へＮ桁シフトしたもの」とを加えればよい。仮にこれ
ら数が負のときには減算となることは当然である。
【０１５７】同様にレジスタＲ８に記憶する数は「数Ａ
を２３８９５倍したものを左へ（５Ｎ−４）桁シフトし
たもの」と「数Ｂを９３６倍したものを左へ（４Ｎ−
３）桁シフトしたもの」と「数Ｃを２７倍したものを左
へ（３Ｎ−２）桁シフトしたもの」とを加えればよい。
すなわち、基本的には、レジスタＲＡ〜ＲＥに記憶され
ている数を、図８４に示されるように何倍かしたもの
を、さらに何桁か左（上位方向）へシフトしたうえで、
必要であればそれらの和をとったうえで対応するレジス
タに格納すればよい。ここで注意すべきことは、レジス
タＲ３やＲ８などのように、倍数を２個あるいは３個加
えたものを１個のレジスタに記憶させる場合に、演算用
のレジスタまたは他の空いているレジスタにまずここの
倍数を求め、左へシフト処理を行なったうえで互いに加
算する必要があることである。すなわちレジスタＲ３に
は、図８４に示されるように３Ａを用いた値と、１２Ｂ
を用いた値と、６Ｃを用いた値とを加算する必要があ
る。しかもこれらにはそれぞれの指数部に対応したシフ
ト処理を行なっておく必要がある。たとえばレジスタＲ
３に最終的に設定する数を得るには次のようにする。ま
ず、３Ａ・１０5 Ｎ＋１をレジスタＲ３に求める。次に
レジスタＲ７に１２Ｂ・１０4Nを求める。そしてそれを
レジスタＲ３に加える。次に、６Ｃ・１０3Nをレジスタ
Ｒ７に得、それをレジスタＲ３に加える。このように途
中に用いたレジスタは、必要であればこの処理が終了し
た後「０」を記憶させておけばよい。この例の場合に
は、レジスタＲ７の代わりにレジスタＲ６Ｄを用いても
よい。
【０１５８】［仮数部の導出の詳細］ （３） これら初期値の設定処理について、対応する回
路部分を以下に説明する。 （ａ） ２倍、９倍、９９倍、９９９倍、９９９９倍サ
ブルーチン ２倍するサブルーチン 対象はレジスタＲＡ〜ＲＤに記憶されている数である。
図２２のセレクタ４９０を制御し、対象となる数を記憶
しているレジスタの内容をレジスタ４９２に転送する。
次に図２５を参照して、セレクタ５３０および５３２を
制御してともにＲｗ２を選択し、加減算器５３４でこれ
らを加算する。この出力ＡＧ３を所定のレジスタに格納
する。
【０１５９】 ９倍するサブルーチン 対象はレジスタＲＡ〜ＲＤに記憶されている数である。
図２２に示されるセレクタ４９０を制御し、対象となる
数を記憶しているレジスタの内容をレジスタ４９２（Ｒ
ｗ２）に転送する。転送された数をＺとする。図２５に
示されるセレクタ５３０を制御してＲｗ２＜１＞を選択
させ、セレクタ５３２を制御してＲｗ２を選択させる。
加減算器５３４で両者の差をとることにより、加減算器
５３４の出力は（１０Ｚ−Ｚ）、すなわち９Ｚとなる。
これを所定のレジスタに格納する。 ９９倍するサブルーチン 対象はレジスタＲＡ〜ＲＣに記憶されている数である。
【０１６０】図２２のレジスタ４９２に対象となる数を
記憶しているレジスタの内容を転送することは今までと
同様である。転送された数をＺとする。図２５を参照し
て、セレクタ５３０によりＲｗ２＜２＞を、セレクタ５
３２によりＲｗ２をそれぞれ選択させる。加減算器５３
４で両者の差をとると、その出力は（１００Ｚ−Ｚ）、
すなわち９９Ｚとなる。これを所定のレジスタに転送し
格納させる。 ９９９倍、９９９９倍するサブルーチン 対象はレジスタＲＡ、ＲＢに記憶されている数である。
上述の９９倍するサブルーチンと同様の処理であり、図
２５のセレクタ５３０で選択するものをそれぞれＲｗ２
＜３＞、Ｒｗ２＜４＞とすればよい。 （ｂ） 初期値の設定１（仮数部） ここでは一例として、図８４に示した、レジスタＲＡに
記憶されている数を整数倍したもの、すなわち１６個の
レジスタＲ３、Ｒ５、Ｒ６Ａ、Ｒ８〜Ｒ１０、Ｒ１２〜
Ｒ１４、Ｒ１６〜Ｒ１９、Ｒ２１、Ｒ２２、Ｒ２４およ
びＲ２５に設定する数の仮数部を求める場合について対
応する回路の動作を説明する。なお以下の説明において
＜＞中に記載されているのは、処理後にレジスタが記憶
している数であり、アンダーラインが付されている部分
は新たに設定されたものを示している。
【０１６１】（ｂ０１）図２２および図２１に示される
セレクタ４９０および４８０を制御して、レジスタＲＡ
に記憶されている数ＡをレジスタＲｗ２およびＲｗ３に
転送する。
【０１６２】
【数４４】 （ｂ０２）図２５を参照して、セレクタ５３０、５３２
を制御して、それぞれＲｗ２＜４＞とＲｗ２とを選択さ
せ、加減算器５３４でその差をとる。加減算器５３４の
出力ＡＧ３（１００００Ａ−Ａ＝９９９９Ａ）をレジス
タＲ６Ａに格納する。なお、レジスタＲｗ２およびＲｗ
３は元の値Ａを保持する。以下の説明では、このように
内容を保持する場合については、命令も含めて表記を省
略する。
【０１６３】
【数４５】 （ｂ０３）図２５を参照して、セレクタ５３０および５
３２を制御してそれぞれＲｗ２＜２＞、Ｒｗ２を選択さ
せる。加減算器５３４により両者の差をとる。加減算器
５３４の出力ＡＧ３（１００Ａ−Ａ＝９９Ａ）をレジス
タＲ１６に格納する。
【０１６４】
【数４６】 （ｂ０４）セレクタ５３０および５３２を制御して、そ
れぞれＲｗ２を選択させる。加減算器５３４により両者
の和をとる。加減算器５３４の出力ＡＧ３（２Ａ）をレ
ジスタＲｗ２およびＲｗ４に格納させる。
【０１６５】
【数４７】 （ｂ０５）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜２＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとる。加減算器５
３４の出力ＡＧ３（２００Ａ−２Ａ＝１９８Ａ）をレジ
スタＲｗ２およびＲｗ９に格納する。
【０１６６】
【数４８】 （ｂ０６）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとる。加減算器５
３４の出力ＡＧ３（１９８０Ａ−１９８Ａ＝１７８２
Ａ）をレジスタＲ１４およびＲ２２に格納する。
【０１６７】
【数４９】 （ｂ０７）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ４、Ｒｗ３を選択させ
る。加減算器５３４で両者の和をとり、その出力ＡＧ３
（３Ａ）をレジスタＲｗ２およびＲ３に格納する。
【０１６８】
【数５０】 （ｂ０８）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜２＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（３００Ａ−３Ａ＝２９７Ａ）をレジスタＲｗ２お
よびＲ１７に格納する。
【０１６９】
【数５１】 （ｂ０９）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２およびＲｗ４を選択さ
せる。加減算器５３４により両者の差をとり、その出力
ＡＧ３（２９７Ａ−２Ａ＝２９５Ａ）をレジスタＲｗ２
に格納する。
【０１７０】
【数５２】 （ｂ１０）図２５を参照して、セレクタ５３０および５
３２を制御して、Ｒｗ２＜１＞、Ｒｗ２を選択させる。
加減算器５３４で両者の差をとり、その出力ＡＧ３（２
９５０Ａ−２９５Ａ＝２６５５Ａ）をレジスタＲｗ２お
よびＲｗ５に格納する。
【０１７１】
【数５３】 （ｂ１１）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（２６５５０Ａ−２６５５Ａ＝２３８９５Ａ）をレ
ジスタＲｗ２およびＲ８に格納する。
【０１７２】
【数５４】 （ｂ１２）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４により両者の差をとり、その出
力ＡＧ３（２３８９５０Ａ−２３８９５Ａ＝２３６５６
０５Ａ）をレジスタＲ１３に格納する。
【０１７３】
【数５５】 （ｂ１３）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ４、Ｒｗ３を選択させ
る。加減算器５３４で両者の和をとり、その出力ＡＧ３
をレジスタＲｗ２に格納する。
【０１７４】
【数５６】 このとき、「３Ａ」はレジスタＲ３で既に求められてい
る。したがって、レジスタＲ３の内容をレジスタＲｗ２
に転送してもよい。（ｂ１４）図２５を参照して、セレ
クタ５３０および５３２を制御して、いずれもＲｗ２を
選択させる。加減算器５３４で両者の和をとり、その出
力ＡＧ３（６Ａ）をレジスタＲｗ２に格納する。
【０１７５】
【数５７】 （ｂ１５）図２５を参照して、セレクタ５３０および５
３２を制御して、いずれもＲｗ２を選択させる。加減算
器５３４で両者の和をとり、その出力ＡＧ３（１２Ａ）
をレジスタＲ５に格納する。
【０１７６】
【数５８】 （ｂ１６）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３をレジスタＲｗ２、Ｒ１０およびＲ１９に格納す
る。
【０１７７】
【数５９】 （ｂ１７）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２、Ｒｗ４を選択させ
る。加減算器５３４で両者の差をとり、その出力ＡＧ３
（５４Ａ−２Ａ＝５２Ａ）をレジスタＲｗ２に格納す
る。
【０１７８】
【数６０】 （ｂ１８）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（５２０Ａ−５２Ａ＝４６８Ａ）をレジスタＲｗ２
に格納する。
【０１７９】
【数６１】 （ｂ１９）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（４６８０Ａ−４６８Ａ＝４２１２Ａ）をレジスタ
Ｒｗ２およびＲ１２に格納する。
【０１８０】
【数６２】 （ｂ２０）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２、Ｒｗ５を選択させ
る。加減算器５３４で両者の差をとり、その出力ＡＧ３
（４２１２Ａ−２６５５Ａ＝１５５７Ａ）をレジスタＲ
ｗ２に格納する。
【０１８１】
【数６３】 （ｂ２１）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２、Ｒｗ４を選択させ
る。加減算器５３４で両者の差をとり、その出力ＡＧ３
（１５５７Ａ−２Ａ＝１５５５Ａ）をレジスタＲｗ２お
よびＲｗ５に格納する。
【０１８２】
【数６４】 （ｂ２２）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２、Ｒｗ３＜３＞を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（１５５５Ａ−１０００Ａ＝５５５Ａ）をレジスタ
Ｒｗ２に格納する。
【０１８３】
【数６５】 （ｂ２３）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（５５５０Ａ−５５５Ａ＝４９９５Ａ）をレジスタ
Ｒｗ２に格納する。
【０１８４】
【数６６】 （ｂ２４）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３をレジスタＲｗ２に格納する。
【０１８５】
【数６７】 （ｂ２５）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜２＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（４４９５５００Ａ−４４９５５Ａ＝４４５０５４
５Ａ）をレジスタＲ２４に格納する。
【０１８６】
【数６８】 （ｂ２６）図２２を参照して、セレクタ４９０を制御し
て、レジスタＲｗ５の内容（１５５５Ａ）をレジスタＲ
ｗ２（４９２）に格納する。
【０１８７】
【数６９】 （ｂ２７）再び図２５を参照して、セレクタ５３０およ
び５３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を
選択させる。加減算器５３４で両者の差をとり、その出
力ＡＧ３（１５５５０Ａ−１５５６Ａ＝１３９９５Ａ）
をレジスタＲｗ２に格納する。
【０１８８】
【数７０】 （ｂ２８）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜２＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（１３９９５００Ａ−１５５９９５Ａ＝１３８５５
０５Ａ）をレジスタＲｗ２およびＲ２１に格納する。
【０１８９】
【数７１】 （ｂ２９）図２５を参照して、セレクタ５３０および５
３２を制御して、それぞれＲｗ２＜１＞、Ｒｗ２を選択
させる。加減算器５３４で両者の差をとり、その出力Ａ
Ｇ３（１３８５５０５０Ａ−１３８５５０５Ａ＝１２４
６９５４５Ａ）をレジスタＲ２５に格納する。
【０１９０】
【数７２】 以上（ｂ０１）〜（ｂ２９）の処理を行なった結果、各
レジスタは次のような数を記憶している。
【０１９１】
【表５】 （ｃ） 初期値の設定２（指数部） 次に、上記（ｂ）の処理で得られた仮数部を、図８４の
指数部の欄に掲げた数だけ上位方向にそれぞれシフトす
る。シフト桁数を制御するのは、図２８に記載したカウ
ンタ（レジスタＮＮ（５９０））である。シフト桁数
は、図８４に示された各指数部の内容に従って、セレク
タ５８８で選択してレジスタ５９０に格納する。さら
に、図８４の指数部の定数項に相当する数を加減数、レ
ジスタ５９０の内容ＮＮを被加減数として加減算器５９
４で加算または減算することにより、セレクタ５８８経
由でレジスタ５９０に得られる。加減算器５９４を加算
器として動作させるか、減算器として動作させるかは、
図８４の各指数部の欄の定数項の符号に従う。
【０１９２】図２８を参照して、既に述べたように、上
述したレジスタＲ３、Ｒ５、…、Ｒ２５の内容を上位方
向に１桁ずつシフトするとともに、レジスタ５９０の値
を１ずつ減算する。そして判定回路５９６から判定信号
ＪＳ１０ａが出力されるまでこのシフトを行なえばよ
い。図３３、図４１、図４４〜図５０、図５３〜図６４
に示される各レジスタＲ０、Ｒ２〜Ｒ２５に付加されて
いる遅延用の１桁レジスタはこのシフト処理を行なうた
めのものである。たとえばレジスタＲ３の値の設定は次
のようにして行なう。 図２８を参照して、セレクタ５８８を制御して５Ｎ
を選択しレジスタＮＮ（５９０）に格納する。 セレクタ５９２により「１」を選択し、加減算器５
９４で加算をしたもの（５Ｎ＋１）を、セレクタ５８８
を介して再度レジスタＮＮ（５９０）に格納する。
【０１９３】 次に、セレクタ５９２で１を選択し、
加減算器５９４で減算を行なわせ、その結果をセレクタ
５８８を介してレジスタＮＮ（５９０）に格納する。減
算を行なうごとに、図３８に示されるセレクタ７６０を
介して遅延用レジスタ７６４により１桁遅延されたレジ
スタＲ３（７６２）の内容を再び遅延用レジスタＲ３
（７６２）に格納する。これによりレジスタＲ３（７６
２）の内容は１桁上位方向にシフトされたことになる。
このレジスタＮＮの減算処理とレジスタＲ３のシフト処
理とを、図２８に示される判定回路５９６から判定信号
ＪＳ１０ａが出力されるまで繰返し行なう。 この繰返しが終了したときには、レジスタＲ３には
３Ａ・１０5N+1が記憶されている。
【０１９４】他のレジスタＲ５、Ｒ６Ａ、…、Ｒ２５に
ついても、同様の処理を行なう。それらのレジスタの処
理がすべて終了すると、各レジスタには次のような数が
格納されている。
【０１９５】
【表６】 なお、レジスタＲ１０とＲ１９、Ｒ１４とＲ２２に設定
される仮数部は図８４に示されるようにそれぞれ同じで
ある。したがってレジスタＲ１０とＲ２２とについて
は、それぞれレジスタＲ１９およびＲ１４に得た仮数部
を図８４のレジスタＲ１９およびＲ１４の欄に示した指
数部の桁数だけシフトした後、それぞれレジスタＲ１０
およびＲ２２に転送し、さらに２桁シフトを行なう方法
で得てもよい。 （ｄ） 初期値の設定３ 以上（ｂ）および（ｃ）の初期値の設定１および２で
は、レジスタＲＡに記憶されている数から生成する初期
値につき、その生成方法を述べた。レジスタＲＢ、ＲＣ
およびＲＤに記憶されている数から生成する初期値につ
いても同様である。
【０１９６】ただし、図８４に示される、レジスタＲ２
に設定する２Ｄ・１０2Nと、レジスタＲ３に設定する１
２Ｂ・１０4Nおよび６Ｃ・１０3Nと、レジスタＲ８に設
定する９３６Ｂ・１０4N-3および２７Ｃ・１０3N-2と、
レジスタＲ２１に設定する３５６４Ｂ・１０4N-6につい
ては、とりあえず他のレジスタ（Ｒ０、Ｒ７またはＲ２
０）にその仮数部を求め、シフトを行なった後に所定の
レジスタに加算する必要がある。たとえば、初期値の設
定１と同様の方法でレジスタＲ０に１２Ｂを求め、初期
値の設定２と同様の方法で４Ｎ桁上位方向にシフトす
る。その後、図３０に示されるセレクタ６２８および６
３０を制御してそれぞれレジスタＲ０およびＲ３に記憶
されている数（Ｒ０＝１２Ｂ・１０4N、Ｒ３＝３Ａ・１
０5N+1）を選択させ、加算器６３２でその和を計算し、
回路６２０内のレジスタＲ３に再格納する。このような
処理を繰返すことにより、レジスタＲ２〜Ｒ２５に必要
な初期値を設定する。
【０１９７】（ｅ） 初期値の設定４ レジスタＲ０およびＲ１の初期値については、特に次の
ような処理を行なう。 レジスタＲ０ レジスタＲ０には、初期値の設定１〜３の処理が終わっ
た後、図３３に示されるセレクタ７１０を制御して、レ
ジスタＲＦに記憶されている数を格納する。 レジスタＲ１ レジスタＲ１の初期値を求める方法は、図７５を参照し
て説明した符号Ｓ１を求める方法と類似している。レジ
スタＲ１の初期値を求める場合には、図７５のステップ
ＳＡ４においてレジスタＲｗ１〜Ｒｗ５の和からレジス
タＲＦに記憶されている数を引く代わりに、レジスタＲ
ｗ１〜Ｒｗ５の和をレジスタＲ１に転送すればよい。こ
の場合、既に符号Ｓ１の導出処理で説明したように、図
２６の加算５４４の出力Ａ９にこれらレジスタＲｗ１〜
Ｒｗ５の和が得られる。ＲＦは減算器５４２には与えな
い。したがって図４３において、セレクタ８１０を制御
してＡ９を選択しレジスタＲ１（８１２）に格納させる
必要がある。
【０１９８】［仮数部の導出］図６９のステップＳ０４
の「仮数部の導出」処理は、上述の初期値の設定処理ま
でにより２９個のレジスタＲ０〜Ｒ２５に設定した値
と、レジスタＮに記憶されている数とを用いて、根の仮
数部をレジスタＸＡに求める処理である。なお、係数処
理の段階で、既に根の小数部の桁数ＸＤおよび符号ＸＳ
が求められていることに注意すべきである。仮数部の導
出処理の概略の手順を図９１に示す。 （１） 処理内容 図９１のフローチャートを説明する前に、根を導出する
処理について説明する。根を導出する処理は、大別する
と図９１のステップＳ０４Ａにより示される「処理Ｃ」
とステップＳ０４Ｂに示される「処理Ｄ」の２種類であ
る。処理Ｃは、仮数部の値をカウントアップする処理Ｋ
Ｃ（ステップＳ０４０７）と、終了条件２の判定を行な
う処理ステップＳ０４０８とからなる。処理Ｄは、終了
条件１の判定を行なう処理（ステップＳ０４０９）と桁
を移動する処理（Ｓ０４１０およびＳ０４１１）からな
る。
【０１９９】いずれの処理を実行するかは、図９１のス
テップＳ０４０１〜Ｓ０４０６での、レジスタＲ０〜Ｒ
４に関する４種の判定と、フラグＹＧの値とによる。図
９１の処理を、ＹＧ＝０、１、２のときに分けて簡略化
して示したのが図９４〜図９６である。図９４〜図９６
に示されるステップＳ０４ＡおよびＳ０４Ｂの処理は、
図９１に示されるものと同一である。与えられる方程式
と、フラグＹＧとにより、実際の制御の流れは次の表７
に示されるようになる。
【０２００】
【表７】 ５次方程式〜２次方程式の根を得るための汎用的なフロ
ーチャートは図９１である。しかし、与えられる方程式
が、たとえば５次方程式または３次方程式に限定されて
いる場合には、図９５の流れのみでよい。 （２） 仮数部の導出処理の流れ 図９１を参照して、仮数部の導出処理の汎用的な流れは
次のようになる。まずステップＳ０４０１で、レジスタ
Ｒ０に記憶されている数とレジスタＲ１に記憶されてい
る数との大小の判定処理が行なわれる。Ｒ１＞Ｒ０のと
きには制御はステップＳ０４０９に進む。さもなければ
制御はステップＳ０４０２に進む。ステップＳ０４０９
以下の処理については後述する。
【０２０１】ステップＳ０４０２では、フラグＹＧが０
か否かについての判断が行なわれる。「０」である場合
には制御はステップＳ０４０７に進む。ステップＳ０４
０７以下の処理については後述する。フラグＹＧが０で
ない場合には制御はステップＳ０４０３に進む。ステッ
プＳ０４０３に制御が進むのは、与えられた方程式が４
次または２次方程式の場合のみである。ステップＳ０４
０３では、レジスタＲ１に記憶されている数とレジスタ
Ｒ２に記憶されている数との和の符号の判定処理が行な
われる。Ｒ１＋Ｒ２≧０が成立する場合には制御はステ
ップＳ０４０７に進む。さもなければ制御はステップＳ
０４０４に進む。ステップＳ０４０４ではフラグＹＧが
１かどうかについての判定が行なわれる。フラグＹＧが
１であれば制御はステップＳ０４０９に、さもなければ
制御はステップＳ０４０５にそれぞれ進む。
【０２０２】ステップＳ０４０５に制御が進むのは、与
えられた方程式が４次方程式の場合のみである。ステッ
プＳ０４０５では、レジスタＲ２に記憶されている数と
レジスタＲ３に記憶されている数との和の符号を判定す
る処理が行なわれる。Ｒ２＋Ｒ３≧０のときには制御は
ステップＳ０４０７に進む。さもなければ制御はステッ
プＳ０４０６に進む。ステップＳ０４０６では、レジス
タＲ３に記憶されている数とレジスタＲ４に記憶されて
いる数との和が負かどうかについての判断が行なわれ
る。Ｒ３＋Ｒ４＜０であれば制御はステップＳ０４０９
に、さもなければ制御はステップＳ０４０７に進む。図
９１のステップＳ０４０１〜Ｓ０４０６に行なわれる判
断に対応する回路について以下説明する。ステップＳ０
４０１の判断は、図６８の判定信号ＪＨ３ａによる。ス
テップＳ０４０３の判定は、図６８の判定信号ＪＳ１１
ａによる。ステップＳ０４０５の判定は、図６８の判定
信号ＪＳ１２ａによる。そしてステップＳ０４０６の判
定は、図６８の判定信号ＪＳ１３ａによる。ステップＳ
０４０２、ステップＳ０４０４のフラグＹＧについての
判定は、図１１の判定信号ＪＳ７ａによる。これらの判
定結果により制御の流れを変更するのは、図１に示され
る制御部２１０である。
【０２０３】（３） 処理Ｃ 処理Ｃは、図９１のステップＳ０４Ａに示されるように
処理ＫＣ（Ｓ０４０７）と終了条件２の判定処理（Ｓ０
４０８）からなる。 ステップＳ０４０７で行なわれる処理ＫＣのフロー
チャートを図９２に示す。図９２に示されるように処理
ＫＣでは、ステップＳＥ１〜ＳＥ３により、Ａ、Ｂおよ
びＣグループの３種類の加減算処理をこの順序で実行す
る。なお、Ａグループの計算処理はＢグループの計算処
理よりも先に行なわれなければならない。ただしＣグル
ープについては、他のグループとの計算順序が前後して
もよい。さらに同じグループの中での計算順序は自由で
ある。各グループ内で行なわれる処理は、図９２にも示
してあるが以下のとおりである。
【０２０４】
【数７３】 Ａグループ、Ｂグループのように計算処理をグループ分
けするのは、たとえばレジスタＲ１のように、２つの計
算処理に関与するものがあるためである。この場合に
は、当然その計算順序が問題となり、計算順序が異なれ
ば結果も異なってくる可能性がある。そうした問題を回
避し、正しい結果を得られるようにするためには、計算
順序を明確にしておく必要がある。上述のグループ分け
はそれを明確にするためである。もちろん数７３に示さ
れるグループ分けは単なる例であり、他のグループ分け
を行なうことも考えられる。その場合、たとえばレジス
タＲ１に関してはＲ０−Ｒ１→Ｒ０、Ｒ１＋Ｒ２→Ｒ１
の計算順序が守られていればよい。
【０２０５】上述の数７３に示した計算が、図１〜図６
８に示した回路により実行できることは明らかであろ
う。 終了条件２ 根の仮数部を無限に求めることはできない。したがっ
て、どこかで仮数部を求める処理を打ち切る必要が生ず
る。この終了条件２は、根の仮数部を求める処理を打ち
切るための条件の判定である。ただし、後に述べるステ
ップＳ０４０９の終了条件１の判定処理が、終了のため
の本質的な判定処理であるのに対し、このステップＳ０
４０８の終了条件２の判定処理は、特定の係数において
処理を早期に打切り、無駄を省くための処理である。こ
の終了条件２は、たとえば根の仮数部を１０桁求める場
合に、Ｘ＝「１２３」というような、より少ない桁数の
ものが根として得られた場合の終了の判定である。
【０２０６】終了条件２の判定は、レジスタＲ０に記憶
されている数が「０」か否かを調べることにより行なわ
れる。この処理は具体的な回路では、図３３の判定回路
７１６で行なわれ、その判定信号ＪＳ１４ａにより図１
に示す制御部２１０が処理を終了するか否かを決定す
る。たとえば次の除算を行なう場合を考える。 １２２２１５５÷９９ この答えは「１２３４５」である。ところが、仮に商の
仮数部を１０桁求めるように指定している場合、仮数部
として「１２３４５０００００」という１０桁の数字が
求められてしまう。終了条件１のみの判断では、この無
用な５つの「０」が求められるまで計算処理が続行され
る。しかし、この終了条件２の判定処理を設けることに
より、「１２３４５」が仮数部に求められた時点で計算
処理を終了することができる。したがってこの終了条件
２の判定処理は必ずしも必要ではないことに注意すべき
である。しかしこの終了条件２の判定処理を設けること
により、前述のように処理速度をより向上させることが
できる。
【０２０７】（４） 処理Ｄ 再び図９１を参照して、ステップＳ０４Ｂの処理Ｄで
は、終了条件１の判定（Ｓ０４０９）と、Ｎの減算（Ｓ
０４１０）と、後述する処理ＫＤの実行（Ｓ０４１１）
とが行なわれる。ステップＳ０４１１の処理ＫＤの後制
御はステップＳ０４０１に戻る。終了条件１（Ｓ０４０
９）により終了条件が成立すれば仮数部の導出処理は終
了する。 終了条件１ 終了条件１の判定処理は、ステップＳ０４０１でのＮの
減算処理と合わせ、Ｎが０が否かを判定して、「０」で
あれば仮数部の導出処理を終了する。後述する処理ＫＤ
における処理は、除算における、「被除数から除数を引
けなくなるまで繰返し引き、引けなくなれば、被除数を
上位方向へシフトする」という処理に相当する。したが
って、処理ＫＤを１回実行するごとに根の仮数部が１桁
求められる。処理ＫＤを１回実行するごとにＮをカウン
トダウンしていき、Ｎが「０」になればＮ桁の根の仮数
部が得られたことになる。したがってこの時点で処理を
終了すればよい。
【０２０８】ただしこのような終了条件の判定は一例で
あり、他の方法も考えられる。たとえば根の仮数部を記
憶するレジスタＸＡの下位から数えて（Ｎ＋１）桁目を
モニタする方法も考えられる。なお、この終了条件１の
判定処理に対応する回路は、図１３の判定回路３９２
（ＪＳ８）である。判定信号ＪＳ８ａにより、図１に示
す制御部２１０が仮数部の導出処理を終了させる。 処理ＫＤ 処理ＫＤは、前述したように、除算における「被除数か
ら除数を何回か引き、引けなくなれば被除数を上位方向
へシフトする」処理に相当する。より具体的には、図９
３に示されるようなフローチャートに従って計算処理を
行なう。
【０２０９】図９３を参照して、処理ＫＤでは、ステッ
プＳＦ１〜ＳＦ７により、Ｄ、Ｋグループ、Ｅグルー
プ、Ｆグループ、Ｇグループ、Ｈグループ、Ｉグループ
およびＪグループの計算処理をこの順序で実行する。た
だし、Ｋグループの実行順序はこの例に限らず、他のい
ずれの位置でもよい。また同一グループの中では計算順
序は任意である。図９３にも示したが、本実施例のグル
ープ分けは次のようなものである。なお、表記をわかり
やすくするために以下のような表記方法を用いる。 Ｒｎ［Ｚ］：レジスタＲｎの内容を右方向にＺ桁シフト
することを示す。すなわちレジスタＲｎの内容を下位方
向にＺ桁シフトする。 ＸＡ＜１＞：根の仮数部を記憶するレジスタＸＡの内容
を左方向に１桁シフトすることを表わす。すなわちレジ
スタＸＡの内容を上位方向に１桁シフトする。
【０２１０】
【数７４】 なお、レジスタＲ６Ａ、Ｒ６Ｂ、Ｒ６ＣおよびＲ６Ｄに
記憶されている数の和をたとえば、別個のレジスタＲ６
を設けてこれに記憶させることが考えられる。そのよう
にすれば、Ｅグループの最初の計算は簡単になるように
見える。しかし、数７４のＦグループに示されるよう
に、レジスタＲ６Ａ〜Ｒ６Ｄのシフト回数はそれぞれ互
いに異なっている。したがって上述のように設けたレジ
スタＲ６ではＦグループの計算を行なうことができず、
再度それぞれシフト後のＲ６Ａ〜Ｒ６Ｄの和を求め直す
必要がある。結果的には、必要となる計算量は変わらな
い。逆に、和を保持するためのレジスタＲ６が別途必要
になるだけである。したがって本実施例ではそのような
レジスタＲ６は設けていない。
【０２１１】（５） 図９７〜図９９に処理ＫＣで行な
われる計算のためのレジスタ間およびレジスタと必要な
演算器との接続を、図１００〜図１０７に処理ＫＤで行
なわれる計算処理で使用されるレジスタおよび演算器と
の接続関係を示す。これらの接続関係を得るために、図
１〜図６８に示される回路内の各セレクタをどのように
設定したらよいかは容易にわかるので、ここでは詳細に
は説明しない。ただし、図９７〜図１０７において、図
１〜図６８に示される回路内の各部品と同一の部品には
同一の参照符号を与えてある。なお、レジスタの内容の
上位方向へのシフトについては既に説明してあるが、下
位方向へのシフトについては図面上その方法を説明する
ような回路は記載していない。しかしたとえばレジスタ
がいわゆるシフトレジスタである場合には、レジスタの
最上位ビットに「０」が入力されるようにしておいて、
１桁分のシフト用のクロックパルスを与えてやればよ
い。
【０２１２】［小数点位置の調整］図６９のステップＳ
０５で行なわれる小数点位置の調整処理の詳細を図１０
８に示す。この小数点位置の調整処理は、図９１におい
て終了条件１が検出されて仮数部の導出処理が終了した
場合には特にその必要はない。しかし、図９１のステッ
プＳ０４０８で終了条件２が検出されて仮数部の導出処
理が終了したときに必要となる場合がある。終了条件２
が検出されて仮数部の導出処理が終了した場合には、Ｎ
＝０となっていない場合がある。そのような場合には、
小数部の桁数を示すレジスタＸＤから、レジスタＮの内
容を引く必要がある。これが小数点位置の調整である。
この処理をステップＳ０５１に示す。その結果、根の値
は次のようになる。
【０２１３】
【数７５】 すなわち、与えられた方程式（１）の根として符号が
「ＸＳ」で、仮数部がＸＡ（整数）で、小数点位置が
「−ＸＤ」で与えられる。この小数点位置の調整処理を
実行した時点で根が完全に求められたことになる。たと
えばＸＡ＝１２３４５００、ＸＤ＝３、ＸＳ＝「−」で
あれば根は次のようになる。
【０２１４】
【数７６】 この処理を行なうための回路部分が図１３である。図１
３において、セレクタ３８４を制御してレジスタＮ（３
９０）の値を選択させる。加減算器３８６によりレジス
タＸＤ（３８２）とＮとの差をとり、レジスタ３８０を
介してレジスタＸＤ（３８２）に格納する。これにより
レジスタＸＤ（３８２）に最終的な小数部の桁数が得ら
れる。第１の実施例の動作例 ［動作例］以下、上述の実施例を用いて、［Ａ］最大次
数である５次方程式と、［Ｂ］４次方程式との根をそれ
ぞれ１個ずつ求める具体的な計算例を順に示す。なお、
３次方程式の根を求める事例については、図１〜図１０
８をより簡略化した図１０９〜図１５４を使用して第２
の実施例で説明する。
【０２１５】［Ａ］５次方程式の例 （１） 与えられた方程式を次の方程式とする。
【０２１６】
【数７７】 また根の仮数部を４桁求めることとする。すなわちＮ＝
３である。レジスタＲＡ〜ＲＦおよびＮには次のような
数が設定される。
【０２１７】
【数７８】 （２） 準備（図７０） フラグＹＧ、レジスタＸＡ、ＸＤには「０」が設定され
る。レジスタＸＳには「＋」が設定される。 （３） 係数処理１（図７２） レジスタＲＦの内容は正である。したがって符号の反転
２は実行されず、そのまま係数処理２に進む。 （４） 係数処理２（図７３） ＲＡ＞０が成立する。したがって図７３において制御は
ステップＳ０２０２０１からＳ０２０２１２に進み、符
号の反転１は行なわれずに次の処理として係数処理３が
選択される。このときの各レジスタの内容は次のとおり
である。
【０２１８】
【数７９】 （５） 係数処理３（図７４） （Ｓ０２０４１）符号Ｓ１の判定以下の手順で符号Ｓ１
を求める。この手順は図７５に示してあるとおりであ
る。 （ａ） 図２３、図２２、図２１、図２０および図１９
を参照して、セレクタ５００、４９０、４８０、４７０
および４６０を制御し、それぞれレジスタＲＡ、ＲＢ、
ＲＣ、ＲＤおよびＲＥに記憶されていた数をレジスタＲ
ｗ１〜Ｒｗ５に転送する。また図２８を参照して、レジ
スタＮに記憶されていた数を、セレクタ５８８を介して
レジスタＮＮ（５９０）に転送する。この結果、レジス
タＲｗ１〜Ｒｗ５およびＮＮにはそれぞれ、１、−１２
３４５、６７８９、−８３８０３４１６、−８２０００
０００および３が格納される。
【０２１９】（ｂ） 図２８を参照して、レジスタＮＮ
（５９０）の内容を判定回路ＪＳ１０（５９６）で判定
する。ＮＮ＝０であれば判定信号ＪＳ１０ａが出力され
る。この場合レジスタＮＮの内容は「３」である。した
がって図７５のステップＳＡ３で示されるようにレジス
タＮＮを１減算し、レジスタＲｗ１〜Ｒｗ５をそれぞれ
５桁、４桁、３桁、２桁および１桁上位方向にシフトす
る。この処理は次の（ｂ１）および（ｂ２）の手順で行
なわれる。 （ｂ１）図２８を参照して、セレクタ５９２に「１」を
選択させる。加減算器５９４は減算器として動作させ
る。減算器５９４の出力をセレクタ５８８を介してレジ
スタＮＮ（５９０）に格納する。したがってレジスタＮ
Ｎの内容は「２」となる。
【０２２０】（ｂ２）図２３、図２２、図２１、図２
０、図１９を参照して、セレクタ５００、４９０、４８
０、４７０および４６０を制御して、それぞれ遅延用レ
ジスタ５１２、５００、４８８、４７６、４６４の出力
をレジスタ５０２、４９２、４８２、４７２、４６２に
格納させる。これによりレジスタＲｗ１〜Ｒｗ５の内容
がそれぞれ５〜１桁上位方向にシフトされる。この結果
レジスタＲＡ〜ＲＦ、Ｎ、ＸＤ、ＸＳ、ＸＡの値は変わ
らないが、他のレジスタについては以下のように変化す
る。
【０２２１】
【数８０】 （ｃ） ＮＮ＝０となるまで上述の（ｂ１）、（ｂ２）
の処理が繰返される。この例では合計３回行なわれる。
したがって、レジスタＲｗ１〜Ｒｗ５に当初設定された
数は、それぞれ１５桁、１２桁、９桁、６桁および３桁
上位方向にシフトされる。これらレジスタとレジスタＮ
Ｎとの内容は次のように変わる。
【０２２２】
【数８１】 （ｄ） ＮＮ＝０となったとき、図２５のセレクタ５３
０および５３２を制御してそれぞれＲｗ２、Ｒｗ３を選
択させる。また加減算器５３４を加算器として動作させ
る。これにより出力ＡＧ３としてＲｗ２＋Ｒｗ３が得ら
れる。図２６を参照して、減算器５４２の入力Ａ１０に
は、図２４に示されるようにＲｗ４＋Ｒｗ５が与えられ
る。したがって加算器５９４の出力Ａ９（ＲＳ）として
レジスタＲｗ１〜Ｒｗ５に記憶されている数の和からレ
ジスタＲＦに記憶されている数を引いたものが得られ
る。この値は判定回路ＪＳ９（５４６）に与えられる。
本具体例の場合には、図２５の加減算器５３４、図２４
の加算器５２０、図２６の減算器５４２、加算器５４
０、加算器５４４の出力はそれぞれ次のようになる。
【０２２３】
【表８】 したがって判定回路ＪＳ９（５４６）（図２６）では符
号Ｓ１は「−」と判定される。（Ｓ０２０４２）図７４
のステップＳ０２０４１でＳ１が「−」と判定されるた
め、ステップＳ０２０４２でＮの加算が実行される。Ｎ
＝４となる。次に処理はステップＳ０２０４３に進む。
このときの各レジスタの内容は次のとおりである。
【０２２４】
【数８２】 （Ｓ０２０４３）符号Ｓ１の判定 再度符号Ｓ１を求める。ステップＳ０２０４１で求めた
ときとはＮの値が変化しているのみである。したがって
既に述べたのと同じように符号Ｓ１を求めればよい。そ
の結果は次のようになる。
【０２２５】
【表９】 この結果符号Ｓ１は「−」となる。したがって制御は図
７４に示されるようにステップＳ０２０４２に戻る。
（Ｓ０２０４２）再びステップＳ０２０４２でＮの加算
が行なわれる。その結果Ｎ＝５となる。次に処理は再び
ステップＳ０２０４３に進む。このときの各レジスタの
内容は次のとおりである。
【０２２６】
【数８３】 （Ｓ０２０４３）符号Ｓ１の判定 再度図７４のステップＳ０２０４３で符号Ｓ１を求め
る。この場合も上記した場合とＮの値が変化しているの
みである。符号Ｓ１はしたがって同じように求めればよ
い。その結果は次のようになる。
【０２２７】
【表１０】 したがって符号Ｓ１は「＋」となる。図７４のステップ
Ｓ０２０４３から制御はステップＳ０２０４４に進む。
（Ｓ０２０４４）Ｎの減算が実行される。これにより係
数処理３が終了し、次の「初期値の設定処理」（図８３
〜図９３）に制御が進む。このときの各レジスタの内容
は次のとおりである。
【０２２８】
【数８４】 （６） 初期値の設定（図８３〜図９３） レジスタＲＡについて レジスタＲＡに記憶されている数については、次のよう
な処理が行なわれる。 （ａ） 仮数部の設定（図８４および図８７） レジスタＲ３、Ｒ５、Ｒ６Ａ、Ｒ８、Ｒ９、Ｒ１０、Ｒ
１２、Ｒ１３、Ｒ１４、Ｒ１６、Ｒ１７、Ｒ１９、Ｒ２
１、Ｒ２２、Ｒ２４およびＲ２５にレジスタＲＡに記憶
されている数を整数倍したものを設定する。その倍数は
図８４に示されるとおりである。設定の手順は図８５〜
図８７に示したとおりである。本具体例の場合にはレジ
スタＲＡ＝１である。したがってこの処理により各レジ
スタには次のような仮数部が設定される。
【０２２９】
【数８５】 （ｂ） 指数部の設定（図８４） 次に各レジスタの指数部の設定を行なう。本具体例の場
合にはＮ＝４である。したがって図８４の「指数部」の
欄に従い、各レジスタについて次の桁数だけ上位方向に
仮数部がシフトされる。すなわち各レジスタは次の桁数
だけ左の方に仮数部がシフトされる。
【０２３０】
【表１１】 この指数部の設定処理の結果、各レジスタの内容は次の
ようになる。
【０２３１】
【数８６】 レジスタＲＢについて （ａ） 仮数部の設定 １０個のレジスタＲ２、（Ｒ０）、Ｒ４、Ｒ６Ｂ、（Ｒ
７）、（Ｒ２０）、Ｒ１１、Ｒ１５、Ｒ１８および（Ｒ
２３）にレジスタＲＢに記憶されている数を整数倍した
ものを設定する。括弧で囲ったレジスタＲ０、Ｒ７、Ｒ
２０およびＲ２３はそれぞれ、レジスタＲ３、Ｒ８、Ｒ
９およびＲ２１の代用である。すなわち、レジスタＲ
３、Ｒ８、Ｒ９およびＲ２１には既に数が設定されてい
るために、先に設定された数を保護する必要があるため
である。次の処理（ｂ）で指数部の設定を行ない、処理
（ｃ）でそれぞれの数を加算してレジスタＲ３、Ｒ８、
Ｒ９およびＲ２１にそれぞれの数が設定されることにな
る。
【０２３２】本具体例の場合にはＲＢ＝−１２３４５で
ある。したがってこの仮数部の設定処理（ａ）により各
レジスタには次のような仮数部が設定される。
【０２３３】
【数８７】 （ｂ） 指数部の設定 次に、図８４に示される指数部の設定を行なう。本具体
例の場合にはＮ＝４であるため、各レジスタについて次
の桁数だけ上位方向にシフトされる。すなわち左の方向
にシフトされる。
【０２３４】
【表１２】 その結果、各レジスタの内容は次のようになる。
【０２３５】
【数８８】 （ｃ） 上述の処理（ｂ）で得た値のうち、レジスタＲ
０、Ｒ７、Ｒ２０およびＲ２３の内容をそれぞれ、レジ
スタＲ３、Ｒ８、Ｒ９およびＲ２１に加える。この場
合、図３０を参照して、セレクタ６２８および６３０を
制御して加算すべきレジスタ同士を選択して加算器６３
２で加算し、その加算結果を回路６２０、６２２、６２
４および６２６のレジスタＲ３、Ｒ８、Ｒ９およびＲ２
１に格納させればよい。この結果レジスタＲ３、Ｒ８、
Ｒ９およびＲ２１の格納内容は次のようになる。
【０２３６】
【数８９】 レジスタＲＣについて レジスタＲＣに記憶されている数については次のような
処理が行なわれる。 （ａ） 仮数部の設定 ３個のレジスタ（Ｒ０）、Ｒ６Ｃおよび（Ｒ７）に、レ
ジスタＲＣに記憶されている数を整数倍したものを設定
する。括弧で囲った２個のレジスタＲ０およびＲ７はそ
れぞれ、レジスタＲ３およびＲ８の代用である。レジス
タＲ３およびＲ８には既に数が設定されている。この先
に設定された数を保護するために、レジスタＲ３および
Ｒ８には直接数の設定はされず、次の処理（ｂ）で指数
部の設定を行ない、処理（ｃ）でそれらの数を加算す
る。
【０２３７】本具体例の場合にはＲＣ＝６７８９であ
る。したがって各レジスタには次のように仮数部が設定
される。
【０２３８】
【数９０】 （ｂ） 指数部の設定 次に、図８４に示すように指数部の設定を行なう。本具
体例の場合にはＮ＝４である。したがって各レジスタに
ついては次の桁数だけ上位方向にシフトされる。
【０２３９】
【表１３】 その結果、各レジスタの内容は次のようになる。
【０２４０】
【数９１】 （ｃ） 上記処理（ｂ）で得た値のうち、レジスタＲ０
およびＲ７の内容をそれぞれ、レジスタＲ３およびＲ８
に加える。この処理は、図３０のセレクタ６２８および
６３０においてそれぞれ、レジスタＲ０およびＲ７、セ
レクタ６３０においてＲ３およびＲ８を選択させて加算
器６３２により加算を行なわせる。加算結果をそれぞれ
回路６２０および６２２のレジスタＲ３およびＲ８に格
納すればよい。この結果レジスタＲ３、Ｒ８、Ｒ９およ
びＲ２１の内容は次のようになる。
【０２４１】
【数９２】 レジスタＲＤについて レジスタＲＤに記憶されている数については次のような
処理が行なわれる。 （ａ） 仮数部の設定 ２個のレジスタ（Ｒ０）およびＲ６Ｄに、レジスタＲＤ
に記憶されている数を整数倍したものを設定する。その
倍数については図８４に示したとおりである。括弧で囲
ったレジスタＲ０はレジスタＲ２の代用である。レジス
タＲ２には既に数が設定されているため、先に設定され
た数を保護するためである。次の処理（ｂ）で指数部の
設定を行ない、処理（ｃ）でそれぞれの数を加算するこ
とによりレジスタＲ２の値が設定される。
【０２４２】本具体例の場合にはＲＤ＝−８３８０３４
１６である。したがって各レジスタには次のように仮数
部が設定される。
【０２４３】
【数９３】 （ｂ） 指数部の設定 次に、図８４に示すように指数部の設定を行なう。本具
体例の場合にはＮ＝４である。したがって各レジスタに
つき次の桁数だけ上位方向にシフトが行なわれる。
【０２４４】
【表１４】 その結果、各レジスタの内容は次のようになる。
【０２４５】
【数９４】 （ｃ） 上述までの処理で得た値のうち、レジスタＲ０
の内容をレジスタＲ２に加える。図３０において、セレ
クタ６２８および６３０によりそれぞれＲ０およびＲ２
を選択させる。加算器６３２の出力を回路６１８内のレ
ジスタＲ２に格納する。レジスタＲ２の内容は次のよう
になる。
【０２４６】
【数９５】 レジスタＲ０、Ｒ１、Ｒ７、Ｒ２０およびＲ２３の
設定 （ａ） レジスタＲ０には、初期値としてレジスタＲＦ
に記憶されている数を転送する。図３３においてセレク
タ７１０によりレジスタＲＦの値を選択すればよい。 （ｂ） レジスタＲ１の初期値は、上述の〜で述べ
た方法でも求められる。しかし、図７５を参照して既に
説明した符号Ｓ１を求める手順とほとんど同じ手順でレ
ジスタＲ１の初期値を求めることができる。なぜなら
ば、符号Ｓ１とレジスタＲ１に設定する値とはそれぞれ
次の２つの式の第１の式の値ＲＳの値と、第２の式の値
とに相当するからである。
【０２４７】
【数９６】 したがって、符号Ｓ１を得る場合と同様にして計算が行
なえる。すなわちシフト処理を終了した後、図２５のセ
レクタ５３０および５３２によりそれぞれレジスタＲｗ
２およびＲｗ３を選択させて加減算器５３０で加算処理
を行ない、さらに図２６において減算器５４２への入力
ＲＦを与えないようにして加算器５４０および５４４の
加算処理を行なう。これにより加算器５４０の出力Ａ９
（ＲＳ）として上記の数９６の２番目の式の値が得られ
る。 （ｃ） レジスタＲ７、Ｒ２０およびＲ２３の初期値 他のレジスタへの初期値の設定が終了した後、図３４の
セレクタ７２０、図３５のセレクタ７３０、図３６のセ
レクタ７４０をそれぞれ制御して「０」をレジスタＲ
０、Ｒ２０およびＲ２３に設定する。
【０２４８】 以上〜の処理でレジスタＲ０〜Ｒ
２５への初期値の設定が完了する。この結果各レジスタ
には次の数が記憶されている。
【０２４９】
【数９７】 （７） 仮数部部の導出（図９１〜図９６） 次のステップとして根の仮数部を導出する。このとき、
レジスタＮ、ＸＡ、ＸＤ、ＸＳ、フラグＹＧは次のよう
になっている。なお、以降の処理ではレジスタＲｗ１〜
Ｒｗ５やレジスタＲＡ〜ＲＦの内容は処理に影響を与え
ない。 Ｎ＝４、ＸＡ＝０、ＸＤ＝０、ＸＳ＝「＋」、ＹＧ＝０ フラグＹＧの値は「係数処理」で一旦設定されるとその
後は変化しない。本具体例の場合にはフラグＹＧ＝０で
ある。したがって処理の流れは実質的に図９４に示され
るものとなる。図９１を参照して、ステップＳ０４０９
またはＳ０４０８で終了条件１または２が検出されない
場合、次のような処理が繰返し行なわれる。すなわち図
９１のステップＳ０４０１の条件が成立するときはステ
ップＳ０４Ｂの処理Ｄを実行し、またステップＳ０４０
１の条件が成立しないときにはステップＳ０４Ａの処理
Ｃを実行し、再びステップＳ０４０１の判定処理に戻る
ことを繰返す。終了条件１または２のいずれかが検出さ
れた場合には仮数部の導出処理を終了し次の「小数点位
置の調整」に進む。
【０２５０】（Ｉ） Ｒ０およびＲ１の大小判定 本具体例ではＲ１＞Ｒ０は成立しない。したがって次に
処理Ｃを実行する。 （ＩＩ） 処理Ｃ 処理Ｃの実行内容は、図９２に示した処理ＫＣと終了条
件２の判定である。処理ＫＣではＡグループ、Ｂグルー
プ、Ｃグループの処理がこの順で実行される（図９２参
照）。この例ではグループＡ、Ｂ、Ｃの順で処理を行な
った後、判定回路ＪＳ１４（図３３参照）により終了条
件２の判定を行なうこととする。ただし、終了条件２の
判定は、実際には、図９２のステップＳ１で行なわれる
Ａグループでの減算器８９０（図５１参照）を用いた減
算（Ｒ０−Ｒ１→Ｒ０）が終了した後であればよい。
【０２５１】（ａ） 図９２を参照して、処理ＫＣのス
テップＳ１で行なわれるＡグループの演算では、１個の
減算と５個の加算とを行なう。これらの加減算では、被
減数および被加数を記憶していたレジスタに、その加減
算の結果（差または和）が再格納される。減数および加
数を記憶していたレジスタの内容は変わらない。その結
果、各レジスタの内容は次のようになる。
【０２５２】
【表１５】 （ｂ） 続いてステップＳＥ２のＢグループでは、４個
の加算処理が行なわれる。これらの加算では、被加数を
記憶したレジスタに、その加算結果（和）が再格納され
る。加数を記憶していたレジスタの内容は変わらない。
なお、このＢグループでの加算の加数となる数（レジス
タＲ２、Ｒ４およびＲ９に記憶されている数）は、上述
のＡグループによる計算の結果得られたものであること
は言うまでもない。このＢグループの計算処理の結果各
レジスタの格納内容は次のようになる。
【０２５３】
【表１６】 （ｃ） Ｃグループでは、図９２のステップＳＥ３にも
図示したように、５個の加算処理が行なわれる。これら
の加算処理では、被加数を記憶していたレジスタにその
加算結果（和）が再格納される。加数を記憶していたレ
ジスタの内容は変わらない。その結果、各レジスタの内
容は次のようになる。
【０２５４】
【表１７】 （ｄ） ここで、終了条件２の判定を行なう。すなわち
図３３に示される判定回路７１６により、レジスタＲ０
（７１２）の内容が０か否かを判定する。本具体例の場
合にはＲ０≠０であるため判定信号ＪＳ１４ａは出力さ
れず、処理は図９１のステップＳ０４０８からＳ０４０
１に戻る。以下の終了条件２の判定についても同様であ
るので、この終了条件２に関しては、その終了条件が検
出されるまでその内容についてはここでは繰返さないこ
ととする。 （ＩＩＩ） Ｓ０４０１ 再びステップＳ０４０１の大小判定に制御が戻る。この
ときの各レジスタの内容は次のとおりである。
【０２５５】
【数９８】 したがってステップＳ０４０１の条件が成立し、ステッ
プＳ０４Ｂの処理Ｄが実行されることになる。 （ＩＶ） 処理Ｄ 処理Ｄの実行内容は、図９１に示したように終了条件１
の判定（Ｓ０４０９）と、Ｎの減算（Ｓ０４１０）と、
処理ＫＤ（Ｓ０４１１）とである。処理ＫＤについては
図９３にその詳細が示されている。処理ＫＤでは、図９
３に示されるようにＤ、Ｋグループ、Ｅグループ、Ｆグ
ループ、Ｇグループ、Ｈグループ、ＩグループおよびＨ
グループの処理がこの順で行なわれる。
【０２５６】（ａ） 終了条件１の判定（Ｓ０４０９） レジスタＮの内容は「４」である。したがって制御はＳ
０４１０に進む。Ｓ０４１０の結果レジスタＮの値は
「３」となる。 （ｂ） 処理ＫＤ（Ｓ０４１１、図９３） （ｉ） Ｄ、Ｋグループ（ＳＦ１） Ｄ、Ｋグループでは、次のような処理が行なわれる。ま
ずＸＡの内容を上位方向にシフトする。このためには図
１４を参照してセレクタ４０４によりレジスタ４０４を
介して１桁上位方向にシフトされたレジスタＸＡの内容
を再びレジスタＸＡ（４０２）に格納する。また図９３
のＤ、Ｋグループに示される１４個のレジスタに対して
は、これらのレジスタに記憶されている数を下位方向に
それぞれ１〜５桁シフトさせる。そのシフト桁数につい
ては図９３に示してある。対象となるレジスタおよびシ
フト桁数は次のとおりである。
【０２５７】
【表１８】 これらレジスタに対するシフト処理により、関係する各
レジスタの内容は次のようになる。なお、内容が変化し
ないレジスタについては表記を省略する。
【０２５８】
【数９９】 このＤ、Ｋグループで行なわれる処理対象のレジスタお
よびその処理については図１００に示した。 （ｉｉ） Ｅグループ Ｅグループでは、図９３のステップＳＦ２に示した計算
が行なわれる。この計算に使用されるレジスタおよび演
算器については図１０１〜図１０６に示した。もちろん
これらは一例であって他の方法を用いて計算を行なって
もよい。たとえば図１０３におけるように加算器１０５
０および減算器６７０をこの順で演算に用いる代わり
に、先にレジスタＲ３からＲ１７を引き、さらにＲ１８
を引いてもよい。このＥグループの計算を実行すること
により各レジスタの格納内容は次のようになる。
【０２５９】
【表１９】 （ｉｉｉ） Ｆグループ 図９３のステップＳＦ３では、Ｆグループの計算処理が
行なわれる。Ｆグループでは、上述した（ｉ）と同様
の、各レジスタの内容の下位方向へのシフトが実行され
る。対象となるレジスタとシフト桁数とは次のとおりで
ある。
【０２６０】
【表２０】 このとき使用されるレジスタとそのシフト桁数とをグル
ープ化して図１０７（ａ）に示す。このＦグループの処
理の結果レジスタの格納内容は次のようになる。
【０２６１】
【表２１】 （ｉｖ） ＧおよびＨグループ 次に、ＧグループおよびＨグループの計算処理をこの順
に実行する（図９３、ステップＳＦ４およびＳＦ５）。
この処理の対象レジスタおよび使用される演算器を図１
０７（ｂ）および（ｃ）に示す。この処理の結果各レジ
スタの内容は次のようになる。
【０２６２】
【表２２】 （ｖ） ＩおよびＪグループ 次に、ＩグループおよびＪグループの計算処理をこの順
に実行する。このときの対象レジスタおよび使用される
演算器を図１０７（ｄ）および（ｅ）に示す。この処理
の結果各レジスタの内容は次のようになる。
【０２６３】
【表２３】 以上で図９１のステップＳ０４Ｂの「処理Ｄ」を終わ
り、制御は再びステップＳ０４０１に戻る。このときの
各レジスタの内容は次のとおりとなっている。
【０２６４】
【数１００】 以上（Ｉ）〜（ＩＶ）の処理を繰返して行なうことによ
り、レジスタＸＡに根の仮数部が１桁ずつ求められてい
く。上の数１００で示したレジスタＸＡは、まず根の仮
数部の最上位桁の「１」が求められた後、上位方向にシ
フトされた状態である。以下、この具体例につきＳ０４
０１のＲ０とＲ１との大小判定と、ステップＳ０４Ａお
よびＳ０４Ｂの処理Ｃと処理Ｄとの結果のみを述べる。 （Ｖ） Ｓ０４０１レジスタＲ０の内容は（ＩＩ）
（ａ）で求めた値のままである。処理ＤではレジスタＲ
０の内容は変化しないためである。この値（２３，４５
１，…）とレジスタＲ１の新しい内容（３，７５８，
…）との大小判定を行なう。本具体例ではＳ０４０１の
条件は成立せず、ステップＳ０４Ａの処理Ｃが実行され
る。
【０２６５】（ＶＩ） 処理Ｃ 上ので述べた手順を繰返すことにより、各レジスタの
内容は次のようになる。
【０２６６】
【数１０１】 （ＶＩＩ） Ｓ０４０１および処理Ｃ Ｓ０４０１の条件が満足されず、再び処理Ｃが実行され
る。各レジスタの内容は次のようになる。
【０２６７】
【数１０２】 （ＶＩＩＩ） Ｓ０４０１および処理Ｄ 図９１のステップＳ０４０１の条件が成立する。したが
ってＳ０４１０でＮが１減算されＳ０４１１の処理ＫＤ
が実行される。各レジスタの内容は次のようになる。
【０２６８】
【数１０３】 上の数１０３において内容が「−−−」となっているレ
ジスタＲ２３、Ｒ２４およびＲ２５は以降の処理に全く
寄与しない。以下このような表記をしたレジスタについ
ても同様である。それらのレジスタについてはその内容
の表記は省略する。なお、ここまでの処理で根の仮数部
の上位２桁（「１２」）が求められている。さらに処理
は図９１のステップＳ０４０１に戻る。 （ＩＸ） Ｓ０４０１および処理Ｃ ステップＳ０４０１の条件は成立せず、Ｓ０４Ａの処理
Ｃが実行される。その結果各レジスタの内容は次のよう
になる。
【０２６９】
【数１０４】 この処理ＣはステップＳ０４０１の条件が成立するまで
さらに２回実行される。処理Ｃを２回実行した後の結果
は次のようになっている。
【０２７０】
【数１０５】 （Ｘ） Ｓ０４０１および処理Ｄ 図９１のステップＳ０４０１の条件が今度は成立する。
したがってステップＳ０４ＢのステップＳ０４１０とＳ
０４１１の処理が行なわれる。すなわちＮが１減算され
処理ＫＤ（図９３）が実行される。その結果、各レジス
タの内容は次のようになる。
【０２７１】
【数１０６】 （ＸＩ） Ｓ０４０１および処理Ｃ この後、Ｓ０４０１（図９１）の条件は４回連続して成
立しない。したがってＳ０４０１およびＳ０４Ａの処理
を４回繰返す。４回繰返した後の各レジスタの内容は次
のようになっている。
【０２７２】
【数１０７】 （ＸＩＩ） Ｓ０４０１および処理Ｄ このとき図９１のＳ０４０１の条件が成立する。したが
ってステップＳ０４Ｄを実行する。すなわちＮを１減算
し、処理ＫＤを実行する。その結果、各レジスタの内容
は次のようになる。
【０２７３】
【数１０８】 （ＸＩＩＩ） Ｓ０４０１および処理Ｃ この後、５回連続してステップＳ０４０１（図９１）の
条件が成立しない。したがってステップＳ０４０１およ
び処理Ｃを５回繰返す。５回繰返した後の各レジスタの
値は次のようになる。
【０２７４】
【数１０９】 ここでＲ０＝０となる。したがって図３３の判定回路７
１６から判定信号ＪＳ１４ａが出力される。すなわち終
了条件２が検出される（図９１のＳ０４０８）。したが
って仮数部の導出処理が終了し次の「小数点位置の調
整」に進む。上のレジスタＸＡに求められている値「１
２，３４５」が、与えられた５次方程式の根の仮数部で
ある。 （８） 小数点位置の調整（図６９のＳ０５、図１０
８） 小数点位置の調整処理とは、得られた仮数部に対し小数
点を付与する処理を言う。図１３を参照して、セレクタ
３８４を制御してレジスタ３９０の値Ｎを選択し加減算
器３８６に与える。加減算器３８６は減算器として動作
させる。加減算器３８６の出力「ＸＤ−Ｎ」を、セレク
タ３８０を介してレジスタＸＤ（３８２）に格納させ
る。本具体例ではＸＤ＝Ｎ＝０である。したがってこの
処理の結果レジスタＸＤには「０」が格納される。すな
わち得られた仮数部のうちの小数部は「０」桁である。
得られた仮数部がそのまま根となる。なお、符号はレジ
スタＸＳの格納内容に従って付与される。すなわち、根
ｘは次の式で与えられる。
【０２７５】
【数１１０】 この値は、本具体例で与えられた５次方程式の１個の根
である。本例では、求めるべき根の仮数部の桁数として
Ｎ＝３が設定されていた。すなわち４桁求めるはずであ
った。にもかかわらず、ここでは５桁の仮数部が求めら
れている。しかしこのように５桁の仮数部を求めず、４
桁の仮数部が得られた時点で処理を打ち切る方法も考え
られる。 ［Ｂ］ ４次方程式の例 以下、４次方程式を本実施例の装置を用いて解く場合
（１つの実根を求める場合）を説明する。 （１） 与えられた方程式を次の式とする。
【０２７６】
【数１１１】 根の仮数部は４桁求めることとする。すなわちＮ＝３と
する。なおこの例では、４次方程式を、最大次数の係数
が「０」である５次方程式として解釈し、第１の具体例
と同じ方法で根を得ることとする。レジスタＲＡ〜ＲＦ
およびＮには次のような数が設定される。
【０２７７】
【数１１２】 （２） 準備（図７０） ＹＧおよびレジスタＸＡ、ＸＤにそれぞれ「０」が設定
される。レジスタＸＳには「＋」が設定される。 （３） 係数処理１（図７２） レジスタＲＦの内容は正である。したがってステップＳ
０２０１２の符号の反転２の処理は実行されず、直ちに
図７１のステップＳ０２０２の係数処理２の処理が実行
される。 （４） 係数処理２（図７３） ＲＡ≠０は成立しない。ＲＢ≠０は成立する。かつＲＢ
＞０が成立しない。したがって図７３においてステップ
Ｓ０２０２０１、Ｓ０２０２０２、Ｓ０２０２１０、Ｓ
０２０２１１と処理が進み、次の処理として係数処理４
が選択される。このときの各レジスタの内容は次のよう
になっている。
【０２７８】
【数１１３】 （５） 係数処理４（図７６） この処理は、「符号の反転１」や「係数シフト」を実行
するか否かを判定し、判定結果に従って実行を行なう処
理である。係数処理４ではさらに、仮数部の導出処理の
流れを指定するフラグＹＧの値も設定する。 （ａ） 係数の判定（Ｓ０２０５１） ステップＳ０２０５１では、第１の不等式、すなわち３
ＲＣ2 ≦８ＲＢ・ＲＤが成立するか否かの判定が行なわ
れる。そのために図２７を参照して、乗算器５５０で４
ＲＢと２ＲＤの積を、乗算器５５２で３ＲＣとＲＣとの
積をそれぞれ計算し、その大小を判定回路５５４で判定
する。乗算器５５２の出力が乗算器５５０の出力よりも
小さいか等しいときに、判定回路５５４は判定信号ＪＨ
１ａを出力する。
【０２７９】本具体例の場合には次が成立する。
【０２８０】
【数１１４】 この結果判定信号ＪＨ１ａは出力されず、処理は図７６
のステップＳ０２０５２に進む。 （ｂ） 係数の判定 Ｓ０２０５２では、第２の不等式、すなわち８ＲＢ2 ・
ＲＥ≦（４ＲＢ・ＲＤ−ＲＣ2 ）・ＲＣが成立するか否
かについての判断を行なう。そのために、図２７を参照
して、乗算器５５６によりＲＤと４ＲＢとの積を計算す
る。乗算器５５８によりＲＣの２乗を求める。減算器５
６０により両者の差を求める。減算器５６０の出力とＲ
Ｃとを乗算器５６２により乗算し判定回路５６８に与え
る。一方、乗算器５６４により４ＲＢと２ＲＢとの積を
計算する。さらに乗算器５０６により、乗算器５０４の
出力とＲＥとの積を計算し、判定回路５６８に与える。
【０２８１】判定回路５６８は、乗算器５０６の出力が
乗算器５６２の出力よりも小さいか等しいときに判定信
号ＪＨ２ａを出力する。本具体例の場合には次が成立す
る。
【０２８２】
【数１１５】 その結果判定信号ＪＨ２ａが出力され、図７６において
制御はステップＳ０２０５８に進む。 （ｃ） 係数の判定（Ｓ０２０５８） ここでは係数そのものの符号を判定する。レジスタＲＣ
に記憶されている数は負である。したがってレジスタＲ
ＤまたはＲＥの内容を判定する必要もなく、ステップＳ
０２０５８の条件は成立しない。制御はステップＳ０２
０６０に進み符号の反転１処理がされ、フラグＹＧに
「２」が設定され処理はステップＳ０２０６１に進む。
このときの各レジスタの内容は次のようになっている。
【０２８３】
【数１１６】 （ｄ） 符号の反転（Ｓ０２０６１） 符号Ｓ１を求め、「−」かどうかについての判定を行な
う。符号Ｓ１を求める方法は図７５を参照して既に述べ
たとおりである。本具体例では符号Ｓ１は「−」とな
る。したがって制御は図７６においてステップＳ０２０
６２に進み、次処理として係数処理６が選択される。 （６） 係数処理６（図７９） 係数処理６では、符号Ｓ１、Ｓ２、Ｓ３およびＳ４を判
定することにより、Ｎまたは係数シフトのいずれを実行
するかを定め、選択された処理を実行するか、あるいは
次の「初期値の設定」処理に進むか否かを決める。符号
Ｓ１〜Ｓ４を求める手順は、図７５、図７８、図８０お
よび図８１に示したとおりである。
【０２８４】 Ｓ０２０９１（図７９） ステップＳ０２９１では、符号Ｓ２、Ｓ３およびＳ４が
すべて「−」かどうかについての判定を行なう。そのた
めに、前述のとおりの手順で符号Ｓ２、Ｓ３およびＳ４
を求める。以下では、符号Ｓ２を求める具体的な手順に
つき数値を用いて説明する。符号Ｓ３およびＳ４につい
ても、レジスタＲｗ２〜Ｒｗ４に設定する値と、ＮＮ＝
０のときの上位方向へのシフト桁数と、ＲＳに合計を求
めるときの項目数とが異なるのみで、他は符号Ｓ２を求
める手順とほぼ同じ手順で求めることができる。したが
ってここではそれらについての詳細な説明は行なわな
い。 （ａ） 図２２を参照して、セレクタ４９０を制御して
４ＲＢをレジスタＲｗ２（４９２）に転送する。図２１
を参照して、セレクタ４８０を制御して３ＲＣを選択し
レジスタＲｗ３（４８２）に転送する。図２０を参照し
て、セレクタ４７０を制御し、２ＲＤを選択してレジス
タＲｗ４（４７２）に転送する。また図１９を参照し
て、セレクタ４６０を制御してレジスタＲＥに記憶され
ている数をそのままレジスタＲｗ５（４６２）に転送す
る。さらに図２８を参照して、レジスタＮに記憶されて
いる数をセレクタ５８８を介してレジスタＮＮ（５９
０）に転送する。
【０２８５】これを、演算に使用される加算器とともに
示すと次のようになる。
【０２８６】
【数１１７】 （ｂ） レジスタＮＮの内容を図２８に示される判定回
路５９６により判定する。レジスタＮＮの内容は「３」
であるため、ＮＮ＝０となるまで、レジスタＲｗ２、Ｒ
ｗ３およびＲｗ４についてそれぞれ３桁、２桁および１
桁上位方向にシフトするとともにレジスタＮＮの値を１
減算する処理を３回繰返す。このためには図２０〜図２
２においてセレクタ４７０、４８０、４９０を制御し、
それぞれシフトレジスタ４７４、４８６、４９８により
シフトされたレジスタの値を各レジスタに再格納すれば
よい。 （ｃ） 次にレジスタＲｗ２〜Ｒｗ５の内容を加算す
る。図２５を参照して、セレクタ５３０および５３２に
よりＲｗ２およびＲｗ３をそれぞれ選択させ、加減算器
５３４を加算器として動作させる。図２６においてＲｗ
１およびＲＦをそれぞれ加算器５４０および減算器５４
２に与えないようにして加算器５４０および５４４と減
算器５４２とを動作させる。これにより加算器５４４の
出力Ａ９（ＲＳ）に、レジスタＲｗ２〜Ｒｗ５の和が得
られる。判定回路５４６によりその符号を判定する。
【０２８７】本具体例の場合には、次のようにして符号
Ｓ２が定められる。また符号Ｓ３、Ｓ４についても以下
のように求められる。
【０２８８】
【数１１８】 Ｓ２、Ｓ３およびＳ４のすべてが「−」となる。ステッ
プＳ０２０９１（図７９）の条件が満足され、制御はス
テップＳ０２０９６に進む。 係数シフト（Ｓ０２０９６） レジスタＲＢ〜ＲＦに記憶されている内容をそれぞれ１
〜５桁上位方向にシフトする。そのために、図５〜図９
の各レジスタ２７４、２８６、２９８、３２０および３
４２の出力をそれぞれのセレクタで選択して各レジスタ
ＲＢ〜ＲＦに格納する。またレジスタＸＤに１を加算す
る。レジスタＸＤへの１の加算は、図１３を参照して、
セレクタ３８４により１を選択し、加減算器３８６を加
算器として動作させる。加減算器３８６の出力をセレク
タ３８０により選択してレジスタＸＤ（３８２）に転送
する。この処理の後各レジスタの内容は次のようにな
る。
【０２８９】
【数１１９】 符号の判定（Ｓ０２０９７およびＳ０２０９８） シフトされたレジスタＲＢ〜ＲＦの値を用いて符号Ｓ
１、Ｓ２、Ｓ３およびＳ４を求める。そして符号Ｓ１が
「−」、符号Ｓ２〜Ｓ４のいずれかが「＋」となるまで
Ｓ０２０９６の「係数シフト」を繰返す。本具体例では
「係数シフト」をさらにもう１回行ない（合計２回）、
係数処理６を終了して次の「初期値の設定処理」に進
む。係数処理６が終了したときの各レジスタの内容は次
のとおりである。
【０２９０】
【数１２０】 （７） 初期値の設定（図８３〜図９０） レジスタＲ０〜Ｒ２５に初期値を設定する。レジスタＲ
Ａに記憶されている数が「０」であるため、Ｒ５、Ｒ６
Ａ、Ｒ１０、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１６、Ｒ１
７、Ｒ１９、Ｒ２２、Ｒ２４およびＲ２５の１２個のレ
ジスタには「０」が設定される。この他レジスタＲ７、
Ｒ２０およびＲ２３には、係数に関係なく「０」を設定
する。なお、与えられる方程式の最大次数が「４次」と
されているのであれば、上述の１２個のレジスタとレジ
スタＲ２３との合計１３個のレジスタは不要である。初
期値を得る手順は５次方程式の場合と同じである。得ら
れた初期値は、本具体例の場合には次のようになる。
【０２９１】
【表２４】 （８） 仮数部の導出（図９１〜図９６） 次のステップとして、根の仮数部を導出する。手順は５
次方程式の場合と同様である。ただしフラグＹＧが
「２」となっている点のみが異なる。処理中において、
「０」を加算したり減算したりする場合が生ずる。たと
えば図９２のステップＳ１におけるＡグループの加算処
理（Ｒ４←Ｒ４＋Ｒ５）や、図９３のＥグループにおけ
る減算（Ｒ２１←Ｒ２１−Ｒ２５）である。与えられる
方程式の最大次数が４次である場合には、このような無
駄な加減算を回避するために不要なレジスタを除去し、
処理の簡略化を図ってもよい。仮数部の導出は図９１の
処理の流れに沿って行なわれる。ただしフラグＹＧに記
憶されている数により、ステップＳ０４Ａの処理Ｃまた
はステップＳ０４Ｂの処理Ｄのいずれかが選択的に行な
われる。
【０２９２】（ａ） ＹＧ＝０のとき、Ｒ１＞Ｒ０であ
れば処理Ｄが行なわれる。Ｒ１≦Ｒ０ならば処理Ｃが行
なわれる。 （ｂ） ＹＧ＝１のとき、Ｒ１＞Ｒ０であれば処理Ｄが
行なわれる。Ｒ１≦Ｒ０かつＲ１＋Ｒ２≧０であれば処
理Ｃが行なわれる。Ｒ１≦Ｒ０かつＲ１＋Ｒ２＜０であ
れば処理Ｄが行なわれる。 （ｃ） ＹＧ＝２のときは、Ｒ１＞Ｒ０であれば処理Ｄ
が行なわれる。Ｒ１≦Ｒ０かつＲ１＋Ｒ２≧０であれば
処理Ｃが行なわれる。Ｒ１≦Ｒ０、かつＲ１＋Ｒ２＜
０、かつＲ３＋Ｒ４＜０ならば処理Ｄが行なわれる。Ｒ
１≦Ｒ０、かつＲ１＋Ｒ２＜０、かつＲ３＋Ｒ４≧０で
あれば処理Ｃが行なわれる。本具体例ではＹＧ＝２であ
る。したがって図９６に沿った処理が行なわれる。
【０２９３】 Ｒ０〜Ｒ４の判定 本具体例の場合には、図９６を参照して、ステップＳ０
４０１の条件は成立せず、ステップＳ０４０３の条件は
成立する。したがってステップＳ０４Ａの処理Ｃが実行
される。その後再びこの判定に戻るが、２回目の判定で
も同様の結果となる。結局、合計４回連続して同じ判定
結果となり、ステップＳ０４Ａの処理Ｃが４回連続して
行なわれる。その結果各レジスタの内容は次のようにな
る。ただし、上述の内容が「０」となるレジスタの表記
は省略した。以下においても同様である。
【０２９４】
【数１２１】 Ｒ０〜Ｒ４の判定 上述のの後、図９５のステップＳ０４０１の処理に戻
る。ステップＳ０４０１の条件はやはり成立しない。次
にステップＳ０４０３の判定が行なわれる。ステップＳ
０４０３の条件も成立しない。またステップＳ０４０５
の条件も成立しない。しかし、ステップＳ０４０６の条
件が成立する。したがって処理は図９６のステップＳ０
４Ｂに進み処理Ｄが実行される。処理Ｄの結果各レジス
タの内容は次のようになる。
【０２９５】
【数１２２】 Ｒ０〜Ｒ４の判定 この後、再びステップＳ０４０１の判定に戻る。ステッ
プＳ０４０１の条件は成立しない。しかし次のステップ
Ｓ０４０３の条件は成立する。したがって次にステップ
Ｓ０４Ａの処理Ｃが実行される。この処理Ｃを３回実行
した後の各レジスタの内容は次のようになる。
【０２９６】
【数１２３】 なお、上記レジスタの数値として「−−−」を記したも
のは、これより後の以下の処理には関与しない数であ
る。また上の内容は、正確には、３回目の処理ＫＣを実
行した後、３回目の終了条件２の判定の直前のものであ
る。次に終了条件２の判定処理が行なわれる。Ｒ０＝０
であるため、図３３の判定回路７１６から判定信号ＪＳ
１４ａが出力され、仮数部を求める繰返し処理が終了す
る。 （９） 小数点位置の調整（図１０８） この処理は、５次方程式の場合と全く同様である。本具
体例ではＸＤ＝２、Ｎ＝２である。したがってＸＤ＝０
となる。与えられた方程式の根ｘは次の式で与えられ
る。
【０２９７】
【数１２４】 この具体例では、最初に４桁の仮数部を得るためにＮ＝
３とした。しかし上の説明からも明らかなように仮数部
が２桁の根が求められ、終了条件２が成立して途中で仮
数部の導出処理が終了した。第２の実施例 ３次方程式は５次方程式（または４次方程式）の特殊な
場合と考えることができる。すなわち、５次および４次
項の係数が「０」である５次方程式（または４次項の係
数が「０」である４次方程式）と考えることができる。
したがって、前述の（ａ）や（ｂ）と全く同様にして根
を得ることが可能である。しかし、以下では、与えられ
る方程式が３次方程式に限定されている場合について述
べる。
【０２９８】与えられる方程式が３次方程式に限定され
ている場合には、必要な装置は、上述の第１の実施例の
場合と比較して遙かに簡略にすることができる。その例
を図１０９〜図１３７に示す。図１０９を参照して、３
次方程式のための装置１２００は、制御部１２１０と、
初期値格納部１２１２と、レジスタ初期値設定部１２１
４と、条件判定部１２１６と、シフト回数制御部１２１
８と、選択処理判定部１２２２とを含む。これら各部
は、図１に示される第１の実施例の装置２００の各部２
１０、２１２、２１４、２１６、２１８、２２０および
２２２にそれぞれ対応する。以下各部についてより詳し
く説明する。なお、図１〜図６８に示される各部品と同
一の部品には同一の参照符号および名称を与える。それ
らの機能も第１の実施例の場合と全く同様である。した
がって、そうした部品については詳細な説明は繰返さな
い。ただし、第１の実施例とこの第２の実施例の装置と
の図面の対応関係については随時述べておく。
【０２９９】図１０９を参照して、初期値格納部１２１
２は、回路部１２３０および１２３２を含む。これら各
回路部はそれぞれ、図２に示される回路部２３０および
２３２に相当する。図１１０を参照して、回路１２３０
は、４つの回路１２４４、１２４６、１２４８および１
２５０を含む。これら各回路は、図３に示される回路２
４４、２４６、２４８および２５０に相当する。図１１
１に示される回路１２４０は、図６に示される回路２４
４に相当する。同一の部品には同一の参照符号が付され
ている。したがってここではそれらについての詳しい説
明は繰返さない。以下同様である。図１１２の回路１２
４６は図７の回路２４６に相当する。図１１３の回路１
２４８は図８の回路２４８に相当する。図１１４の回路
１２５０は図９の回路２５０に相当する。これら各回路
１２４４、１２４６、１２４８および１２５０が第１の
実施例の回路２４４、２４６、２４８および２５０と相
違するのは、設けられた遅延用レジスタの数が２個ずつ
減少していることである。
【０３００】図１１５を参照して、回路１２３２は、３
つの回路３５２、１３５４、１３５６を含む。これら各
回路は、図１０に示される回路３５２、３５４および３
５６にそれぞれ相当する。図１１６を参照して、回路３
５２は、図１２に示す回路３５２と同一である。図１１
７を参照して、回路１３５４は、図１３に示される回路
に相当する。ただし図１１７に示される回路１３５４で
は、図１３のレジスタＮＡ（３９４）を設けていない。
したがってセレクタ１３８８は、図１３のセレクタ３８
８と異なり２入力である。なお図１３のレジスタＮＡ
（３９４）は、前述のようにレジスタＮ（３９０）の内
容が、係数処理の間に大きくなってしまうことを防ぐた
めに、レジスタＮ（３９０）の内容を一時退避しておく
ためのものである。
【０３０１】図１１８を参照して、回路１３５６は、図
１４に示される回路３５６と同一である。図１１９を参
照して、レジスタ初期値設定部１２１４は６つの回路１
４１６、１４１８、１４２０、１４２２、１４２８およ
び１４３０を含む。これら各回路は、図１５に示される
回路４１６、４１８、４２０、４２２、４２８および４
３０にそれぞれ相当する。図１２０に示される回路１４
２２は、図２２に示される回路４２２に相当する。ただ
し、図２２に示されるセレクタ４９０に代えて、４入力
のセレクタ１４９０が用いられる。セレクタ１４９０に
は、ＲＣ、ＲＤ、レジスタＲｗ２の出力およびＡＧ３が
それぞれ接続される。
【０３０２】図１２１を参照して、回路１４２０は、図
２１に示される回路４２０に相当する。ただし、図２１
のセレクタ４８０に代えて、３入力のセレクタ１４８０
が用いられる。セレクタ１４８０の入力には、ＲＣと、
レジスタＲｗ３の出力と、遅延用レジスタ４８８の出力
とが接続されている。図１２２を参照して、回路１４１
８は、図２０に示される回路４１８に相当する。ただ
し、図２０のセレクタ４７０に代えて、３入力のセレク
タ１４７０が用いられる。セレクタ１４７０には、ＲＤ
と、レジスタＲｗ４の出力と、遅延用レジスタ４７６の
出力とが接続される。図１２３を参照して、回路１４１
６は、図１９に示される回路４１６に相当する。ただ
し、図１９のセレクタ４６０に代えて、３入力のセレク
タ１４６０が用いられる。セレクタ１４６０の入力に
は、ＲＥと、レジスタＲｗ５と、遅延用レジスタ４６４
の出力とが接続される。
【０３０３】図１２４に示される回路１４２８は、図２
５に示される回路４２８に相当する。ただし図２５のセ
レクタ５３０に代えて、４入力のセレクタ５３０が、図
２５のセレクタ５３２に代えて３入力のセレクタ１５３
２がそれぞれ用いられる。セレクタ１５３０には、Ｒｗ
３と、Ｒｗ２と、Ｒｗ２＜１＞と、Ｒｗ２＜２＞とが与
えられる。セレクタ１５３２の入力には、Ｒｗ４と、Ｒ
ｗ３と、Ｒｗ２とが与えられる。図１２５に示される回
路１４３０は、図２６に示される回路４３０に相当す
る。ただし、この実施例ではレジスタＲｗ１が存在しな
いため、図１２４の加減算器５３４の出力ＡＧ３が直接
加算器５４４の入力に与えられている。図１２６に示さ
れるシフト回数制御部１２１８は、図２８に示されるシ
フト回数制御部２１８に相当する。ただし、必要となる
Ｎの倍数が少なくなるために、図２１８におけるセレク
タ５８８に代えて５入力のセレクタ１５８８が用いられ
る。また図２８の加算器５８４は設けられていない。さ
らに、図２８のセレクタ５９２に代えて３入力のセレク
タ１５９２が用いられる。セレクタ１５９２には、定数
１、２、３が与えられる。
【０３０４】図１２７に示される選択処理判定部１２２
２は、図６８に示される選択処理判定部２２２に相当す
る。しかしこの選択処理判定部１２２２においては、図
６８の判定回路１０８８、１０９０および１０９２はい
ずれも設けられていない。判定回路１０８６が設けられ
ているのみである。図１２８を参照して、終了条件判定
部１２２０は、９個の回路１６１０、１６８０、１６１
８、１６２０、１６９２、１６９４、１６１２、１６２
２および１６９８を含む。回路１６１０は図３０の回路
６１０に相当する。回路１６８０は図３１の回路６８０
に相当する。回路１６１８は、図３０の回路６１８に相
当する。回路１６２０は、図３０の回路６２０に相当す
る。回路１６９２は、図３１の回路６９２に相当する。
回路１６９４は、図３１の回路６９４に相当する。回路
１６１２は、図３０の回路６１２に相当する。
【０３０５】回路１６２２は、図３０の回路６２２に相
当する。回路１６９８は、図３０のセレクタ６２８およ
び６３０と、加算器６３２と、図３１の回路６９８およ
び７００と、加算器７０４と、減算器７０２と、図３２
の回路６６４および６６６と、減算器６６８および６７
０に相当する。図１２９を参照して、回路１６１０は、
図３３に示される回路６１０に相当する。ただし図３３
のセレクタ７１０に代えて、２入力のセレクタ１７１０
が用いられる。セレクタ１７１０の入力にはＲＦと、図
１３７に示される減算器８９０の出力Ｇ３とが与えられ
る。図１３０を参照して、回路１６８０は、図４３に示
される回路６８０に相当する。ただし、図４３のセレク
タ８１０に代えて、３入力のセレクタ１８１０が用いら
れる。セレクタ１８１０の入力には、Ｒ９と、図１３７
の減算器７０２および加算器８９２の出力Ｇ４、Ａ１９
がそれぞれ与えられる。
【０３０６】図１３１を参照して、回路１６１８は、図
３７に示す回路６１８に相当する。ただし図３７のセレ
クタ７５０に代えて、３入力のセレクタ１７５０が用い
られる。セレクタ１７５０の入力には、ＡＧ３と、図１
３７の加算器８９４の出力Ａ２０と、図１３１の遅延用
レジスタ１７５４の出力とが与えられる。図１３２を参
照して、回路１６２０は、図３８に示す回路６２０に相
当する。ただし図３８のセレクタ７６０に代えて、２入
力のセレクタ１７６０を用いる。セレクタ１７６０の入
力には、ＡＧ３と、遅延用レジスタ７６４の出力とが与
えられる。図１３３を参照して、回路１６９２は、図４
８に示す回路６９２に相当する。ただし図４８のセレク
タ８６０に代えて、２入力のセレクタ１８６０を用い
る。セレクタ１８６０の入力には、ＡＧ３と、遅延用レ
ジスタ８６４の出力とが与えられる。
【０３０７】図１３４を参照して、回路１６９４は、図
４９に示す回路６９４に相当する。ただしセレクタ８７
０に代えて、２入力のセレクタ１８７０を用いる。セレ
クタ１８７０の入力には、ＡＧ３と、遅延用レジスタ８
７４の出力とが与えられる。図１３５を参照して、回路
１６１２は、図３４に示す回路６１２に相当する。ただ
しセレクタ７２０に代えて、２入力のセレクタ１７２０
を用いる。セレクタ１７２０の入力には、図１３７の加
算器９０４の出力Ａ２７と、定数「０」とが与えられ
る。図１３６を参照して、回路１６２２は、図３９に示
される回路６２２に相当する。ただし、図３９のセレク
タ７７０に代えて、２入力のセレクタ１７７０を用い
る。セレクタ１７７０の入力には、ＡＧ３と、遅延用レ
ジスタ１７７４の出力とが与えられる。
【０３０８】図１３７を参照して、回路１６９８は、減
算器８９０および７０２と、加算器８９２、８９４、９
０２、９０４および７０４とを含む。減算器７０２およ
び加算器７０４は、図３１に示される減算器７０２およ
び加算器７０４に対応する。減算器８９０と加算器８９
２、８９４とは、図５１の減算器８９０と、加算器８９
２および８９４にそれぞれ相当する。図１３７の加算器
９０２および９０４はそれぞれ、図５２の加算器９０２
および９０４にそれぞれ相当する。このように３次方程
式に限定されている場合には、必要となる記憶装置は８
個とすることができる。実際には７個とすることも可能
であるが、ここでは説明を簡略化するために８個の構成
とした。図１３８〜図１４５に、この第２の実施例の装
置において３次方程式の根を導出する処理の流れを示し
た。この流れは、第１の実施例のものと比較して大幅に
簡略化されている。なお、係数処理については、５次方
程式に限定されている場合も、３次方程式に限定されて
いる場合と同じ処理に簡略化できる。
【０３０９】この３次方程式に限定されている場合の処
理では、図７１に示されている係数処理４、４’、５〜
７を省略することができる。すなわち係数処理として
は、係数処理１〜３のみを行なえばよい。また、３次方
程式の場合には符号Ｓ１が求められればよく、他の符号
Ｓ２、Ｓ３およびＳ４を求める処理は不要である。また
初期値の設定処理についても、記憶装置が少ないだけ簡
略化できる。すなわち５次の係数項および４次の係数項
に関する部分の処理は不要となる。さらに３次方程式に
限定されている場合には、仮数部を導出する処理におい
ても流れを制御することが不要となる。したがってそれ
を制御するフラグＹＧが不要となる。流れ自体も簡略化
できる。全体的な流れを図１３８に示す。準備処理の概
略を図１３９に、係数処理１の内容を図１４０に、係数
処理２の内容を図１４１に、係数処理３の内容を図１４
２に、符号Ｓ１の導出処理を図１４３に、仮数部の導出
処理を図１４４に、小数点位置の調整を図１４５にそれ
ぞれ示した。
【０３１０】図１３９〜図１４５において各ステップに
与えられている番号は、図１４３を除いて、図６９〜図
８２、図９１〜図９６、および図１０８における対応す
るステップの先頭から２つの文字を「Ｓ０」から「Ｓ
１」に変更したものである。また各ステップで行なわれ
る処理は、第１の実施例で行なわれる処理と同じか、あ
るいはそれを簡略化した処理であるために、ここではそ
れらについての詳細な説明は行なわないこととする。以
下、この第２の実施例の装置を用いた３次方程式の根を
求める過程を、具体例を用いて説明する。 （１） 与えられた３次方程式を次の式とする。
【０３１１】
【数１２５】 Ｎ＝４とする。すなわち、３次方程式の根を仮数部５桁
まで求めることとする。図１１１〜図１１４のレジスタ
ＲＣ〜ＲＦおよび図１１７のレジスタＮには次のような
数が設定される。 ＲＣ＝８４ ＲＤ＝８８０ ＲＥ＝−６１７ ＲＦ＝−７８ Ｎ＝４ （２） 準備（図１３９） レジスタＸＡおよびＸＤに「０」がそれぞれ設定され
る。レジスタＸＳに「＋」が設定される。
【０３１２】（３） 係数処理１（図１４０） ステップＳ１２０１１において、レジスタＲＦの内容が
負であるため、符号の反転２の処理（Ｓ１２０１２）が
実行される。すなわち、図１１１〜図１１４においてレ
ジスタ２８２、２９２、３１２、３３２の符号が反転さ
れる。各レジスタに記憶される数は次のようになる。
【０３１３】
【数１２６】 （４） 係数処理２（図１４１） ステップＳ１２０２１において、レジスタＲＣの内容が
負であるため、制御はステップＳ１２０２２に進む。符
号の反転１が行なわれる。すなわちレジスタＲＣおよび
ＲＥに記憶されている数の符号と、根の符号を記憶する
ＸＳの内容とが反転される。この結果各レジスタの内容
は次のようになる。
【０３１４】
【数１２７】 （５） 係数処理３（図１４２） ステップＳ１２０４１ 符号Ｓ１が「−」かどうかについての判定が行なわれ
る。その導出の手順については図１４３に示す。基本的
には、図７５に示したものと同様であるが、やや内容が
簡略化されている。Ｓ１の導出は以下のとおりである。 （ａ） （ＳＡ１）図１２１、図１２２、図１２３を参
照して、セレクタ１４８０、１４７０および１４６０を
制御してそれぞれレジスタＲＣ、ＲＤおよびＲＥに格納
されている値を選択し、レジスタＲｗ３、Ｒｗ４および
Ｒｗ５に転送する。さらに図１２６を参照して、セレク
タ１５８８を制御してレジスタＮの内容をレジスタ５９
０に転送する。
【０３１５】（ｂ） （ＳＡ２，３）レジスタＮＮ（図
１２６）の内容を判定回路５９６により判定する。この
段階ではレジスタＮＮの内容は「４」である。したがっ
て判定信号ＪＳ１０ａは出力されない。セレクタ１５９
２により定数１を選択し、加減算器５９４を減算器とし
て動作させる。減算器５９４の出力をセレクタ１５８８
を介してレジスタＮＮに格納する。これによりＮＮが１
減算される。さらに図１２１〜図１２３を参照して、レ
ジスタＲｗ３、Ｒｗ４およびＲｗ５の内容をそれぞれ３
桁、２桁および１桁上位方向へシフトする。この処理を
ＮＮ＝０となるまで繰返す。以上の処理が図１４３のス
テップＳＡ２およびＳＡ３で行なわれる処理に相当す
る。本具体例の場合には、当初のＮＮが「４」であった
ため、ステップＳＡ３（図１４３）のシフト処理を４回
行なった後、次のステップに進む。これによりたとえ
ば、レジスタＲｗ３の内容については１２桁（３×４＝
１２）シフトされる。ステップＳＡ２の後制御はステッ
プＳＡ４に進むが、このときの各レジスタの内容の次の
ようになっている。
【０３１６】
【数１２８】 （ｃ） （ＳＡ４）ＮＮ＝０となった時点で、図１４３
のステップＳＡ４でＲｗ３＋Ｒｗ４＋Ｒｗ５−ＲＦを求
める。すなわち、図１２４を参照して、セレクタ１５３
０および１５３２を制御してそれぞれレジスタＲｗ３お
よびＲｗ４の値を選択させ、加減算器５３４に与える。
加減算器５３４を加算器として動作させ、その出力を図
１２５の加算器５４４に与える。加算器５４４の他方の
入力には、減算器５４２からＲｗ５−ＲＦが与えられ
る。したがって加算器５４４の出力Ａ９にステップＳＡ
４に示すＲＳの値が得られる。ＲＳの値は次のようにな
る。
【０３１７】
【数１２９】 したがってステップＳＡ５（図１４３）の条件が成立
し、制御はステップＳＡ７に進んで符号Ｓ１が「＋」と
なる。したがって再び図１４２を参照して、制御はステ
ップＳ１２０４１からＳ１２０４５に進む。 係数シフト（Ｓ１２０４５） シフト桁数は５次方程式の場合と同じでもよい。しか
し、レジスタ長をできるだけ節約するために、係数処理
でも述べたように、レジスタＲＤは１桁、ＲＥは２桁、
ＲＦは３桁だけシフトすることとし、レジスタＲＣのシ
フトは行なわない。これらのシフトと同時にＸＤの加算
も実行する。これらは、図１１２〜図１１４においてセ
レクタ２９０、３１０および３３０によりシフトされた
ものを各レジスタに格納させればよい。また図１１７に
おいてセレクタ３８４により定数１を選択させ、加減算
器３８６を加算器として動作させる。セレクタ３８０を
制御してレジスタＸＤ（３８２）に加減算器３８６の出
力を格納させる。この処理により、各レジスタの内容は
次のようになる。
【０３１８】
【数１３０】 符号Ｓ１の判定（Ｓ１２０４６） ステップＳ１２０４１（図１４２）と同様に符号Ｓ１を
求める。この場合にはＲＳは次のようになる。
【０３１９】
【数１３１】 したがって符号Ｓ１は「＋」となる。処理はＳ１２０４
５の係数シフトに戻る。 係数シフト（Ｓ１２０４５） と同様に係数シフト処理を行なう。係数シフト処理を
全部で３回行なうことにより、各レジスタの内容は次の
ようになる。またこのときの符号Ｓ１も次のように求め
られる。
【０３２０】
【数１３２】 符号Ｓ１は「−」となる。図１４２のＳ１２０４６の条
件が成立し、係数処理３を終了して初期値の設定処理に
進む。 （６） 初期値の設定 レジスタＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ６Ｃ、Ｒ６Ｄ、Ｒ
７およびＲ８の８個のレジスタに初期値を設定する。 Ｒ０ 図１２９を参照して、レジスタＲＦの内容をセレクタ１
７１０を介してレジスタＲ０に転送する。レジスタＲ０
には７８・１０9 が記憶される。 Ｒ１ レジスタＲ１に設定する初期値は、前述のとおり符号Ｓ
１を求める方法とほぼ同じである。ただしこの場合、図
１２５において減算器５４２へのＲＦの入力は行なわな
い。すなわち、まずレジスタＲＣ、ＲＤ、ＲＥおよびＮ
の内容をレジスタＲｗ３、Ｒｗ４、Ｒｗ５およびＮＮに
転送する（図１２１、図１２２、図１２３および図１２
６）。さらにレジスタＮＮの内容が「０」となるまでシ
フト処理を繰返す。その後図１２５の加算器５４４の出
力Ａ９にレジスタＲｗ３、Ｒｗ４およびＲｗ５の内容の
和が得られる。減算器５４２へのＲＦの入力がないこと
に注意すべきである。
【０３２１】本具体例の場合、まずレジスタＲｗ３、Ｒ
ｗ４、Ｒｗ５およびＮＮに、それぞれ８４、−８８０・
１０3 、−６１７・１０6 および４が記憶される。ＮＮ
が当初「４」であるので、レジスタＲｗ３、Ｒｗ４およ
びＲｗ５の内容は、それぞれ１２桁、８桁、４桁だけ上
位方向へシフトされる。これによりレジスタＲｗ３、Ｒ
ｗ４およびＲｗ５の内容は次のようになる。
【０３２２】
【数１３３】 このときＮＮは「０」である。図１２５の加算器５４４
の出力Ａ９をレジスタＲ１に転送する。レジスタＲ１の
値は−１０１７・１０10である。 図１２０および図１２６を参照して、レジスタＲＤ
の内容およびレジスタＮに記憶されている値を２倍した
ものをそれぞれレジスタＲｗ２およびＮＮに転送する。
これによりそれぞれ−８８０・１０3 および８がレジス
タＲｗ２およびＮＮに格納される。次に図１２４のセレ
クタ１５３０および１５３２を制御していずれもＲｗ２
を選択させ、加減算器５３４を加算器として動作させ、
その出力ＡＧ３をレジスタＲ２に格納する（図１３
１）。レジスタＲ２に格納された値は、−８８０・１０
3 −８８０・１０3 ＝−１７６・１０4 である。その
後、図１２６の回路を用いてレジスタＮＮを１減算する
処理を繰返し行ない、そのたびに図１３１に示されるレ
ジスタＲ２の内容を上位方向に１桁ずつシフトさせる。
本具体例では当初ＮＮには８が設定されている。したが
ってレジスタＲ２に記憶されている内容が８桁だけ上位
方向にシフトされる。Ｒ２＝−１７６・１０4 ・１０8
＝−１７６・１０12となる。
【０３２３】 Ｒ６Ｃ 図１２０および図１２１を参照して、レジスタＲＣの内
容をレジスタＲｗ２およびＲｗ３にそれぞれ転送する。
次に図１２４を参照して、セレクタ１５３０および１５
３２を制御してそれぞれＲｗ２＜２＞とＲｗ２とを選択
させる。加減算器５３４は減算器として動作させる。こ
れにより加減算器５３４の出力ＡＧ３に、レジスタＲＣ
に記憶されていた数を９９倍したものが得られる。この
値をレジスタＲ６Ｃ（図１３３）に格納する。レジスタ
Ｒ６Ｃに格納された値は８４・１０2 −８４＝８４・９
９＝８３１６である。図１２６を参照して、セレクタ１
５８８を介して３ＮをレジスタＮＮに格納させる。ＮＮ
＝１２となる。セレクタ１５９２により３を選択させ、
加減算器５９４を減算器として動作させる。セレクタ１
５８８を介して減算結果がレジスタＮＮに格納される。
すなわちレジスタＮＮの内容が３だけ減算される。その
結果、レジスタＮＮは「９」（１２−３）を記憶する。
さらに、セレクタ１５９２により１を選択させ、加減算
器５９４を減算器として動作させることにより、レジス
タＮＮの内容を１ずつ減算していき、そのたびにレジス
タＲ６Ｃの内容を上位方向にシフトする。この処理によ
り最終的にレジスタＲ６Ｃの内容は８３１６・１０9 と
なる。
【０３２４】 Ｒ８ 図１２４を参照して、セレクタ１５３０および１５３２
を制御してともにＲｗ２を選択させる。加減算器５３４
は加算器として動作させる。その出力ＡＧ３を再びレジ
スタＲｗ２に格納させる（図１２０参照）。さらに図１
２４においてセレクタ１５３０および１５３２を用いて
レジスタＲｗ２とＲｗ３とを選択させ、加減算器５３４
で加算させる。その出力ＡＧ３を再びレジスタＲｗ２に
格納する。これにより、レジスタＲｗ２には、レジスタ
ＲＣに記憶されていた数を３倍したもの（８４×３＝２
５２）が格納される。その後、図１２４を参照して、セ
レクタ１５３０および１５３２を制御してそれぞれＲｗ
２＜１＞、Ｒｗ２を選択させる。加減算器５３４は減算
器として動作させ、その出力ＡＧ３をレジスタＲ８（図
１３６）とレジスタＲｗ２（図１２０）とに格納させ
る。レジスタＲ８の内容は２５２・１０−２５２＝２２
６８となる。なおレジスタＲｗ２に記憶された値は、レ
ジスタＲ３に設定する初期値を得るときに用いる。
【０３２５】レジスタＮＮに「１２」を格納した後、図
１２６を参照して、セレクタ１５９２に定数「２」を選
択させ、加減算器５９４を減算器として動作させる。セ
レクタ１５８８を介して加減算器５９４の出力をレジス
タＮＮに転送することにより、レジスタＲ８の上位方向
へのシフト桁数（４×３−２＝１０）がレジスタＮＮに
設定される。そして、レジスタＲ８の内容（２２６８）
を８桁上位方向にシフトする。これによりレジスタＲ８
の内容は２２６８・１０10となる。 Ｒ３ 同様にレジスタＲｗ２の内容を２倍したもの（２５２×
２＝５０４）を求め（ＡＧ３）、レジスタＲ３（図１３
２）に格納させる。その後３Ｎ回（３×４＝１２）だけ
レジスタＲ３の内容を上位方向にシフトさせる。これに
よりＲ３の内容は５０４・１０12となる。
【０３２６】 Ｒ６Ｄ、Ｒ２ レジスタＲＤに記憶されていた数についても同様に処理
し、レジスタＲ２（図１３１）およびＲ６Ｄ（図１３
４）に設定する値を求め各レジスタに設定する。各レジ
スタに設定する値は次のとおりである。
【０３２７】
【数１３４】 図１３５を参照して、レジスタ１７２０に定数
「０」を選択させることによりレジスタＲ７に「０」を
設定する。以上の処理により各レジスタに設定された値
は次のようになる。
【０３２８】
【数１３５】 （７） 仮数部の導出 次のステップとして根の仮数部を導出する。その手順は
図１４４に示したとおりである。ただし処理ＫＣおよび
処理ＫＤで行なう処理は、図１４６〜図１４８および図
１４９〜図１５１で示されるように、実施例１の場合と
比較して大幅に簡略化できる。 処理Ｃ（図１４６〜図１４８） 第１の実施例（図９７〜図９９参照）の一部のみの処理
を行なう。セレクタや演算器の設定も同様である。した
がってここではそれらについての詳細は説明しない。な
お、ＢグループがＡグループの後に処理されなければな
らないのは、第１の実施例と同様である。
【０３２９】ＡグループおよびＢグループの処理の終了
後、判定回路ＪＳ１４によりレジスタＲ０の内容が
「０」か否かを判定する。判定信号ＪＳ１４ａが出力さ
れた場合、終了条件２（図１４４のステップＳ１４０８
参照）が検出されたことを意味する。 処理Ｄ 図１４４のステップＳ１４０７で、終了条件１の判定を
判定回路ＪＳ８を用いて行なう。終了条件１が検出され
た場合、すなわち判定信号ＪＳ８ａが出力されていた場
合には小数点位置の調整に進む。出力されていない場合
にはステップＳ１４１０でＮを１減算した後、処理ＫＤ
を行なう。処理ＫＤの内容は、図１４９〜図１５１に示
す。この処理は、第１の実施例の図１００〜図１０７の
一部のみである。そこで行なわれる処理も第１の実施例
と同様である。したがってここではそれらについての詳
細は繰返さない。
【０３３０】 本具体例の説明 図１４４を参照して、まずステップＳ１４０１では条件
が成立しない。したがってステップＳ１４Ａの処理Ｃを
実行する。図１４６および図１４７のＡグループおよび
Ｂグループの処理を実行することにより、レジスタの内
容は次のとおりになる。
【０３３１】
【数１３６】 ステップＳ１４０８の終了条件２は成立せず、再びステ
ップＳ１４０１に制御は戻る。今度はステップＳ１４０
１の条件が成立する。したがってステップＳ１４Ｂの処
理Ｄが実行される。まずステップＳ１４０９ではＮ＝０
であるので、ステップＳ１４１０およびＳ１４１１の処
理が行なわれる。処理ＫＤ（Ｓ１４１１）が実行される
ことにより、レジスタの内容は次のようになる。
【０３３２】
【数１３７】 以下同様の処理を繰返す。本具体例の場合には、処理Ｃ
（１回）と処理Ｄ（１回）との組合せを２回と、処理Ｃ
（４回）と処理Ｄ（１回）との組合せを１回と、処理Ｃ
の２回とを実行することにより、各レジスタの内容は次
のようになる。
【０３３３】
【数１３８】 この後制御は再びステップＳ１４０１に戻る。ステップ
Ｓ１４０１の条件が成立するので、制御はステップＳ１
４Ｂに進み処理Ｄを実行する。しかしこの場合Ｎ＝０と
なっているので、ステップＳ１４０９の終了条件１が成
立し、根の仮数部を導出するステップは終了する。すな
わち判定回路ＪＳ８（図１１７）から判定信号ＪＳ８ａ
が出力され、根の仮数部を導出する処理が終了する。 （８） 小数点位置の調整（図１４５） 次に、小数点位置の調整が行なわれる。この処理も第１
の実施例の場合と同じである。すなわちステップＳ１５
１においてＸＤにＸＤ−Ｎの値が設定される。本具体例
ではこの時点でＸＤ＝３、Ｎ＝０である。したがってＸ
Ｄ＝３となる。与えられた３次方程式の根ｘは次の式に
より与えられる。
【０３３４】
【数１３９】 なお真の根は−７８／７（＝−１１．１４２８５７…）
である。 （９） 以上、５次方程式の根を得る装置の一部回路を
省略する形で３次方程式を解く装置を説明した。本実施
例のように３次方程式に限定されている場合には、レジ
スタＲ７をも省略することが可能である。すなわち
（ａ）図１３５に示されるレジスタＲ７を除去する。ま
た、（ｂ）図１３７に示される加算器７０４を除去す
る。この場合に加算器９０４の被加数を、レジスタＲ７
の出力ではなく、レジスタＲ６Ｄの出力とする。 （ｃ）減算器７０２の減数を、加算器７０４の出力では
なく加算器９０２の出力とする。
【０３３５】（ｄ）減算器７０２の出力をレジスタＲ７
に与える代わりに、図１３４のセレクタ１８７０を操作
してレジスタＲ６Ｄに与える。このようにして第２の実
施例の図１２８に示された回路をより簡略化したもの
を、図１５２〜図１５４に示す。図１５３は第１の実施
例の図１３４に対応するものであり、図１５４は第１の
実施例の図１３７に対応するものである。この場合、演
算処理も次に述べるように部分的に変更する必要があ
る。しかし処理内容も軽減する。 Ａグループ（図１４６） Ｒ７←Ｒ７＋Ｒ８をＲ６Ｄ←Ｒ６Ｄ＋Ｒ８に変更する。 Ｅグループ（図１５０） Ｒ１←Ｒ１−Ｒ７−（Ｒ６Ｃ＋Ｒ６Ｄ）をＲ１←Ｒ１−
（Ｒ６Ｃ＋Ｒ６Ｄ）に変更する。
【０３３６】 Ｆグループ（図１５１） レジスタＲ７の下位方向へのシフトを廃止する。なお、
他のレジスタへの初期値の設定値は変わらない。
【０３３７】
【発明の効果】以上のようにこの発明によれば、四則計
算や開平計算などのサブルーチンやライブラリに依存せ
ず、根の仮数部を固定小数点方式による加減算とシフト
処理のみで行なうことができる。また、必要となる根の
精度も任意に設定することができる。しかも５次方程式
から２次方程式まで対応することができ、より低次の方
程式に対しては装置を簡略化することができる。また必
要に応じて演算処理が並行的に行なわれ、従来よりも大
幅に短い計算時間で５次方程式までの高次方程式の根を
得ることができる。その結果、確実に解け、精度の良い
解が短時間で求められ、かつ機械的処理に適した方式で
高次方程式の根を得ることができる高次方程式の求根装
置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の求根装置の全体ブロッ
ク図である。
【図２】回路２１２の概略ブロック図である。
【図３】回路２３０の概略ブロック図である。
【図４】回路２４０のブロック図である。
【図５】回路２４２のブロック図である。
【図６】回路２４４のブロック図である。
【図７】回路２４６のブロック図である。
【図８】回路２４８のブロック図である。
【図９】回路２５０のブロック図である。
【図１０】回路２３２のブロック図である。
【図１１】回路３５０のブロック図である。
【図１２】回路３５２のブロック図である。
【図１３】回路３５４のブロック図である。
【図１４】回路３５６のブロック図である。
【図１５】レジスタ初期値設定部２１４のブロック図で
ある。
【図１６】回路４１０のブロック図である。
【図１７】回路４１２のブロック図である。
【図１８】回路４１４のブロック図である。
【図１９】回路４１６のブロック図である。
【図２０】回路４１８のブロック図である。
【図２１】回路４２０のブロック図である。
【図２２】回路４２２のブロック図である。
【図２３】回路４２４のブロック図である。
【図２４】回路４２６のブロック図である。
【図２５】回路４２８のブロック図である。
【図２６】回路４３０のブロック図である。
【図２７】条件判定部２１６のブロック図である。
【図２８】シフト回数制御部２１８のブロック図であ
る。
【図２９】終了条件判定部２２０のブロック図である。
【図３０】回路６００のブロック図である。
【図３１】回路６０２のブロック図である。
【図３２】回路６０４のブロック図である。
【図３３】回路６１０のブロック図である。
【図３４】回路６１２のブロック図である。
【図３５】回路６１４のブロック図である。
【図３６】回路６１６のブロック図である。
【図３７】回路６１８のブロック図である。
【図３８】回路６２０のブロック図である。
【図３９】回路６２２のブロック図である。
【図４０】回路６２４のブロック図である。
【図４１】回路６２６のブロック図である。
【図４２】回路６２８のブロック図である。
【図４３】回路６８０のブロック図である。
【図４４】回路６８２のブロック図である。
【図４５】回路６８４のブロック図である。
【図４６】回路６８６のブロック図である。
【図４７】回路６９０のブロック図である。
【図４８】回路６９２のブロック図である。
【図４９】回路６９４のブロック図である。
【図５０】回路６９６のブロック図である。
【図５１】回路６９８のブロック図である。
【図５２】回路７００のブロック図である。
【図５３】回路６４０のブロック図である。
【図５４】回路６４２のブロック図である。
【図５５】回路６４４のブロック図である。
【図５６】回路６４６のブロック図である。
【図５７】回路６４８のブロック図である。
【図５８】回路６５０のブロック図である。
【図５９】回路６５２のブロック図である。
【図６０】回路６５４のブロック図である。
【図６１】回路６５６のブロック図である。
【図６２】回路６５８のブロック図である。
【図６３】回路６６０のブロック図である。
【図６４】回路６６２のブロック図である。
【図６５】回路６６４のブロック図である。
【図６６】回路６６６のブロック図である。
【図６７】回路６０６のブロック図である。
【図６８】選択処理判定部２２２のブロック図である。
【図６９】第１の実施例の装置において行なわれる処理
の概略フローチャートである。
【図７０】準備処理のフローチャートである。
【図７１】係数処理の概略フローチャートである。
【図７２】係数処理１のフローチャートである。
【図７３】係数処理２のフローチャートである。
【図７４】係数処理３のフローチャートである。
【図７５】符号Ｓ１の導出処理のフローチャートであ
る。
【図７６】係数処理４および係数処理４’のフローチャ
ートである。
【図７７】係数処理５のフローチャートである。
【図７８】符号Ｓ２の導出処理のフローチャートであ
る。
【図７９】係数処理６のフローチャートである。
【図８０】符号Ｓ３の導出処理のフローチャートであ
る。
【図８１】符号Ｓ４の導出処理のフローチャートであ
る。
【図８２】係数処理７のフローチャートである。
【図８３】与えられる方程式の種類と初期値が設定され
るレジスタとの関係を表形式で示す図である。
【図８４】各レジスタと、５次方程式の各係数との関係
を表形式で示す図である。
【図８５】係数Ａからの初期値の導出処理の概略を示す
ブロック図である。
【図８６】係数Ａから各初期値を導出する処理の一部を
詳細に示す図である。
【図８７】係数Ａから初期値を導出する処理の一部をよ
り詳細に示す図である。
【図８８】係数Ｂから初期値を導出する処理の詳細を示
す図である。
【図８９】係数Ｃから初期値を導出する処理を示す図で
ある。
【図９０】係数Ｄから初期値を導出する処理を示す図で
ある。
【図９１】仮数部の導出処理のフローチャートである。
【図９２】仮数部の導出処理で行なわれる処理ＫＣの概
略フローチャートである。
【図９３】仮数部の導出処理で行なわれる処理ＫＤの概
略フローチャートである。
【図９４】フラグＹＧ＝０のときの仮数部の導出処理の
制御の流れを示すフローチャートである。
【図９５】フラグＹＧ＝１のときの仮数部の導出処理の
制御の流れを示すフローチャートである。
【図９６】フラグＹＧ＝２のときの仮数部の導出処理の
制御の流れを示すフローチャートである。
【図９７】Ａグループの計算処理を示す模式図である。
【図９８】Ｂグループの計算処理を示す模式図である。
【図９９】Ｃグループの計算処理の概略を示す模式図で
ある。
【図１００】Ｄ、Ｋグループの計算処理の概略を示す模
式図である。
【図１０１】Ｅグループの一部の計算処理を示す模式図
である。
【図１０２】Ｅグループの一部の計算処理を示す模式図
である。
【図１０３】Ｅグループの一部の計算処理を示す模式図
である。
【図１０４】Ｅグループの一部の計算処理を示す模式図
である。
【図１０５】Ｅグループの一部の計算処理を示す模式図
である。
【図１０６】Ｅグループの一部の計算処理を示す模式図
である。
【図１０７】Ｆ〜Ｊグループの計算処理の概略を示す模
式図である。
【図１０８】小数点位置の調整処理のフローチャートで
ある。
【図１０９】本発明の第２の実施例の求根装置の概略ブ
ロック図である。
【図１１０】回路１２３０のブロック図である。
【図１１１】回路１２４４のブロック図である。
【図１１２】回路１２４６のブロック図である。
【図１１３】回路１２４８のブロック図である。
【図１１４】回路１２５０のブロック図である。
【図１１５】回路１２３２のブロック図である。
【図１１６】回路３５２のブロック図である。
【図１１７】回路１３５４のブロック図である。
【図１１８】回路１３５６のブロック図である。
【図１１９】レジスタ初期値設定部１２１４のブロック
図である。
【図１２０】回路１４２２のブロック図である。
【図１２１】回路１４２０のブロック図である。
【図１２２】回路１４１８のブロック図である。
【図１２３】回路１４１６のブロック図である。
【図１２４】回路１４２８のブロック図である。
【図１２５】回路１４３０のブロック図である。
【図１２６】シフト回数制御部１２１８のブロック図で
ある。
【図１２７】選択処理判定部１２２２のブロック図であ
る。
【図１２８】回路１２２０のブロック図である。
【図１２９】回路１６１０のブロック図である。
【図１３０】回路１６８０のブロック図である。
【図１３１】回路１６１８のブロック図である。
【図１３２】回路１６２０のブロック図である。
【図１３３】回路１６９２のブロック図である。
【図１３４】回路１６９４のブロック図である。
【図１３５】回路１６１２のブロック図である。
【図１３６】回路１６２２のブロック図である。
【図１３７】回路１６９８のブロック図である。
【図１３８】第２の実施例の処理の概略を示すフローチ
ャートである。
【図１３９】準備処理のフローチャートである。
【図１４０】係数処理１のフローチャートである。
【図１４１】係数処理２のフローチャートである。
【図１４２】係数処理３のフローチャートである。
【図１４３】符号Ｓ１の導出処理のフローチャートであ
る。
【図１４４】仮数部の導出処理のフローチャートであ
る。
【図１４５】小数点位置の調整処理のフローチャートで
ある。
【図１４６】Ａグループの計算処理の概略を示す模式図
である。
【図１４７】Ｂグループの計算処理を示す模式図であ
る。
【図１４８】Ｃグループの計算処理を示す模式図であ
る。
【図１４９】Ｄ、Ｋグループの計算処理を示す模式図で
ある。
【図１５０】Ｅグループの計算処理を示す模式図であ
る。
【図１５１】Ｆグループの計算処理を示す模式図であ
る。
【図１５２】図１２８に示される回路をより簡略化した
回路のブロック図である。
【図１５３】回路２６９４のブロック図である。
【図１５４】回路２６９８のブロック図である。
【符号の説明】
２００、１２００ 高次方程式の求根装置 ２１０、１２１０ 制御部 ２１２、１２１２ 初期値格納部 ２１４、１２１４ レジスタ初期値設定部 ２１６、１２１６ 条件判定部 ２１８、１２１８ シフト回数制御部 ２２０、１２２０ 終了条件判定部 ２２２、１２２２ 選択処理判定部

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 整数Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦ（ただ
    しＡ・Ｆ≠０）を係数とする方程式 【数１】 の実根を求めるための、高次方程式の求根装置であっ
    て、 根の仮数部と、符号と、小数部の桁数とを記憶するため
    の第１の記憶手段と、 前記整数Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦを初期値として記
    憶するための、第２の記憶手段ＲＡ、ＲＢ、ＲＣ、Ｒ
    Ｄ、ＲＥおよびＲＦと、 求めるべき根の仮数部の桁数である整数Ｎを記憶するた
    めの第３の記憶手段と、 前記第２の記憶手段に記憶されている数と所定の定数と
    の積と、それらの積の和とを求めるための第１の演算手
    段と、 前記第１の演算手段により得られた積と、積の和と、そ
    れらより所定の手順により求められる所定の初期値とを
    記憶するための複数個の第４の記憶手段と、 前記第２の記憶手段に記憶されている数のうち、所定の
    ものに記憶されている数の符号の正負または０の判定を
    行なうための第１の判定手段と、 前記第１の判定手段の判定結果に基づき、前記第２の記
    憶手段に記憶されている数の少なくとも一部と、前記第
    １の記憶手段に記憶されている根の符号とに対してそれ
    ぞれ所定の処理を行なうための第２の演算手段と、 前記整数Ｎならびに第２の記憶手段に記憶されている数
    Ａ０、Ｂ０、Ｃ０、Ｄ０およびＥ０に基づいて、次の式 【数２】 により表わされるｆ（Ｎ）の値を求めるための第３の演
    算手段と、 前記値ｆ（Ｎ）と、前記第２の記憶手段ＲＦに記憶され
    ている数Ｆ０との大小関係を判定するための第２の判定
    手段と、 前記第２の判定手段により、前記値ｆ（Ｎ）が前記数Ｆ
    ０より小さいと判定されたことに応答して、不等式Ｆ０
    ＜ｆ（Ｎ＋１）が成立するまで前記整数Ｎに１を加算す
    るための第４の演算手段と、 前記判定手段により、前記値ｆ（Ｎ）が前記数Ｆ０より
    大きいと判定されたことに応答して、不等式ｆ（Ｎ）＜
    Ｆ０が成立するまで前記第２の記憶手段に記憶されてい
    る値をそれぞれ所定の桁数だけ上位方向にシフトすると
    ともに、前記第１の記憶手段に記憶された根の小数部の
    桁数を１増加させるための第５の演算手段と、 前記複数個の第４の記憶手段のうち、一方および他方の
    所定の２つの第４の記憶手段に記憶された２つの数の大
    小関係に応じて、 前記一方の第４の記憶手段に記憶された数から前記他方
    の第４の記憶手段に記憶された数を減算し、前記複数個
    の第４の記憶手段のうち、所定のもの同士の間で加算を
    行ない、かつ前記第１の記憶手段に記憶された根の仮数
    部に１を加える第１の処理と、 前記複数個の第４の記憶手段のうち、所定のものに記憶
    された数を所定の桁数だけ下位方向にシフトし、前記複
    数個の第４の記憶手段のうち、所定のもの同士の間で減
    算を行ない、かつ前記第１の記憶手段に記憶されている
    数を１桁上位方向にシフトさせる第２の処理と、 のいずれかを選択的に行なうための第６の演算手段と、 所定の条件が成立するまで、前記第１から第６の演算手
    段と、前記第１から第４の記憶手段と、前記第１から第
    ２の判定手段とを制御して動作させるための第１の制御
    手段とを含む、高次方程式の求根装置。
  2. 【請求項２】 整数Ｃ、Ｄ、ＥおよびＦ（ただしＣ・Ｆ
    ≠０）を係数とする方程式 【数３】 の実根を求めるための、高次方程式の求根装置であっ
    て、 根の仮数部と、符号と、小数部の桁数とを記憶するため
    の第１の記憶手段と、 前記整数Ｃ、Ｄ、ＥおよびＦを初期値として記憶するた
    めの、第２の記憶手段ＲＣ、ＲＤ、ＲＥおよびＲＦと、 求めるべき根の仮数部の桁数である整数Ｎを記憶するた
    めの第３の記憶手段と、 前記第２の記憶手段に記憶されている数と所定の定数と
    の積と、それらの積の和とを求めるための第１の演算手
    段と、 前記第１の演算手段により得られた積と、積の和と、そ
    れらより所定の手順により得られる所定の初期値とを記
    憶するための複数個の第４の記憶手段と、 前記第２の記憶手段に記憶されている数のうち、所定の
    ものに記憶されている数の符号の正負または０の判定を
    行なうための第１の判定手段と、 前記第１の判定手段の判定結果に基づき、前記第２の記
    憶手段に記憶されている数の少なくとも一部と、前記第
    １の記憶手段に記憶されている根の符号とに対してそれ
    ぞれ所定の処理を行なうための第２の演算手段と、 前記整数Ｎならびに第２の記憶手段に記憶されている数
    Ｃ０、Ｄ０およびＥ０に基づいて、次の式 【数４】 により表わされるｆ（Ｎ）の値を求めるための第３の演
    算手段と、 前記値ｆ（Ｎ）と、前記第２の記憶手段ＲＦに記憶され
    ている数Ｆ０との大小関係を判定するための第２の判定
    手段と、 前記第２の判定手段により、前記値ｆ（Ｎ）が前記数Ｆ
    ０より小さいと判定されたことに応答して、不等式Ｆ０
    ＜ｆ（Ｎ＋１）が成立するまで前記整数Ｎに１を加算す
    るための第４の演算手段と、 前記判定手段により、前記値ｆ（Ｎ）が前記数Ｆ０より
    大きいと判定されたことに応答して、不等式ｆ（Ｎ）＜
    Ｆ０が成立するまで前記第２の記憶手段に記憶されてい
    る値をそれぞれ所定の桁数だけ上位方向にシフトすると
    ともに、前記第１の記憶手段に記憶された根の小数部の
    桁数を１増加させるための第５の演算手段と、 前記複数個の第４の記憶手段のうち、一方および他方の
    所定の２つの第４の記憶手段に記憶された２つの数の大
    小関係に応じて、 前記一方の第４の記憶手段に記憶された数から前記他方
    の第４の記憶手段に記憶された数を減算し、前記複数個
    の第４の記憶手段のうち、所定のもの同士の間で加算を
    行ない、かつ前記第１の記憶手段に記憶された根の仮数
    部に１を加える第１の処理と、 前記複数個の第４の記憶手段のうち、所定のものに記憶
    された数を所定の桁数だけ下位方向にシフトし、前記複
    数個の第４の記憶手段のうち、所定のもの同士の間で減
    算を行ない、かつ前記第１の記憶手段に記憶されている
    数を１桁上位方向にシフトさせる第２の処理と、 のいずれかを選択的に行なうための第６の演算手段と、 所定の条件が成立するまで、前記第１から第６の演算手
    段と、前記第１から第４の記憶手段と、前記第１から第
    ２の判定手段とを制御して動作させるための第１の制御
    手段とを含む、高次方程式の求根装置。
  3. 【請求項３】 整数Ｄ、ＥおよびＦ（ただしＤ・Ｆ≠
    ０）を係数とする方程式 【数５】 の実根を求めるための、高次方程式の求根装置であっ
    て、 根の仮数部と、符号と、小数部の桁数とを記憶するため
    の第１の記憶手段と、 前記整数Ｄ、ＥおよびＦを初期値として記憶するため
    の、第２の記憶手段ＲＤ、ＲＥおよびＲＦと、 求めるべき根の仮数部の桁数である整数Ｎを記憶するた
    めの第３の記憶手段と、 前記第２の記憶手段に記憶されている数と所定の定数と
    の積と、それらの積の和とを求めるための第１の演算手
    段と、 前記第１の演算手段により得られた積と、積の和と、そ
    れらより所定の手順で得られる所定の初期値とを記憶す
    るための複数個の第４の記憶手段と、 前記第２の記憶手段に記憶されている数のうち、所定の
    ものに記憶されている数の符号の正負または０の判定を
    行なうための第１の判定手段と、 前記第１の判定手段の判定結果に基づき、前記第２の記
    憶手段に記憶されている数の少なくとも一部と、前記第
    １の記憶手段に記憶されている根の符号とに対してそれ
    ぞれ所定の処理を行なうための第２の演算手段と、 前記整数Ｎならびに前記第２の記憶手段に記憶されてい
    る数Ｄ０およびＥ０に基づいて、次の式 【数６】 により表わされるｆ（Ｎ）の値を求めるための第３の演
    算手段と、 前記値ｆ（Ｎ）と、前記第２の記憶手段ＲＦに記憶され
    ている数Ｆ０との大小関係を判定するための第２の判定
    手段と、 前記第２の判定手段により、前記値ｆ（Ｎ）が前記数Ｆ
    ０より小さいと判定されたことに応答して、不等式Ｆ０
    ＜ｆ（Ｎ＋１）が成立するまで前記整数Ｎに１を加算す
    るための第４の演算手段と、 前記判定手段により、前記値ｆ（Ｎ）が前記数Ｆ０より
    大きいと判定されたことに応答して、不等式ｆ（Ｎ）＜
    Ｆ０が成立するまで前記第２の記憶手段に記憶されてい
    る値をそれぞれ所定の桁数だけ上位方向にシフトすると
    ともに、前記第１の記憶手段に記憶された根の小数部の
    桁数を１増加させるための第５の演算手段と、 前記複数個の第４の記憶手段のうち、一方および他方の
    所定の２つの第４の記憶手段に記憶された２つの数の大
    小関係に応じて、 前記一方の第４の記憶手段に記憶された数から前記他方
    の第４の記憶手段に記憶された数を減算し、前記複数個
    の第４の記憶手段のうち、所定のもの同士の間で加算を
    行ない、かつ前記第１の記憶手段に記憶された根の仮数
    部に１を加える第１の処理と、 前記複数個の第４の記憶手段のうち、所定のものに記憶
    された数を所定の桁数だけ下位方向にシフトし、前記複
    数個の第４の記憶手段のうち、所定のもの同士の間で減
    算を行ない、かつ前記第１の記憶手段に記憶されている
    数を１桁上位方向にシフトさせる第２の処理と、のいず
    れかを選択的に行なうための第６の演算手段と、 所定の条件が成立するまで、前記第１から第６の演算手
    段と、前記第１から第４の記憶手段と、前記第１から第
    ２の判定手段とを制御して動作させるための制御手段と
    を含む、高次方程式の求根装置。
  4. 【請求項４】 前記整数がＡ＝０およびＢ・Ｆ＜０なる
    第１の条件またはＡ＝Ｂ＝Ｃ＝０およびＤ・Ｆ＜０なる
    第２の条件を満たすか否かを判定するための第３の判定
    手段と、 前記第３の判定手段により前記第１の条件または前記第
    ２の条件が満足されたと判定されたことに応答して、前
    記整数のＣ、ＤおよびＥと、前記整数より生成される８
    ＢＤ−３Ｃ2 および８Ｂ2 Ｅ＋Ｃ3 −４ＢＣＤの符号を
    判定するための第４の判定手段と、 前記第４の判定手段の判定結果に従って、前記第１の制
    御手段による制御を部分的に変更するための第２の制御
    手段と、 前記第２の記憶手段に記憶されている数Ａ０、Ｂ０、Ｃ
    ０、Ｄ０、Ｅ０およびＦ０より生成される以下の４つの
    数 【数７】 の符号を判定するための第５の判定手段と、 前記第４の記憶手段に格納されている所定の５つの数の
    間に定義される加算または減算結果の符号を判定するた
    めの第２の判定手段とをさらに含む、請求項１に記載の
    高次方程式の求根装置。
  5. 【請求項５】 整数Ｂ、Ｃ、Ｄ、ＥおよびＦ（ただしＢ
    ・Ｆ≠０）を係数とする方程式 Ｂｘ4 ＋Ｃｘ3 ＋Ｄｘ2 ＋Ｅｘ＝Ｆ の実根を求めるための、高次方程式の求根装置であっ
    て、 根の仮数部と、符号と、小数部の桁数とを記憶するため
    の第１の記憶手段と、 前記整数Ｂ、Ｃ、Ｄ、ＥおよびＦを初期値として記憶す
    るための、第２の記憶手段ＲＢ、ＲＣ、ＲＤ、ＲＥおよ
    びＲＦと、 求めるべき根の仮数部の桁数である整数Ｎを記憶するた
    めの第３の記憶手段と、 前記第２の記憶手段に記憶されている数と所定の定数と
    の積と、それらの積の和とを求めるための第１の演算手
    段と、 前記第１の演算手段により得られた積と、積の和と、そ
    れらより所定の手順により求められる所定の初期値とを
    記憶するための複数個の第４の記憶手段と、 前記第２の記憶手段に記憶されている数のうち、所定の
    ものに記憶されている数の符号の正負または０の判定を
    行なうための第１の判定手段と、 前記第１の判定手段の判定結果に基づき、前記第２の記
    憶手段に記憶されている数の少なくとも一部と、前記第
    １の記憶手段に記憶されている根の符号とに対してそれ
    ぞれ所定の処理を行なうための第２の演算手段と、 前記整数Ｎならびに第２の記憶手段に記憶されている数
    Ｂ０、Ｃ０、Ｄ０およびＥ０に基づいて、次の式 ｆ（Ｎ）＝Ｂ0 ・１０4N＋Ｃ0 ・１０3N＋Ｄ0 ・１０2N
    ＋Ｅ0 ・１０N により表わされるｆ（Ｎ）の値を求めるための第３の演
    算手段と、 前記値ｆ（Ｎ）と、前記第２の記憶手段ＲＦに記憶され
    ている数Ｆ０との大小関係を判定するための第２の判定
    手段と、 前記第２の判定手段により、前記値ｆ（Ｎ）が前記数Ｆ
    ０より小さいと判定されたことに応答して、不等式Ｆ０
    ＜ｆ（Ｎ＋１）が成立するまで前記整数Ｎに１を加算す
    るための第４の演算手段と、 前記判定手段により、前記値ｆ（Ｎ）が前記数Ｆ０より
    大きいと判定されたことに応答して、不等式ｆ（Ｎ）＜
    Ｆ０が成立するまで前記第２の記憶手段に記憶されてい
    る値をそれぞれ所定の桁数だけ上位方向にシフトすると
    ともに、前記第１の記憶手段に記憶された根の小数部の
    桁数を１増加させるための第５の演算手段と、 前記複数個の第４の記憶手段のうち、一方および他方の
    所定の２つの第４の記憶手段に記憶された２つの数の大
    小関係に応じて、 前記一方の第４の記憶手段に記憶された数から前記他方
    の第４の記憶手段に記憶された数を減算し、前記複数個
    の第４の記憶手段のうち、所定のもの同士の間で加算を
    行ない、かつ前記第１の記憶手段に記憶された根の仮数
    部に１を加える第１の処理と、 前記複数個の第４の記憶手段のうち、所定のものに記憶
    された数を所定の桁数だけ下位方向にシフトし、前記複
    数個の第４の記憶手段のうち、所定のもの同士の間で減
    算を行ない、かつ前記第１の記憶手段に記憶されている
    数を１桁上位方向にシフトさせる第２の処理と、 のいずれかを選択的に行なうための第６の演算手段と、 所定の条件が成立するまで、前記第１から第６の演算手
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