JP2809274B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2809274B2
JP2809274B2 JP8165776A JP16577696A JP2809274B2 JP 2809274 B2 JP2809274 B2 JP 2809274B2 JP 8165776 A JP8165776 A JP 8165776A JP 16577696 A JP16577696 A JP 16577696A JP 2809274 B2 JP2809274 B2 JP 2809274B2
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photoresist
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semiconductor device
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板上にフ
ォトレジストの解像度限界以下の微細配線を形成する半
導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for forming a fine wiring having a resolution equal to or less than a resolution of a photoresist on a semiconductor substrate.

【0002】[0002]

【従来の技術】従来、この種のフォトレジストを用いた
半導体装置の製造方法としては、例えば図3(a)及び
図3(b)に示すような製造工程に従って行うものがあ
る。
2. Description of the Related Art Conventionally, as a method of manufacturing a semiconductor device using a photoresist of this type, there is a method performed according to a manufacturing process as shown in FIGS. 3A and 3B.

【0003】先ず、図3(a)に示されるように、一工
程として半導体基板1上に設けられたアルミニウム及び
チタン等のバリアメタル積層構造による導電膜2に対し
てフォトレジスト4をパターニングした後、導電膜2を
エッチングして配線を形成する。ここではフォトレジス
ト4の解像度の限界が配線の最少幅となる。例えば0.
8μmの厚さの導電膜2をエッチングする場合、約2μ
mの厚さのフォトレジスト4で0.6μm程度が配線の
最少幅の寸法となる。
First, as shown in FIG. 3A, a photoresist 4 is patterned on a conductive film 2 having a laminated structure of a barrier metal such as aluminum and titanium provided on a semiconductor substrate 1 as one step. Then, the conductive film 2 is etched to form a wiring. Here, the resolution limit of the photoresist 4 is the minimum width of the wiring. For example, 0.
When etching the conductive film 2 having a thickness of 8 μm, about 2 μm
The minimum width of the wiring is about 0.6 μm in the photoresist 4 having a thickness of m.

【0004】尚、フォトレジスト4の厚さを薄くすれば
解像度が上がって0.6μm以下のパターニングも可能
となるが、0.8μmの厚さの導電膜2の場合、フォト
レジスト4の厚さを2μm以下にすると導電膜2のエッ
チング時に導電膜2の材質と共にフォトレジスト4もエ
ッチングされて膜厚が減少するため、導電膜2のエッチ
ングが終了する前にフォトレジスト4が無くなってしま
い、結果として配線が薄くなったり、細くなったりして
しまう。
[0004] When the thickness of the photoresist 4 is reduced, the resolution is improved and patterning of 0.6 μm or less is possible. However, in the case of the conductive film 2 having a thickness of 0.8 μm, the thickness of the photoresist 4 is reduced. When the thickness of the conductive film 2 is set to 2 μm or less, the photoresist 4 is etched together with the material of the conductive film 2 when the conductive film 2 is etched, and the film thickness is reduced. Therefore, the photoresist 4 is lost before the etching of the conductive film 2 is completed. As a result, the wiring becomes thinner or thinner.

【0005】次に、図3(b)に示されるように、他工
程としてフォトレジスト4を除去して絶縁膜3を成長さ
せた後、この絶縁膜3を所望の厚さまで研磨して半導体
装置の要部を得ている。
Next, as shown in FIG. 3 (b), after removing the photoresist 4 to grow the insulating film 3 as another process, the insulating film 3 is polished to a desired thickness to obtain a semiconductor device. The main part has been obtained.

【0006】因みに、このようなフォトレジストを用い
た半導体装置の製造技術に関連するその他の公知技術と
しては、例えば特開平4−155927号公報に開示さ
れた半導体装置の製造方法等が挙げられる。
Incidentally, as another known technique related to the technique of manufacturing a semiconductor device using such a photoresist, there is, for example, a method of manufacturing a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 4-155927.

【0007】[0007]

【発明が解決しようとする課題】上述した半導体装置の
製造方法の場合、一工程で導電膜の厚さが約0.5〜
1.0[μm]であると、導電膜をエッチングするため
にフォトレジストの厚さが1.5〜2[μm]程度必要
となるが、こうした条件下ではフォトレジストの解像可
能な導電膜の最少幅が0.6μm程度であるため、この
解像度限界である0.6μm以下の配線幅を要する半導
体装置の集積回路における配線間容量の低減化を計るの
が困難であり、結果として微細配線の半導体装置を製造
できないという問題がある。
In the above-described method of manufacturing a semiconductor device, the thickness of the conductive film is about 0.5 to 0.5 in one step.
When the thickness is 1.0 [μm], the thickness of the photoresist is required to be about 1.5 to 2 [μm] in order to etch the conductive film. Is about 0.6 μm, it is difficult to reduce the inter-wiring capacitance in an integrated circuit of a semiconductor device requiring a wiring width of 0.6 μm or less, which is the resolution limit. There is a problem that the semiconductor device cannot be manufactured.

【0008】又、既存の半導体装置の集積回路では、配
線間容量が大きくて配線遅延が大きくなったり、或いは
隣接配線間のクロストークの影響が問題になったりした
場合、配線パターンのマスクを作り直さなければならな
いという問題もある。
In the case of an integrated circuit of an existing semiconductor device, if the wiring capacitance is large and wiring delay is large, or if the influence of crosstalk between adjacent wirings becomes a problem, the mask of the wiring pattern needs to be recreated. There is also a problem that must be done.

【0009】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、フォトレジストの
解像度限界以下の微細配線を容易にして高精度に形成し
得る半導体装置の製造方法を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a technical problem thereof is to manufacture a semiconductor device capable of easily forming fine wirings having a resolution equal to or less than the resolution limit of a photoresist and forming the same with high precision. It is to provide a method.

【0010】[0010]

【課題を解決するための手段】本発明によれば、半導体
基板上に導電膜とフォトレジストとを順次形成し、該フ
ォトレジストをマスクを用いて露光してパターニングし
た後、該導電膜をエッチングして配線としてパターン形
成する配線パターン形成工程と、フォトレジストを除去
してからパターン形成された半導体基板上の全面に絶縁
膜を成長させる絶縁膜形成工程と、絶縁膜を配線の表面
が出るまで研磨する研磨工程と、研磨された半導体基板
上の全面にフォトレジストを形成した後、マスクを用い
て配線のパターンに対して所望の配線幅分オフセットを
かけて露光してパターニングするパターニング工程と、
配線をエッチングして微細化するエッチング工程とを含
む半導体装置の製造方法が得られる。
According to the present invention, a conductive film and a photoresist are sequentially formed on a semiconductor substrate, the photoresist is exposed and patterned using a mask, and then the conductive film is etched. A wiring pattern forming step of patterning the wiring as a wiring, an insulating film forming step of growing an insulating film on the entire surface of the patterned semiconductor substrate after removing the photoresist, and forming the insulating film until the surface of the wiring comes out. A polishing step of polishing, after forming a photoresist on the entire surface of the polished semiconductor substrate, a patterning step of exposing and patterning a wiring pattern using a mask by offsetting a desired wiring width,
A method of manufacturing a semiconductor device including an etching step of etching and miniaturizing a wiring.

【0011】[0011]

【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置の製造方法について、図面を参照して詳細に説
明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to the present invention will be described below in detail with reference to the drawings.

【0012】最初に、本発明の半導体装置の製造方法の
概要を簡単に説明する。この半導体装置の製造方法は、
半導体基板上に導電膜とフォトレジストとを順次形成
し、フォトレジストをマスクを用いて露光してパターニ
ングした後、導電膜をエッチングして配線としてパター
ン形成する配線パターン形成工程と、パターン形成され
た半導体基板上の全面にフォトレジストを除去した上で
絶縁膜を成長させる絶縁膜形成工程と、絶縁膜を配線の
表面が出るまで研磨する研磨工程と、研磨された半導体
基板上の全面にフォトレジストを形成した後、マスクを
用いて配線のパターンに対して所望の配線幅分オフセッ
トをかけて露光してパターニングするパターニング工程
と、配線をエッチングして微細化するエッチング工程と
を実行するものである。
First, an outline of a method of manufacturing a semiconductor device according to the present invention will be briefly described. The method of manufacturing the semiconductor device is as follows.
A conductive pattern and a photoresist are sequentially formed on a semiconductor substrate, and the photoresist is exposed and patterned using a mask, and then, the conductive film is etched to form a pattern as a wiring. An insulating film forming step of growing the insulating film after removing the photoresist on the entire surface of the semiconductor substrate, a polishing step of polishing the insulating film until the surface of the wiring is exposed, and a photoresist on the entire surface of the polished semiconductor substrate After forming a pattern, a patterning step of exposing and patterning a wiring pattern with a desired wiring width offset by using a mask, and an etching step of etching and miniaturizing the wiring are performed. .

【0013】因みに、ここでのパターニング工程及びエ
ッチング工程を複数回反復して繰り返せば、細化配線を
有する半導体装置を一層容易にして高精度に製造し得る
ものとなる。
By the way, if the patterning step and the etching step here are repeated a plurality of times, a semiconductor device having a thinned wiring can be manufactured more easily and can be manufactured with high precision.

【0014】図1(a)〜(e)は、本発明の一実施例
に係る半導体装置の製造方法を説明するためにその製造
工程における半導体装置要部の状態変化を段階別に示し
たものである。但し、ここで図1(a)は完成状態を示
す側面断面図であって、同図(e)に示す局部平面図の
A−A線における断面図となっている。
FIGS. 1A to 1E show a state change of a main part of a semiconductor device in a manufacturing process in order to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention. is there. Here, FIG. 1A is a side sectional view showing a completed state, and is a sectional view taken along line AA of a local plan view shown in FIG.

【0015】ここでの製造工程を順を追って説明する
と、先ず配線パターン形成工程として半導体基板1上に
厚さ0.5μmのアルミニウム,アルミニウム及びT
i,TiN等の積層膜による導電膜2をスパッタにより
形成してから導電膜2上に0.6μmの線幅で厚さが
1.5μmとなるようにフォトレジスト4をパターニン
グにより形成し、この後に導電膜2をエッチングして配
線を図1(b)に示されるような状態としてパターン形
成する。
The manufacturing process will be described in order. First, as a wiring pattern forming process, 0.5 μm thick aluminum, aluminum and T are deposited on the semiconductor substrate 1.
After a conductive film 2 of a laminated film of i, TiN or the like is formed by sputtering, a photoresist 4 is formed on the conductive film 2 by patterning so as to have a line width of 0.6 μm and a thickness of 1.5 μm. Thereafter, the conductive film 2 is etched to pattern the wiring in a state as shown in FIG. 1B.

【0016】次に、絶縁膜形成工程としてフォトレジス
ト4を除去してからパターン形成された半導体基板1上
の全面に厚さが0.7μmのプラズマ酸化膜による絶縁
膜3を成長させ、引き続いて研磨工程として導電膜2に
よる配線の表面が出るまで研磨を行うことで図1(c)
に示されるような状態とする。
Next, as a step of forming an insulating film, after removing the photoresist 4, an insulating film 3 of a 0.7 μm thick plasma oxide film is grown on the entire surface of the semiconductor substrate 1 on which the pattern is formed. As a polishing step, polishing is performed until the surface of the wiring by the conductive film 2 comes out, so that FIG.
State.

【0017】更に、パターニング工程として研磨された
半導体基板1上の全面にフォトレジスト5を形成した
後、マスクを用いて導電膜2による配線のパターンに対
して露光装置により0.3μm配線幅分のオフセットを
かけて露光装置により露光してパターニングし、引き続
いてエッチング工程として導電膜2による配線をエッチ
ングして微細化することで図1(d)に示されるような
状態にする。ここでは、露光装置にオフセット量を入力
して露光を行う際の基板表面が研磨によって平坦化され
ているため、下地段差の影響がなく導電膜2(配線のパ
ターン)に対するフォトレジストパターン5の位置合わ
せ精度が高くなっている。
Furthermore, after a photoresist 5 is formed on the entire surface of the polished semiconductor substrate 1 as a patterning step, a wiring pattern of the conductive film 2 is formed by using a mask with an exposure device for a wiring width of 0.3 μm. Exposure is performed by using an exposure device with an offset, and patterning is performed. Subsequently, as a step of etching, the wiring made of the conductive film 2 is etched and miniaturized to obtain a state as shown in FIG. 1D. Here, the position of the photoresist pattern 5 with respect to the conductive film 2 (the pattern of the wiring) is not affected by the underlying step because the surface of the substrate when the exposure is performed by inputting the offset amount to the exposure apparatus is flattened by polishing. The alignment accuracy is higher.

【0018】最後に、絶縁膜3を成長させて導電膜2の
段差が平坦になるまで研磨すると、図1(a)及び図1
(e)に示されるような配線幅0.3μmの微細化され
た導電膜2による配線を有する状態となる。尚、図1
(e)中の斜線部分は導電膜2におけるエッチング後の
残存部を示している。
Finally, when the insulating film 3 is grown and polished until the step of the conductive film 2 becomes flat, FIGS.
As shown in (e), a state is obtained in which the wiring is formed by the finely-divided conductive film 2 having a wiring width of 0.3 μm. FIG.
The hatched portion in (e) indicates the remaining portion of the conductive film 2 after the etching.

【0019】図2(a)〜(e)は、本発明の他の実施
例に係る半導体装置の製造方法を説明するためにその製
造工程における半導体装置要部の状態変化を段階別に示
したものである。但し、ここでも図2(a)は完成状態
を示す側面断面図となっている。
FIGS. 2 (a) to 2 (e) show a state change of a main part of a semiconductor device in a manufacturing process step by step to explain a method of manufacturing a semiconductor device according to another embodiment of the present invention. It is. However, FIG. 2A is also a side sectional view showing a completed state.

【0020】ここでの製造工程を順を追って説明する
と、先ず配線パターン形成工程として半導体基板1上に
厚さ0.5μmのアルミニウム,アルミニウム及びT
i,TiN等の積層膜による導電膜2をスパッタにより
形成してから導電膜2上に0.6μmの線幅で厚さが
1.5μmとなるようにフォトレジスト4をパターニン
グにより形成し、この後に導電膜2をエッチングして配
線を図2(b)に示されるような状態としてパターン形
成する。
The manufacturing process will be described in order. First, as a wiring pattern forming process, 0.5 μm thick aluminum, aluminum and T
After a conductive film 2 of a laminated film of i, TiN or the like is formed by sputtering, a photoresist 4 is formed on the conductive film 2 by patterning so as to have a line width of 0.6 μm and a thickness of 1.5 μm. Thereafter, the conductive film 2 is etched to pattern the wiring in a state as shown in FIG. 2B.

【0021】次に、絶縁膜形成工程としてフォトレジス
ト4を除去してからパターン形成された半導体基板1上
の全面に厚さが0.7μmのプラズマ酸化膜による絶縁
膜3を成長させ、引き続いて研磨工程として導電膜2に
よる配線の表面が出るまで研磨を行うことで図2(c)
に示されるような状態とする。尚、ここまでの工程は、
上述した一実施例の場合と同様なものとなっている。
Next, as a step of forming an insulating film, after removing the photoresist 4, an insulating film 3 of a 0.7 μm-thick plasma oxide film is grown on the entire surface of the semiconductor substrate 1 on which the pattern is formed. As a polishing step, polishing is performed until the surface of the wiring by the conductive film 2 comes out, so that FIG.
State. The process up to this point is
This is similar to the case of the above-described embodiment.

【0022】更に、パターニング工程として研磨された
半導体基板1上の導電膜2による配線のパターンに対し
てマスクを用いて露光装置により0.15μm配線幅分
の一方向にオフセットをかけて露光装置により露光して
パターニングし、引き続いてエッチング工程として導電
膜2による配線をエッチングして微細化することで図2
(d)に示されるような状態にする。
Further, in the patterning step, the wiring pattern of the conductive film 2 on the polished semiconductor substrate 1 is offset in one direction by 0.15 μm wiring width by a light exposure device using a mask by a light exposure device. Exposure and patterning, followed by etching of the wiring by the conductive film 2 as an etching step to make it finer,
The state as shown in FIG.

【0023】加えて、再度パターニング工程として、パ
ターニング工程として研磨された半導体基板1上の導電
膜2による配線のパターンに対してマスクを用いて露光
装置により0.15μm配線幅分の逆方向にオフセット
をかけて露光装置により上述した場合とは露光してフォ
トレジスト6をパターニングし、引き続いて再度のエッ
チング工程として導電膜2による配線をエッチングする
と図2(e)に示されるような状態となる。
In addition, as a patterning step again, the wiring pattern of the conductive film 2 on the semiconductor substrate 1 polished as the patterning step is offset in the reverse direction by a width of 0.15 μm using a mask with an exposure apparatus using a mask. When the photoresist 6 is exposed and patterned by the exposure device as described above, and then the wiring of the conductive film 2 is etched again as an etching step, a state as shown in FIG. 2E is obtained.

【0024】最後に、絶縁膜3を成長させて導電膜2の
段差が平坦になるまで研磨すると、図2(a)に示され
るような配線幅0.3μmの微細化された導電膜2によ
る配線を有する状態となる。
Finally, when the insulating film 3 is grown and polished until the step of the conductive film 2 becomes flat, the conductive film 2 having a wiring width of 0.3 μm as shown in FIG. A state having wiring is obtained.

【0025】ここでの実施例では、導電膜2の両側をエ
ッチングすることによって導電膜2を微細化しているた
め、出来上がりの配線のパターンが設計パターンに対し
てオフセットしない。これに対し、先の一実施例の場合
には設計パターンに対する出来上がりパターンのオフセ
ット量を考慮して設計する必要があるので、ここでの実
施例の方がオフセット量を考慮しないで導電膜2のパタ
ーン(即ち、配線のパターン)を簡単に設計できる。
In this embodiment, since the conductive film 2 is miniaturized by etching both sides of the conductive film 2, the completed wiring pattern does not offset with respect to the design pattern. On the other hand, in the case of the first embodiment, it is necessary to design in consideration of the offset amount of the finished pattern with respect to the design pattern. A pattern (that is, a wiring pattern) can be easily designed.

【0026】[0026]

【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、半導体基板上に導電膜による配線
をパターン形成してから絶縁膜を成長させ、研磨により
平坦化した後、再度最初の導電膜にオフセットをかけて
導電膜をエッチングすることにより、フォトレジストの
解像度限界以下の微細化配線の形成を可能にしており、
例えば0.3μmという微細な配線を形成することがで
きるため、結果として、マスクのパターンが従来と同一
の配線間隔であれば配線を細く形成できる分、配線間容
量を低減できて半導体装置の集積回路の高速化を計り得
るようになる。又、既存の配線のパターン形成に適用す
れば、配線のパターンのマスクを作り直すこと無く、配
線を微細化形成できて配線間の容量の低減,クロストー
クの影響を小さくできるようになる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, an insulating film is grown after a wiring of a conductive film is formed on a semiconductor substrate, and is planarized by polishing. By again offsetting the first conductive film and etching the conductive film, it is possible to form fine wiring below the resolution limit of the photoresist,
For example, since a fine wiring of 0.3 μm can be formed, as a result, if the mask pattern has the same wiring interval as that of the related art, the wiring can be formed thinner, so that the capacitance between wirings can be reduced and the integration of the semiconductor device can be reduced. The speed of the circuit can be increased. Further, if the present invention is applied to the formation of an existing wiring pattern, the wiring can be miniaturized without recreating a wiring pattern mask, thereby reducing the capacitance between wirings and reducing the influence of crosstalk.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例に係る半導体装置の製造方法
を説明するためにその製造工程における半導体装置要部
の状態変化を段階別に示したもので、(a)は完成状態
の側面断面図に関するもの,(b)は配線のパターン形
成後の側面断面図に関するもの,(c)は絶縁膜形成後
に配線表面まで研磨した状態の側面断面図に関するも
の,(d)配線のパターンを最初のパターンに対してオ
フセットをかけてエッチングした状態の側面断面図に関
するもの,(e)は完成状態の局部平面図に関するもの
である。
FIGS. 1A and 1B show a state change of a main portion of a semiconductor device in a manufacturing process in order to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. (B) relates to a side cross-sectional view after forming a wiring pattern, (c) relates to a side cross-sectional view in a state where the wiring surface is polished after an insulating film is formed, and (d) relates to a first wiring pattern. It relates to a side sectional view in a state where the pattern is offset and etched, and (e) relates to a local plan view in a completed state.

【図2】本発明の他の実施例に係る半導体装置の製造方
法を説明するためにその製造工程における半導体装置要
部の状態変化を段階別に示したもので、(a)は完成状
態の側面断面図に関するもの,(b)は配線のパターン
形成後の側面断面図に関するもの,(c)は絶縁膜形成
後に配線表面まで研磨した状態の側面断面図に関するも
の,(d)配線のパターンを最初のパターンに対して一
方向にオフセットをかけてエッチングした状態の側面断
面図に関するもの,(e)は最初の配線のパターンに対
して(d)の場合と逆方向にオフセットをかけてエッチ
ングした状態の側面断面図に関するものである。
FIGS. 2A and 2B show a state change of a main part of a semiconductor device in a manufacturing process in order to explain a method of manufacturing a semiconductor device according to another embodiment of the present invention, wherein FIG. (B) relates to a side sectional view after forming a wiring pattern, (c) relates to a side sectional view in which the wiring surface is polished after an insulating film is formed, and (d) relates to a wiring pattern first. (E) is a side sectional view of a state where the pattern of (1) is etched with an offset in one direction, and (e) is a state where the first wiring pattern is etched with an offset in the opposite direction to that of (d) FIG.

【図3】従来の半導体装置の製造工程を説明するために
示したもので、(a)は一工程における半導体装置要部
の側面断面図に関するもの,(b)は他工程における半
導体装置要部の側面断面図に関するものである。
3A and 3B are views for explaining a conventional semiconductor device manufacturing process, in which FIG. 3A is a side sectional view of a main part of the semiconductor device in one step, and FIG. 3B is a main part of the semiconductor device in another step. FIG.

【符号の説明】 1 半導体基板 2 導電膜 3 絶縁膜 4,5,6 フォトレジスト[Description of Signs] 1 semiconductor substrate 2 conductive film 3 insulating film 4, 5, 6 photoresist

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板上に導電膜とフォトレジスト
とを順次形成し、該フォトレジストをマスクを用いて露
光してパターニングした後、該導電膜をエッチングして
配線としてパターン形成する配線パターン形成工程と、
前記フォトレジストを除去してから前記パターン形成さ
れた前記半導体基板上の全面に絶縁膜を成長させる絶縁
膜形成工程と、前記絶縁膜を前記配線の表面が出るまで
研磨する研磨工程と、前記研磨された前記半導体基板上
の全面にフォトレジストを形成した後、前記マスクを用
いて前記配線のパターンに対して所望の配線幅分オフセ
ットをかけて露光してパターニングするパターニング工
程と、前記配線をエッチングして微細化するエッチング
工程とを含むことを特徴とする半導体装置の製造方法。
A wiring pattern is formed by sequentially forming a conductive film and a photoresist on a semiconductor substrate, exposing the photoresist using a mask, patterning the photoresist, and etching the conductive film to form a pattern as a wiring. Process and
An insulating film forming step of growing an insulating film on the entire surface of the patterned semiconductor substrate after removing the photoresist; a polishing step of polishing the insulating film until the surface of the wiring comes out; Forming a photoresist on the entire surface of the semiconductor substrate, and performing patterning by exposing and patterning the wiring pattern by offsetting a desired wiring width using the mask; and etching the wiring. A method of manufacturing a semiconductor device, the method comprising:
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