JP2796284B1 - 画像処理装置 - Google Patents

Abstract

【要約】 【課題】 アンチエイリアシング処理を高速に実行す
る。 【解決手段】 サブ・スパン始点生成回路６は三角形領
域と交差するスパン中の各サブ・スパンの始点Ｘ座標を
出力し、サブ・スパン終点生成回路７はスパン中の各サ
ブ・スパンの終点Ｘ座標を出力する。描画Ｘ座標生成回
路１０は三角形領域と重なるピクセルのＸ座標ＸＤを出
力する。サブ・スパン差分算出回路１４は座標ＸＤのピ
クセルにおける各サブ・スパンの有効長を求める。サブ
・スパン加算回路１５は各サブ・スパンの有効長の総和
を求めて、座標ＸＤのピクセルにおいて三角形領域と重
なる面積ＳＱとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力画像のエッジ
部のギザギザを除去するアンチエイリアシング処理を実
行する画像処理装置に係り、特にベクトル画像のエッジ
で囲まれた三角形領域を描画処理する際に、三角形領域
の面積を三角形領域と重なるピクセルごとに求めて、こ
の面積に基づいて三角形領域をピクセルごとに描画処理
する画像処理装置に関するものである。

【０００２】

【従来の技術】従来、三角形ポリゴンを表示する３Ｄグ
ラフィックスなどの画像処理装置における描画処理は、
以下のようになっている。まず、頂点単位の情報、つま
り、ＸＹ座標、サブ・スパンの辺の傾き、およびカラー
値の情報によって、多角形プリミティブに組み立てる。
この多角形プリミティブの頂点のＸＹ座標および辺の傾
きにより、Ｘ軸と並行となる各スパンの始点におけるカ
ラー値およびカラー増分値を計算し求める。次に、この
スパンの始点におけるカラー値およびカラー増分値を用
いて、スパン内の１ピクセル単位のカラーをスパン毎に
補間し、ピクセル単位のカラー値をフレームバッファに
保存する。次に、このフレーム・バッファの内容を表示
する。このような描画処理によって生成された画像デー
タを画面に表示すると、特に水平や垂直に近い縁ほどジ
ャギー（ギザギザの縁）が顕著に現れる。このジャギー
は、理想的な縁をピクセル・グリッドに並ぶ一連のピク
セルで描画しようとするために現れるものである。

【０００３】このジャギーのある状態をエイリアシング
と呼び、このジャギーを軽減するための技法をアンチエ
イリアシングと呼ぶ。アンチエイリアシングの方法とし
ては、特開平４−１５８０６１号公報に開示された均一
平均化法という方法がある。均一平均化法は、各ピクセ
ル（画素）をＮ×Ｍ（Ｎ，Ｍは自然数）のサブ・ピクセ
ルに分解し、高解像でラスタ計算を行った後、各ピクセ
ルの輝度をＮ×Ｍサブ・ピクセルの平均をとって求める
方法である。

【０００４】この均一平均化法を用いてアンチエイリア
シング処理を実行する装置として、特開平６−６８２７
１号公報に開示された画像処理装置がある。この画像処
理装置では、１個のピクセルを１６個のサブ・ピクセル
に分割すると共に１本のラインを４本のサブ・ラインに
分割する。そして、各サブ・ラインとベクトルとの交点
を求め、交点間のサブ・ピクセルをサブ・ラインごとに
塗りつぶしながら１ライン分の塗りつぶしを行う。そし
て、１ラインのピクセルごとに塗りつぶされているサブ
・ピクセルの数を数えてエッジに囲まれた領域の面積を
求め、この面積に応じて各ピクセルの輝度を決定する。

【０００５】

【発明が解決しようとする課題】しかしながら、特開平
６−６８２７１号公報に開示された画像処理装置では、
サブ・ラインごとに塗りつぶしの処理を行うため、処理
速度が遅いという問題点があった。本発明は上記課題を
解決するためになされたもので、アンチエイリアシング
処理を高速に実行することができる画像処理装置を提供
することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、請求項１に記
載のように、三角形領域の３つの頂点のうちＹ座標が最
小となる頂点のＹ座標値からＹ座標が最大となる頂点の
Ｙ座標値まで、上記ピクセルのＹ座標ＹＤを三角形領域
と重なる座標ＹＤのピクセルの処理が全て終了する度に
１増やしながら出力する描画Ｙ座標生成回路と、Ｘ軸と
並行でＹ座標がＹＤとなる現在処理中のスパンＰn とＹ
座標がＹＤ＋１となる次に処理すべきスパンＰn+1 間に
おいて、上記三角形の辺上でＹ座標が最小の点のうちＸ
座標が最小の点をスパンＰn の始点とし、この始点のＸ
座標ＸＡを出力するスパン始点生成回路と、上記スパン
間において、三角形の辺上でＹ座標が最小の点のうちＸ
座標が最大の点をスパンＰn の終点とし、この終点のＸ
座標ＸＢを出力するスパン終点生成回路と、スパン始点
生成回路から出力されたスパン始点のＸ座標ＸＡによ
り、上記スパン間を分割する複数のサブ・スパンと三角
形の辺との交点のうちＸ座標が最小の点をサブ・スパン
毎に同時に求めて、これらを各サブ・スパンの始点と
し、この各始点のＸ座標を出力するサブ・スパン始点生
成回路と、スパン終点生成回路から出力されたスパン終
点のＸ座標ＸＢにより、上記スパン間を分割する複数の
サブ・スパンと三角形の辺との交点のうちＸ座標が最大
の点をサブ・スパン毎に同時に求めて、これらを各サブ
・スパンの終点とし、この各終点のＸ座標を出力するサ
ブ・スパン終点生成回路と、サブ・スパン始点生成回路
から出力された各サブ・スパンの始点Ｘ座標のうち値が
最小のＸ座標ＸＳＬを出力する最左端サブ・スパン始点
生成回路と、サブ・スパン終点生成回路から出力された
各サブ・スパンの終点Ｘ座標のうち値が最大のＸ座標Ｘ
ＥＲを出力する最右端サブ・スパン終点生成回路と、Ｘ
座標ＸＳＬからＸ座標ＸＥＲまで、上記ピクセルのＸ座
標ＸＤを１ピクセルの処理が終了する度に１増やしなが
ら出力する描画Ｘ座標生成回路と、このピクセルのＸ座
標ＸＤとサブ・スパン始点生成回路から出力された各サ
ブ・スパンの始点Ｘ座標を比較して、大きい方を座標Ｘ
Ｄのピクセルにおける各サブ・スパンの始点Ｘ座標とし
て出力するサブ・スパン始点比較回路と、上記Ｘ座標Ｘ
Ｄに１加算した値とサブ・スパン終点生成回路から出力
された各サブ・スパンの終点Ｘ座標を比較して、小さい
方を座標ＸＤのピクセルにおける各サブ・スパンの終点
Ｘ座標として出力するサブ・スパン終点比較回路と、サ
ブ・スパン終点比較回路から出力された各サブ・スパン
の終点Ｘ座標よりサブ・スパン始点比較回路から出力さ
れた各サブ・スパンの始点Ｘ座標をサブ・スパン毎に減
算して、座標ＸＤのピクセルにおける各サブ・スパンの
有効長を求めるサブ・スパン差分算出回路と、サブ・ス
パン差分算出回路から出力された各サブ・スパンの有効
長の総和を求めて、この結果を座標ＸＤのピクセルにお
いて三角形領域と重なる面積とするサブ・スパン加算回
路とを有するものである。

【０００７】また、請求項２に記載のように、三角形の
３つの頂点のうちＹ座標が最小の頂点をＳ、この頂点Ｓ
より左回りに次の頂点を順次Ｌ、Ｒとし、頂点Ｌ、Ｒの
Ｙ座標をＹＬ、ＹＲとし、頂点ＳとＹ座標が最大となる
頂点の中間のＹ座標をとる頂点のＹ座標をＹＭとしたと
き、上記スパン間のサブ・スパンのＹ座標がＹＭより小
さいか否かをサブ・スパン毎に示す選択信号を出力する
サブ・スパン選択制御回路を有し、上記サブ・スパン始
点生成回路は、複数のサブ・スパンに対応して設けら
れ、ＹＬ≧ＹＲのとき上記スパン始点を基準点として選
択して、スパン始点Ｘ座標ＸＡを出力し、ＹＬ＜ＹＲで
スパン間に座標ＹＭをとる頂点Ｌが存在しないとき、ス
パン始点を基準点として選択して、スパン始点Ｘ座標Ｘ
Ａを出力し、ＹＬ＜ＹＲでスパン間に頂点Ｌが存在する
とき、Ｙ座標がＹＭより小さいサブ・スパンについては
スパン始点を基準点として選択して、スパン始点Ｘ座標
ＸＡを出力し、ＹＬ＜ＹＲでスパン間に頂点Ｌが存在す
るとき、Ｙ座標がＹＭ以上のサブ・スパンについては頂
点Ｌを基準点として選択して、この頂点ＬのＸ座標を出
力する複数の第１のセレクタと、複数のサブ・スパンに
対応して設けられ、基準点のＸ座標から辺ＳＬ上の複数
のサブ・スパン始点のＸ座標までの各変化量がサブ・ス
パン始点のＹ座標が小さい順に第１の入力端子にそれぞ
れ入力され、基準点のＸ座標から辺ＬＲ上の複数のサブ
・スパン始点のＸ座標までの各変化量がサブ・スパン始
点のＹ座標が大きい順に第２の入力端子にそれぞれ入力
され、ＹＬ≧ＹＲのとき第１の入力端子側を選択し、Ｙ
Ｌ＜ＹＲのときＹ座標がＹＭより小さいサブ・スパンに
ついては第１の入力端子側を選択し、ＹＬ＜ＹＲのとき
Ｙ座標がＹＭ以上のサブ・スパンについては第２の入力
端子側を選択する複数の第２のセレクタと、複数のサブ
・スパンに対応して設けられ、第１、第２のセレクタの
出力を対応するサブ・スパンごとに加算する複数の第１
の加算器とからなるものであり、上記サブ・スパン終点
生成回路は、複数のサブ・スパンに対応して設けられ、
ＹＬ＜ＹＲのとき上記スパン終点を基準点として選択し
て、スパン終点Ｘ座標ＸＢを出力し、ＹＬ≧ＹＲでスパ
ン間に座標ＹＭをとる頂点Ｒが存在しないとき、スパン
終点を基準点として選択して、スパン終点Ｘ座標ＸＢを
出力し、ＹＬ≧ＹＲでスパン間に頂点Ｒが存在すると
き、Ｙ座標がＹＭより小さいサブ・スパンについてはス
パン終点を基準点として選択して、スパン終点Ｘ座標Ｘ
Ｂを出力し、ＹＬ≧ＹＲでスパン間に頂点Ｒが存在する
とき、Ｙ座標がＹＭ以上のサブ・スパンについては頂点
Ｒを基準点として選択して、この頂点ＲのＸ座標を出力
する複数の第３のセレクタと、複数のサブ・スパンに対
応して設けられ、基準点のＸ座標から辺ＳＲ上の複数の
サブ・スパン終点のＸ座標までの各変化量がサブ・スパ
ン終点のＹ座標が小さい順に第１の入力端子にそれぞれ
入力され、基準点のＸ座標から辺ＬＲ上の複数のサブ・
スパン終点のＸ座標までの各変化量がサブ・スパン終点
のＹ座標が大きい順に第２の入力端子にそれぞれ入力さ
れ、ＹＬ＜ＹＲのとき第１の入力端子側を選択し、ＹＬ
≧ＹＲのときＹ座標がＹＭより小さいサブ・スパンにつ
いては第１の入力端子側を選択し、ＹＬ≧ＹＲのときＹ
座標がＹＭ以上のサブ・スパンについては第２の入力端
子側を選択する複数の第４のセレクタと、複数のサブ・
スパンに対応して設けられ、第３、第４のセレクタの出
力を対応するサブ・スパンごとに加算する複数の第２の
加算器とからなるものである。

【０００８】また、請求項３に記載のように、上記最左
端サブ・スパン始点生成回路は、上記三角形の各辺の傾
きの正負に基づいて各サブ・スパンの始点Ｘ座標のうち
値が最小のＸ座標ＸＳＬを選択して出力するものであ
り、上記最右端サブ・スパン終点生成回路は、上記三角
形の各辺の傾きの正負に基づいて各サブ・スパンの終点
Ｘ座標のうち値が最大のＸ座標ＸＥＲを選択して出力す
るものであることを特徴とする画像処理装置。

【０００９】また、請求項４に記載のように、上記最左
端サブ・スパン始点生成回路は、三角形の３つの頂点の
うちＹ座標が最小の頂点をＳ、この頂点Ｓより左回りに
次の頂点を順次Ｌ、Ｒとし、頂点Ｌ、ＲのＹ座標をＹ
Ｌ、ＹＲとし、頂点ＳとＹ座標が最大となる頂点の中間
のＹ座標をとる頂点のＹ座標をＹＭとしたとき、ＹＬ＜
ＹＲで辺ＳＬの傾きＥＸＬ１が正で辺ＬＲの傾きＥＸ２
が正のとき、スパン中のＹ座標が最小のサブ・スパンを
選択し、ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が
正で、座標ＹＤがＹＭより小さく、スパン間に座標ＹＭ
をとる頂点Ｌが存在しないとき、スパン中のＹ座標が最
大のサブ・スパンを選択し、ＹＬ＜ＹＲで傾きＥＸＬ１
が負で傾きＥＸ２が正で、スパン間に座標ＹＭをとる頂
点Ｌが存在するとき、頂点Ｌと交差するサブ・スパンを
選択し、ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が
正で、座標ＹＤがＹＭより大きいとき、スパン中のＹ座
標が最小のサブ・スパンを選択し、ＹＬ＜ＹＲで傾きＥ
ＸＬ１が負で傾きＥＸ２が負のとき、スパン中のＹ座標
が最大のサブ・スパンを選択し、ＹＬ≧ＹＲで傾きＥＸ
Ｌ１が正のとき、スパン中のＹ座標が最小のサブ・スパ
ンを選択し、ＹＬ≧ＹＲで傾きＥＸＬ１が負のとき、ス
パン中のＹ座標が最大のサブ・スパンを選択し、選択し
たサブ・スパンの始点Ｘ座標を上記Ｘ座標ＸＳＬとして
出力するものであり、上記最右端サブ・スパン終点生成
回路は、ＹＬ≧ＹＲで辺ＳＲの傾きＥＸＲ１が負で傾き
ＥＸ２が負のとき、スパン中のＹ座標が最小のサブ・ス
パンを選択し、ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥ
Ｘ２が負で、座標ＹＤがＹＭより小さく、スパン間に座
標ＹＭをとる頂点Ｒが存在しないとき、スパン中のＹ座
標が最大のサブ・スパンを選択し、ＹＬ≧ＹＲで傾きＥ
ＸＲ１が正で傾きＥＸ２が負で、スパン間に座標ＹＭを
とる頂点Ｒが存在するとき、頂点Ｒと交差するサブ・ス
パンを選択し、ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥ
Ｘ２が負で、座標ＹＤがＹＭより大きいとき、スパン中
のＹ座標が最小のサブ・スパンを選択し、ＹＬ≧ＹＲで
傾きＥＸＲ１が正で傾きＥＸ２が正のとき、スパン中の
Ｙ座標が最大のサブ・スパンを選択し、ＹＬ＜ＹＲで傾
きＥＸＲ１が負のとき、スパン中のＹ座標が最小のサブ
・スパンを選択し、ＹＬ＜ＹＲで傾きＥＸＲ１が正のと
き、スパン中のＹ座標が最大のサブ・スパンを選択し、
選択したサブ・スパンの終点Ｘ座標を上記Ｘ座標ＸＥＲ
として出力するものである。

【００１０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
となる画像処理装置のブロック図である。プリミティブ
処理部１０１は、描画対象となる三角形ポリゴンの頂点
座標及び三角形ポリゴンの各辺の傾きを求める。スパン
処理部１０２は、三角形ポリゴンのスパン単位の奥行き
情報Ｚおよびカラー情報Ｃを生成する。ここで、スパン
とは、Ｘ軸と並行でＹ座標値が整数となる線分、所謂ラ
インのことである。

【００１１】サブ・スパン処理部１０３は、三角形ポリ
ゴンのエッジとポリゴンの内側からなる領域の面積ＳＱ
をピクセル（画素）ごとに求め、ピクセルのＸ座標Ｘ
Ｄ、Ｙ座標ＹＤとこのピクセルの面積ＳＱを出力する。
ここで、サブ・スパンとは、上記スパンを分割したもの
である。Ｚバッファ１０４には、既に描画されている画
像の奥行き情報Ｚがピクセルごとに格納され、フレーム
バッファ１０５には、既に描画されている画像のカラー
情報Ｃがピクセルごとに格納されている。

【００１２】ピクセル処理部１０６は、スパン処理部１
０２から出力された奥行き情報Ｚ及びカラー情報Ｃに基
づいて、三角形ポリゴンの奥行き情報Ｚ及びカラー情報
Ｃをピクセルごとに計算する。そして、この三角形ポリ
ゴンの奥行き情報ＺとＺバッファ１０４に格納されてい
る奥行き情報Ｚとを対応するピクセルごとに比較し、三
角形ポリゴンの奥行き情報Ｚが既に描画されている画像
よりも手前にあれば、このピクセルに対して描画処理を
行う。

【００１３】つまり、ピクセル処理部１０６は、この描
画処理すべきピクセルのカラー情報をこのピクセルにつ
いて求めた上記ＳＱの比率でバッファ１０５の対応ピク
セルのカラー情報Ｃと混ぜ合わせ、この結果をバッファ
１０５に格納された対応ピクセルの新たなカラー情報と
して、バッファ１０５の内容を更新する。これにより、
Ｚバッファ１０４及びフレームバッファ１０５に格納さ
れたデータが図示しない描画手段によって表示装置に出
力され、三角形ポリゴンの画像が表示装置に表示され
る。

【００１４】ここで、プリミティブ処理部１０１は、描
画対象となる三角形ポリゴンの頂点座標及び三角形ポリ
ゴンの各辺の傾きを以下のように求める。まず、プリミ
ティブ処理部１０１は、図２に示すように、三角形ポリ
ゴンの３つの頂点のうち、Ｙ座標が最も小さい頂点をＳ
とし、この頂点Ｓより左回りに次の頂点を探して順次
Ｌ，Ｒとする。つまり、頂点Ｓから左回りの方向に頂点
を探して最初に見つけた頂点をＬとし、次に見つけた頂
点をＲとする。

【００１５】そして、頂点ＳのＸ座標をＸ０、同じくＹ
座標をＹＳとして出力し、頂点ＬのＸ座標をＸＬ、同じ
くＹ座標をＹＬとして出力し、頂点ＲのＸ座標をＸＲ、
同じくＹ座標をＹＲとして出力する。また、プリミティ
ブ処理部１０１は、辺ＳＬの傾きをＥＸＬ１、辺ＬＲの
傾きをＥＸ２、辺ＳＲの傾きをＥＸＲ１、傾きＥＸＬ１
の正負をＭＸＬ１、傾きＥＸ２の正負をＭＸ２、傾きＥ
ＸＲ１の正負をＭＸＲ１として出力する。なお、これら
の傾きは、１Ｙ座標当たりの各辺のＸ座標の変化量とな
る。

【００１６】なお、本画像処理装置において、Ｘ軸，Ｙ
軸の方向は図２のように設定され、右方向へ行くほどＸ
座標値が大きくなり、下方向へ行くほどＹ座標値が大き
くなるものとする。また、頂点Ｓ，Ｌ，ＲのＸ，Ｙ座標
値及び傾きＥＸＬ１，ＥＸ２，ＥＸＲ１の値は実数であ
り、実際の回路では数十ビット程度の２進値で表されて
いる。そして、傾きの正負は、図２に示すように、右下
がりの辺の傾きを正、左下がりの辺の傾きを負とする。

【００１７】次に、サブ・スパン処理部１０３の動作を
説明する。図３はこのサブ・スパン処理部１０３のブロ
ック図、図４はサブ・スパン処理部１０３の動作を説明
するためのフローチャート図である。まず、描画Ｙ座標
生成回路１は、頂点ＳのＹ座標ＹＳの整数部分の値から
上記ＹＥの整数部分の値まで、三角形ポリゴンと重なる
ピクセルのＹ座標ＹＤ（整数値）をポリゴンと重なる座
標ＹＤのピクセルの処理が全て終了する度に１増やしな
がら出力する（図４ステップ２０１）。この描画Ｙ座標
生成回路１のブロック図を図５に示す。

【００１８】比較器２１ａは、頂点ＬのＹ座標ＹＬと頂
点ＲのＹ座標ＹＲとを比較し、ＹＬがＹＲより小さい
（ＹＬ＜ＹＲ）とき出力ＬＲＦを「１」とし、ＹＬがＹ
Ｒ以上（ＹＬ≧ＹＲ）のとき出力ＬＲＦを「０」とす
る。よって、信号ＬＲＦが「０」の場合は、三角形ポリ
ゴンが図６（ａ）のような場合であり、信号ＬＲＦが
「１」の場合は、三角形ポリゴンが図６（ｂ）のような
場合である。

【００１９】セレクタ２２ａは、比較器２１ａの出力信
号ＬＲＦが「０」のときＹＲを選択し、信号ＬＲＦが
「１」のときＹＬを選択し、この選択結果をＹＭとして
出力する。つまり、ＹＭは、Ｙ座標が最も小さい頂点Ｓ
とＹ座標が最も大きい頂点との中間のＹ座標をとる頂点
のＹ座標値であり、図６（ａ）の三角形ポリゴンの場合
はＹＲ、図６（ｂ）の三角形ポリゴンの場合はＹＬであ
る。

【００２０】セレクタ２２ｂは、信号ＬＲＦを論理反転
したインバータ２３の出力信号が「０」のときＹＲを選
択し、インバータ２３の出力信号が「１」のときＹＬを
選択し、この選択結果をＹＥとして出力する。つまり、
ＹＥは、三角形ポリゴンの３つの頂点のうちＹ座標が最
大の頂点のＹ座標値であり、図６（ａ）の三角形ポリゴ
ンの場合はＹＬであり、図６（ｂ）の三角形ポリゴンの
場合はＹＲである。

【００２１】次いで、ＹＤ生成回路２４は、頂点ＳのＹ
座標ＹＳの整数部分の値より始まり上記ＹＥの整数部分
の値で終わるピクセルのＹ座標ＹＤ（整数値）を、後述
する信号ＸＥＮＤが入力される度に１ずつ加算しながら
出力する。つまり、最初はＹＳの整数部分の値をＹＤと
して出力し、信号ＸＥＮＤが入力されると、これに１加
算した値を新たなＹＤとして出力する。以後は、信号Ｘ
ＥＮＤが入力される度に現在のＹＤに１加算した値を新
たなＹＤとして出力し、このような処理をＹＤがＹＥの
整数部分の値になるまで繰り返す。

【００２２】続いて、比較器２１ｂは、ＹＤ生成回路２
４から出力されたピクセルのＹ座標ＹＤと座標ＹＭの整
数部分の値とを比較し、ＹＤがＹＭの整数部より小さい
とき出力Ｙ＿ＹＭ＿Ｓを「１」とし、ＹＤがＹＭの整数
部以上のとき出力Ｙ＿ＹＭ＿Ｓを「０」とする。比較器
２１ｃは、ピクセルのＹ座標ＹＤと座標ＹＭの整数部分
の値とを比較し、ＹＤとＹＭの整数部が等しいとき出力
Ｙ＿ＹＭ＿Ｅを「１」とし、等しくないとき出力Ｙ＿Ｙ
Ｍ＿Ｅを「０」とする。

【００２３】比較器２１ｄは、ピクセルのＹ座標ＹＤと
座標ＹＭの整数部分の値とを比較し、ＹＤがＹＭの整数
部より大きいとき出力Ｙ＿ＹＭ＿Ｄを「１」とし、ＹＤ
がＹＭの整数部以下のとき出力Ｙ＿ＹＭ＿Ｄを「０」と
する。比較器２１ｅは、ピクセルのＹ座標ＹＤと座標Ｙ
Ｓの整数部分の値とを比較し、ＹＤとＹＳの整数部が等
しいとき出力Ｙ＿ＹＳ＿Ｅを「１」とし、等しくないと
き出力Ｙ＿ＹＳ＿Ｅを「０」とする。

【００２４】次に、スパン始点生成回路２は、Ｙ座標が
ＹＤとなる現在処理中のスパンＰnとＹ座標がＹＤ＋１
となる次に処理すべきスパンＰn+1 間において、三角形
ポリゴンの辺上でＹ座標が最小の点のうちＸ座標が最小
の点をスパンＰn の始点とし、この始点のＸ座標ＸＡを
出力する（図４ステップ２０２）。例えば、図７に示す
三角形ポリゴンに対してスパン始点はＸＡの位置とな
る。なお、始点Ｘ座標ＸＡは実数であり、実際の回路で
は数十ビット程度の２進値で表されている。

【００２５】このスパン始点生成回路２のブロック図を
図８に示す。スパン変化量生成回路３１は、描画Ｙ座標
生成回路１から出力された信号Ｙ＿ＹＳ＿Ｅ，Ｙ＿ＹＭ
＿Ｅ，Ｙ＿ＹＭ＿Ｓ，ＬＲＦに基づいて、現在処理中の
スパンの始点のＸ座標ＸＡから次に処理すべきスパン始
点のＸ座標までの変化量に相当する値を生成する。この
スパン変化量生成回路３１の動作を表１に示す。なお、
表１において「×」は「０」又は「１」のどちらでもよ
いことを示す。

【００２６】

【表１】

【００２７】表１において、「１０００」×ＥＸＬ１
は、ＥＸＬ１に４ビット値「１０００」を掛けることを
意味し、（「１０００」−（「０」＆ＹＳ小数部））×
ＥＸＬ１は、ＹＳの小数点以下の値３ビットの先頭に
「０」を付加して４ビットに拡張した値を「１０００」
から引いて、この減算結果にＥＸＬ１を掛けることを意
味する。その他についても同様である。

【００２８】このスパン変化量生成回路３１の出力がシ
フト演算器３２によって右に３ビットシフトされ、この
シフト演算の結果が演算器３３に入力される。なお、こ
のシフト演算は、スパン変化量生成回路３１の出力の各
ビットの結線を入れ替えることで実現できる。一方、論
理積回路３４は、信号Ｙ＿ＹＭ＿Ｅと信号ＬＲＦとの論
理積をとり、この論理積の結果が演算器３３に入力され
る。

【００２９】次に、演算器３３の動作を図９を用いて説
明する。まず、ＹＤ＝ＹＳの整数部、すなわち一番最初
のスパンＰ0 では、このスパンＰ0 の始点は頂点Ｓであ
る。よって、演算器３３は、ＹＤ＝ＹＳの整数部のと
き、頂点ＳのＸ座標Ｘ０をスパンの始点Ｘ座標ＸＡとし
て出力する。そして、演算器３３は、スパンＰ0 の処理
が終了するまで、この始点Ｘ座標ＸＡを出力し続ける。

【００３０】続いて、三角形ポリゴンがＬＲＦが「０」
（論理積回路３４の出力が「０」）の図９（ａ）のよう
な形状で、Ｙ＿ＹＳ＿Ｅが「１」、つまり現在のスパン
Ｐ0と次のスパンＰ1 の間に頂点Ｓが存在する場合、ス
パンＰ0 の始点Ｘ座標ＸＡ0から次に処理すべきスパン
Ｐ1 の始点Ｘ座標ＸＡ1 までの変化量は、スパン変化量
生成回路３１及びシフト演算器３２の出力からも分かる
ように、ＥＸＬ１×（１−ＹＳ小数部）である。

【００３１】よって、演算器３３は、後述する信号ＸＥ
ＮＤが入力されたときに、現在のスパン始点Ｘ座標ＸＡ
（つまり、Ｘ０）にＥＸＬ１×（１−ＹＳ小数部）を加
算して、この加算結果を次のスパンＰ1 の処理が始まる
ときに新たなスパン始点Ｘ座標ＸＡとして出力する。そ
して、演算器３３は、スパンＰ1 の処理が終了するま
で、この始点Ｘ座標ＸＡを出力し続ける。なお、信号Ｘ
ＥＮＤは、１スパンの最後のピクセルが処理されるとき
に「１」となるものであり、この信号ＸＥＮＤの出力後
に最後のピクセルの処理が終わると、次のスパンの処理
が開始される。

【００３２】同様に、三角形ポリゴンがＬＲＦが「１」
の図９（ｂ）のような形状で、Ｙ＿ＹＳ＿Ｅが「１」、
Ｙ＿ＹＭ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｓが「０」、つまり
現在のスパンＰ0 と次のスパンＰ1 の間に頂点Ｓが存在
する場合、スパンＰ0 の始点Ｘ座標ＸＡ0 から次に処理
すべきスパンＰ1 の始点Ｘ座標ＸＡ1 までの変化量は、
スパン変化量生成回路３１及びシフト演算器３２の出力
からも分かるように、ＥＸＬ１×（１−ＹＳ小数部）で
ある。

【００３３】よって、演算器３３は、信号ＸＥＮＤが入
力されたときに、現在のスパン始点Ｘ座標ＸＡ（Ｘ０）
にＥＸＬ１×（１−ＹＳ小数部）を加算して、この加算
結果を次のスパンＰ1 の処理が始まるときに新たなスパ
ン始点Ｘ座標ＸＡとして出力する。

【００３４】次に、ＬＲＦが「０」の三角形ポリゴンに
対してＹ＿ＹＳ＿Ｅが「０」、つまり現在のスパンＰn
と次のスパンＰn+1 が三角形ポリゴンに対して図９
（ｃ）のような位置にあるとき、スパンＰn の始点Ｘ座
標ＸＡn から次に処理すべきスパンＰn+1 の始点Ｘ座標
ＸＡn+1 までの変化量は、スパン変化量生成回路３１及
びシフト演算器３２の出力からも分かるように、ＥＸＬ
１である。よって、演算器３３は、信号ＸＥＮＤが入力
されたときに、現在のスパン始点Ｘ座標ＸＡにＥＸＬ１
を加算して、この加算結果を次のスパンＰn+1 の処理が
始まるときに新たなスパン始点Ｘ座標ＸＡとして出力す
る。

【００３５】同様に、ＬＲＦが「１」の三角形ポリゴン
に対してＹ＿ＹＳ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｅが
「０」、Ｙ＿ＹＭ＿Ｓが「１」、つまり現在のスパンＰ
n と次のスパンＰn+1 が三角形ポリゴンに対して図９
（ｄ）のような位置にあるとき、スパンＰn の始点Ｘ座
標ＸＡn から次に処理すべきスパンＰn+1 の始点Ｘ座標
ＸＡn+1 までの変化量は、ＥＸＬ１である。よって、演
算器３３は、信号ＸＥＮＤが入力されたときに、現在の
スパン始点Ｘ座標ＸＡにＥＸＬ１を加算して、この加算
結果を次のスパンＰn+1 の処理が始まるときに新たなス
パン始点Ｘ座標ＸＡとして出力する。

【００３６】また、三角形ポリゴンがＬＲＦが「１」の
図９（ｅ）のような形状で、Ｙ＿ＹＭ＿Ｅが「１」、Ｙ
＿ＹＭ＿Ｓが「０」、つまり現在のスパンＰn と次のス
パンＰn+1 の間にＹ座標がＹＭの頂点Ｌが存在する場
合、頂点ＬのＸ座標ＸＬから次のスパンＰn+1 の始点Ｘ
座標ＸＡn+1 までの変化量は、スパン変化量生成回路３
１及びシフト演算器３２の出力からも分かるように、Ｅ
Ｘ２×（１−ＹＬ小数部）である。よって、演算器３３
は、信号ＸＥＮＤが入力されたときに、頂点ＬのＸ座標
ＸＬにＥＸ２×（１−ＹＬ小数部）を加算して、この加
算結果を次のスパンＰn+1の処理が始まるときに新たな
スパン始点Ｘ座標ＸＡとして出力する。

【００３７】また、ＬＲＦが「１」の三角形ポリゴンに
対してＹ＿ＹＳ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｅが「０」、
Ｙ＿ＹＭ＿Ｓが「０」、つまり現在のスパンＰn と次の
スパンＰn+1 が三角形ポリゴンに対して図９（ｆ）のよ
うな位置にあるとき、スパンＰn の始点Ｘ座標ＸＡn か
ら次のスパンＰn+1 の始点Ｘ座標ＸＡn+1 までの変化量
は、ＥＸ２である。

【００３８】よって、演算器３３は、信号ＸＥＮＤが入
力されたときに、現在のスパン始点Ｘ座標ＸＡにＥＸ２
を加算して、この加算結果を次のスパンＰn+1 の処理が
始まるときに新たなスパン始点Ｘ座標ＸＡとして出力す
る。なお、何れの場合も、演算器３３は、現在のスパン
の処理が終了するまで、同一の値を出力し続ける。

【００３９】次に、スパン終点生成回路３は、Ｙ座標が
ＹＤとなる現在処理中のスパンＰnとＹ座標がＹＤ＋１
となる次に処理すべきスパンＰn+1 間において、三角形
ポリゴンの辺上でＹ座標が最小の点のうちＸ座標が最大
の点をスパンＰn の終点とし、この終点のＸ座標ＸＢを
上記スパン始点生成回路２の出力と同時に出力する（図
４ステップ２０２）。

【００４０】例えば、図７に示す三角形ポリゴンに対し
てスパン終点はＸＢの位置となる。なお、終点Ｘ座標Ｘ
Ｂは実数であり、実際の回路では数十ビット程度の２進
値で表されている。

【００４１】このスパン終点生成回路３のブロック図を
図１０に示す。スパン変化量生成回路４１は、描画Ｙ座
標生成回路１から出力された信号Ｙ＿ＹＳ＿Ｅ，Ｙ＿Ｙ
Ｍ＿Ｅ，Ｙ＿ＹＭ＿Ｓ，ＬＲＦに基づいて、現在処理中
のスパンの終点のＸ座標ＸＢから次に処理すべきスパン
終点のＸ座標までの変化量に相当する値を生成する。こ
のスパン変化量生成回路４１の動作を表２に示す。な
お、表２において「×」は「０」又は「１」のどちらで
もよいことを示す。

【００４２】

【表２】

【００４３】表２において、（「１０００」−（「０」
＆ＹＲ小数部））×ＥＸ２は、ＹＲの小数点以下の値３
ビットの先頭に「０」を付加して４ビットに拡張した値
を「１０００」から引いて、この減算結果にＥＸ２を掛
けることを意味する。

【００４４】このスパン変化量生成回路４１の出力がシ
フト演算器４２によって右に３ビットシフトされ、この
シフト演算の結果が演算器４３に入力される。なお、こ
のシフト演算は、スパン変化量生成回路４１の出力の各
ビットの結線を入れ替えることで実現できる。一方、論
理積回路４４は、信号Ｙ＿ＹＭ＿Ｅと信号ＬＲＦを論理
反転したインバータ４５の出力との論理積をとり、この
論理積の結果が演算器４３に入力される。

【００４５】次に、演算器４３の動作を図９を用いて説
明する。まず、ＹＤ＝ＹＳの整数部、すなわち一番最初
のスパンＰ0 では、このスパンＰ0 の終点は頂点Ｓであ
る。よって、演算器４３は、ＹＤ＝ＹＳの整数部のと
き、頂点ＳのＸ座標Ｘ０をスパンの終点Ｘ座標ＸＢとし
て出力する。そして、演算器４３は、スパンＰ0 の処理
が終了するまで、この終点Ｘ座標ＸＢを出力し続ける。

【００４６】続いて、三角形ポリゴンがＬＲＦが「０」
の図９（ａ）のような形状で、Ｙ＿ＹＳ＿Ｅが「１」、
Ｙ＿ＹＭ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｓが「１」つまり現
在のスパンＰ0 と次のスパンＰ1 の間に頂点Ｓが存在す
る場合、スパンＰ0 の終点Ｘ座標ＸＢ0 から次に処理す
べきスパンＰ1 の終点Ｘ座標ＸＢ1 までの変化量は、ス
パン変化量生成回路４１及びシフト演算器４２の出力か
らも分かるように、ＥＸＲ１×（１−ＹＳ小数部）であ
る。

【００４７】よって、演算器４３は、信号ＸＥＮＤが入
力されたときに、現在のスパン終点Ｘ座標ＸＢ（つま
り、Ｘ０）にＥＸＲ１×（１−ＹＳ小数部）を加算し
て、この加算結果を次のスパンＰ1 の処理が始まるとき
に新たなスパン終点Ｘ座標ＸＢとして出力する。そし
て、演算器４３は、スパンＰ1 の処理が終了するまで、
この終点Ｘ座標ＸＢを出力し続ける。

【００４８】同様に、三角形ポリゴンがＬＲＦが「１」
の図９（ｂ）のような形状で、Ｙ＿ＹＳ＿Ｅが「１」、
つまり現在のスパンＰ0 と次のスパンＰ1 の間に頂点Ｓ
が存在する場合、スパンＰ0 の終点Ｘ座標ＸＢ0 から次
のスパンＰ1 の終点Ｘ座標ＸＢ1 までの変化量は、ＥＸ
Ｒ１×（１−ＹＳ小数部）である。よって、演算器４３
は、信号ＸＥＮＤが入力されたときに、現在のスパン終
点Ｘ座標ＸＢ（Ｘ０）にＥＸＲ１×（１−ＹＳ小数部）
を加算して、この加算結果を次のスパンＰ1 の処理が始
まるときに新たなスパン終点Ｘ座標ＸＢとして出力す
る。

【００４９】また、ＬＲＦが「１」の三角形ポリゴンに
対してＹ＿ＹＳ＿Ｅが「０」、つまり現在のスパンＰn
と次のスパンＰn+1 が三角形ポリゴンに対して図９
（ｄ）、（ｅ）あるいは（ｆ）のような位置にあると
き、スパンＰn の終点Ｘ座標ＸＢnから次のスパンＰn+1
の終点Ｘ座標ＸＢn+1 までの変化量は、スパン変化量
生成回路４１及びシフト演算器４２の出力からも分かる
ように、ＥＸＲ１である。よって、演算器４３は、信号
ＸＥＮＤが入力されたときに、現在のスパン終点Ｘ座標
ＸＢにＥＸＲ１を加算して、この加算結果を次のスパン
Ｐn+1 の処理が始まるときに新たなスパン終点Ｘ座標Ｘ
Ｂとして出力する。

【００５０】同様に、ＬＲＦが「０」の三角形ポリゴン
に対してＹ＿ＹＳ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｅが
「０」、Ｙ＿ＹＭ＿Ｓが「１」、つまり現在のスパンＰ
n と次のスパンＰn+1 が三角形ポリゴンに対して図９
（ｃ）のような位置にあるとき、スパンＰn の終点Ｘ座
標ＸＢn から次のスパンＰn+1 の終点Ｘ座標ＸＢn+1 ま
での変化量は、ＥＸＲ１である。よって、演算器４３
は、信号ＸＥＮＤが入力されたときに、現在のスパン終
点Ｘ座標ＸＢにＥＸＲ１を加算して、この加算結果を次
のスパンＰn+1 の処理が始まるときに新たなスパン終点
Ｘ座標ＸＢとして出力する。

【００５１】また、三角形ポリゴンがＬＲＦが「０」の
図９（ｇ）のような形状で、Ｙ＿ＹＭ＿Ｅが「１」、Ｙ
＿ＹＭ＿Ｓが「０」、つまり現在のスパンＰn と次のス
パンＰn+1 の間にＹ座標がＹＭの頂点Ｒが存在する場
合、頂点ＲのＸ座標ＸＲから次のスパンＰn+1 の終点Ｘ
座標ＸＢn+1 までの変化量は、ＥＸ２×（１−ＹＲ小数
部）である。

【００５２】よって、演算器４３は、信号ＸＥＮＤが入
力されたときに、頂点ＲのＸ座標ＸＲにＥＸ２×（１−
ＹＲ小数部）を加算して、この加算結果を次のスパンＰ
n+1の処理が始まるときに新たなスパン終点Ｘ座標ＸＢ
として出力する。

【００５３】また、ＬＲＦが「０」の三角形ポリゴンに
対してＹ＿ＹＳ＿Ｅが「０」、Ｙ＿ＹＭ＿Ｅが「０」、
Ｙ＿ＹＭ＿Ｓが「０」、つまり現在のスパンＰn と次の
スパンＰn+1 が三角形ポリゴンに対して図９（ｈ）のよ
うな位置にあるとき、スパンＰn の終点Ｘ座標ＸＢn か
ら次のスパンＰn+1 の終点Ｘ座標ＸＢn+1 までの変化量
は、ＥＸ２である。

【００５４】よって、演算器４３は、信号ＸＥＮＤが入
力されたときに、現在のスパン終点Ｘ座標ＸＢにＥＸ２
を加算して、この加算結果を次のスパンＰn+1 の処理が
始まるときに新たなスパン終点Ｘ座標ＸＢとして出力す
る。なお、何れの場合も、演算器４３は、現在のスパン
の処理が終了するまで、同一の値を出力し続ける。

【００５５】次に、サブ・スパン選択制御回路４は、後
述するサブ・スパン始点生成回路及びサブ・スパン始点
生成回路を制御するための選択信号ＳＥＬ０〜ＳＥＬ
７、有効サブ・スパン指定回路を制御するための信号Ｕ
ＰＥ，ＤＷＥを出力する。

【００５６】ここで、サブ・スパンとは、図７に示すよ
うに、スパンＰn と次のスパンＰn+1 との間を分割する
Ｘ軸に平行な線分であり、このサブ・スパンの数は１ス
パン間当たり２^m 本（ｍは１以上の自然数）である。本
実施の形態では、スパン間のサブ・スパンの数を８本と
している。なお、スパン間に存在するサブ・スパンのう
ち、１本はスパンＰn と同一である。

【００５７】選択信号ＳＥＬ０〜ＳＥＬ７は、後述する
サブ・スパン始点のＸ座標ＸＳ０〜ＸＳ７及びサブ・ス
パン終点のＸ座標ＸＥ０〜ＸＥ７にそれぞれ対応するも
のである。そして、この選択信号が「１」のとき、対応
するサブ・スパンの始点と終点が、Ｙ座標がＹＭより小
さいサブ・スパンの始点終点であることを示し、選択信
号が「０」のとき、対応するサブ・スパンの始点と終点
が、Ｙ座標がＹＭ以上のサブ・スパンの始点終点である
ことを示している。

【００５８】また、信号ＵＰＥは、現在処理中のスパン
Ｐn と次のスパンＰn+1 間において三角形ポリゴンと交
差するサブ・スパンのうち、Ｙ座標がＹＭより小さいサ
ブ・スパンの本数を示している。そして、信号ＤＷＥ
は、現在処理中のスパンＰn と次のスパンＰn+1 間にお
いて三角形ポリゴンと交差するサブ・スパンのうち、Ｙ
座標がＹＭ以上のサブ・スパンの本数を示している。

【００５９】サブ・スパン選択制御回路４のブロック図
を図１１に示す。減算器５１ａは、ＹＬの小数部分の値
３ビットの先頭に「０」を付加して４ビットにビット拡
張した値からＹＳの小数部分の値３ビットの先頭に
「０」を付加して４ビットにビット拡張した値を減算
し、この減算結果４ビットをＳＥＬＬＳとして出力す
る。このＳＥＬＬＳは、図１２（ａ）に示す三角形ポリ
ゴンにおいて、現在のスパンＰn と次のスパンＰn+1 の
間に頂点ＳとＬが存在するとき、頂点Ｓと頂点Ｌの間
（ただし、頂点Ｌは含まない）に存在するサブ・スパン
の本数を示している。

【００６０】減算器５１ｂは、ＹＲの小数部分３ビット
の先頭に「０」を付加して４ビットにビット拡張した値
からＹＳの小数部分３ビットの先頭に「０」を付加して
４ビットにビット拡張した値を減算し、この減算結果４
ビットをＳＥＬＲＳとして出力する。このＳＥＬＲＳ
は、図１２（ｂ）に示す三角形ポリゴンにおいて、現在
のスパンＰn と次のスパンＰn+1 の間に頂点ＳとＲが存
在するとき、頂点Ｓと頂点Ｒの間（ただし、頂点Ｒは含
まない）に存在するサブ・スパンの本数を示している。

【００６１】減算器５１ｃは、４ビット値「１０００」
からＹＳの小数部３ビットの先頭に「０」を付加して４
ビットにビット拡張した値を減算し、この減算結果４ビ
ットをＳＥＬ８Ｓとして出力する。このＳＥＬ８Ｓは、
図１２（ｃ）あるいは（ｄ）に示す三角形ポリゴンにお
いて、スパンＰn と次のスパンＰn+1 の間に頂点Ｓが存
在するとき、頂点Ｓと次のスパンＰn+1 の間（ただし、
スパンＰn+1 は含まない）に存在するサブ・スパンの本
数を示している。

【００６２】ＵＰＥ生成回路５２は、描画Ｙ座標生成回
路１から出力された信号Ｙ＿ＹＭ＿Ｓ，Ｙ＿ＹＭ＿Ｅ，
Ｙ＿ＹＳ＿Ｅ，ＬＲＦに従って、ＳＥＬＬＳ，ＳＥＬＲ
Ｓ，ＳＥＬ８Ｓ，「１０００」，「００００」，ＹＭの
小数部３ビットの先頭に「０」を付加して４ビットにビ
ット拡張した値の何れかを選択して、出力信号ＵＰＥと
して出力する。表３にＵＰＥ生成回路５２の選択動作を
示す。なお、表３において、「×」は「１」又は「０」
の何れでもよいことを示す。

【００６３】

【表３】

【００６４】Ｙ＿ＹＳ＿Ｅ，Ｙ＿ＹＭ＿Ｅ及びＬＲＦが
「１」の場合（図１２（ａ）の場合）、ＵＰＥ生成回路
５２は、ＳＥＬＬＳを選択してＵＰＥとして出力する。
Ｙ＿ＹＳ＿Ｅ及びＹ＿ＹＭ＿Ｅが「１」で、ＬＲＦが
「０」の場合（図１２（ｂ）の場合）、ＵＰＥ生成回路
５２は、ＳＥＬＲＳを選択してＵＰＥとして出力する。

【００６５】Ｙ＿ＹＳ＿Ｅが「１」でＹ＿ＹＭ＿Ｅが
「０」の場合（図１２（ｃ）、（ｄ）の場合）、ＵＰＥ
生成回路５２は、ＳＥＬ８Ｓを選択して出力信号ＵＰＥ
として出力する。

【００６６】Ｙ＿ＹＳ＿Ｅ及びＹ＿ＹＭ＿Ｅが「０」
で、Ｙ＿ＹＭ＿Ｓが「１」の場合（図１２（ｅ）、
（ｆ）の場合）、ＵＰＥ生成回路５２は「１０００」を
選択してＵＰＥとして出力する。これは、三角形ポリゴ
ンの辺と交差する１スパン間のサブ・スパンの本数が８
本であることを示す。

【００６７】Ｙ＿ＹＳ＿Ｅ，Ｙ＿ＹＭ＿Ｅ及びＹ＿ＹＭ
＿Ｓが「０」の場合（図１２（ｇ）、（ｈ）の場合）、
ＵＰＥ生成回路５２は「００００」を選択してＵＰＥと
して出力する。これは、サブ・スパンの本数が０本であ
ることを示している。スパンＰn とスパンＰn+1 間に三
角形ポリゴンと交差するサブ・スパンが存在するにも拘
わらず、サブ・スパンの本数が０本なのは、ＵＰＥ生成
回路５２が対象とするサブ・スパンがＹ座標がＹＭより
小さいサブ・スパンだからである。

【００６８】Ｙ＿ＹＳ＿Ｅが「０」で、Ｙ＿ＹＭ＿Ｅが
「１」の場合（図１２（ｉ）、（ｊ）の場合）、ＵＰＥ
生成回路５２は、ＹＭの小数部３ビットの先頭に「０」
を付加して４ビットにビット拡張した値を選択してＵＰ
Ｅとして出力する。このＹＭの小数部３ビットの先頭に
「０」を付加して４ビットにビット拡張した値は、図１
２（ｉ）あるいは（ｊ）に示す三角形ポリゴンにおい
て、スパンＰn と次のスパンＰn+1 の間にＹ座標がＹＭ
である頂点Ｌあるいは頂点Ｒの何れか一方のみが存在す
るとき、スパンＰn と頂点ＬあるいはＲの間（ただし、
頂点Ｌ、Ｒは含まない）に存在するサブ・スパンの本数
を示している。

【００６９】次に、選択信号生成回路５３は、ＵＰＥ生
成回路５２の出力信号ＵＰＥに従って選択信号ＳＥＬ０
〜ＳＥＬ７を出力する。表４に選択信号生成回路５３の
動作を示す。

【００７０】

【表４】

【００７１】例えば、選択信号生成回路５３は、ＵＰＥ
が「００００」であれば、出力信号ＳＥＬ０〜ＳＥＬ７
を全て「０」とし、ＵＰＥが「１０００」であれば、出
力信号ＳＥＬ０〜ＳＥＬ７を全て「１」とする。

【００７２】次に、比較器５４は、描画Ｙ座標生成回路
１から出力されたピクセルのＹ座標（現在処理中のスパ
ンのＹ座標）ＹＤとＹＥの整数部分の値とを比較して、
ＹＤとＹＥの整数部が等しいとき出力Ｙ＿ＹＥ＿Ｅを
「１」とし、等しくないとき出力Ｙ＿ＹＥ＿Ｅを「０」
とする。

【００７３】加算器５５は、ＹＥの小数部分の値３ビッ
トの先頭に「０」を付加して４ビットにビット拡張した
値に「０００１」を加算して、この加算結果４ビットを
ＳＥＬＥＩＳとして出力する。このＳＥＬＥＩＳは、図
１２（ｋ）あるいは（ｌ）に示す三角形ポリゴンにおい
て、スパンＰn と次のスパンＰn+1 の間にＹ座標が最大
の頂点ＬあるいはＲが存在するとき、この頂点とスパン
Ｐn の間（頂点を含む）に存在するサブ・スパンの本数
を示している。

【００７４】減算器５１ｄは、加算器５５の出力ＳＥＬ
ＥＩＳからＹＭの小数部分の値３ビットの先頭に「０」
を付加して４ビットにビット拡張した値を減算し、この
減算結果４ビットをＳＥＬＭＥＳとして出力する。この
ＳＥＬＭＥＳは、図１２（ｍ）あるいは（ｎ）に示す三
角形ポリゴンにおいて、スパンＰn と次のスパンＰn+1
の間に頂点Ｌと頂点Ｒが存在するとき、この頂点Ｌと頂
点Ｒの間（何れの頂点も含む）に存在するサブ・スパン
の本数を示している。

【００７５】減算器５１ｅは、４ビット値「１０００」
からＹＭの小数部分の値３ビットの先頭に「０」を付加
して４ビットにビット拡張した値を減算し、この減算結
果４ビットをＳＥＬＭ８Ｓとして出力する。このＳＥＬ
Ｍ８Ｓは、図１２（ｉ）あるいは（ｊ）に示す三角形ポ
リゴンにおいて、スパンＰn と次のスパンＰn+1 の間に
頂点ＬあるいはＲの何れか一方のみが存在するとき、頂
点ＬあるいはＲと次のスパンＰn+1 の間（スパンＰn+1
は含まない）に存在するサブ・スパンの本数を示してい
る。

【００７６】ＤＷＥ生成回路５６は、描画Ｙ座標生成回
路１から出力された信号Ｙ＿ＹＭ＿Ｅ，Ｙ＿ＹＭ＿Ｄ、
比較器５４から出力された信号Ｙ＿ＹＥ＿Ｅに従って、
ＳＥＬＥＩＳ，ＳＥＬＭＥＳ，ＳＥＬＭ８Ｓ，「１００
０」，「００００」の何れかを選択して、出力信号ＤＷ
Ｅとして出力する。表５にＤＷＥ生成回路５６の選択動
作を示す。なお、表５において、「×」は「１」又は
「０」の何れでもよいことを示す。

【００７７】

【表５】

【００７８】Ｙ＿ＹＭ＿Ｅ，Ｙ＿ＹＥ＿Ｅが「１」の場
合（図１２（ｍ）、（ｎ）の場合）、ＤＷＥ生成回路５
６は、ＳＥＬＭＥＳを選択してＤＷＥとして出力する。
Ｙ＿ＹＭ＿Ｅが「１」でＹ＿ＹＥ＿Ｅが「０」の場合
（図１２（ｉ）、（ｊ）の場合）、ＤＷＥ生成回路５６
は、ＳＥＬＭ８Ｓを選択してＤＷＥとして出力する。

【００７９】Ｙ＿ＹＭ＿Ｅ，Ｙ＿ＹＥ＿Ｅ及びＹ＿ＹＭ
＿Ｄが「０」の場合（図１２（ｃ）〜（ｆ）の場合）、
ＤＷＥ生成回路５６は「００００」を選択してＤＷＥと
して出力する。これは、サブ・スパンの本数が０本であ
ることを示している。スパンＰn とスパンＰn+1 間に三
角形ポリゴンと交差するサブ・スパンが存在するにも拘
わらず、サブ・スパンの本数が０本なのは、ＤＷＥ生成
回路５６が対象とするサブ・スパンがＹ座標がＹＭ以上
のサブ・スパンだからである。

【００８０】Ｙ＿ＹＭ＿Ｅ及びＹ＿ＹＥ＿Ｅが「０」
で、Ｙ＿ＹＭ＿Ｄが「１」の場合（図１２（ｇ）、
（ｈ）の場合）、ＤＷＥ生成回路５６は「１０００」を
選択してＤＷＥとして出力する。これは、三角形ポリゴ
ンの辺と交差する１スパン間のサブ・スパンの本数が８
本であることを示す。また、Ｙ＿ＹＭ＿Ｅが「０」でＹ
＿ＹＥ＿Ｅが「１」の場合（図１２（ｋ）、（ｌ）の場
合）、ＤＷＥ生成回路５６は、ＳＥＬＥＩＳを選択して
ＤＷＥとして出力する。

【００８１】次に、サブ・スパン変化量生成回路５は、
後述する基準点のＸ座標から辺ＳＬ上あるいは辺ＬＲ上
の複数のサブ・スパン始点のＸ座標までの変化量である
ＥＸＬ１＿１Ｓ〜ＥＸＬ１＿７Ｓ，ＥＸＬ１Ｓ〜ＥＸＬ
７Ｓを生成すると共に、基準点のＸ座標から辺ＳＲ上あ
るいは辺ＬＲ上の複数のサブ・スパン終点のＸ座標まで
の変化量であるＥＸＲ１＿１Ｓ〜ＥＸＲ１＿７Ｓ，ＥＸ
Ｒ１Ｓ〜ＥＸＲ７Ｓを生成する（ステップ２０３）。こ
れらの変化量は実数であり、実際の回路では数十ビット
程度の２進値で表されている。

【００８２】このサブ・スパン変化量生成回路５のブロ
ック図を図１３、図１４に示す。まず、シフト演算器６
１ａは、辺ＳＬの傾きＥＸＬ１の値を右に１ビットシフ
トして、このシフト演算の結果をＥＸＬ１＿４Ｓとして
出力する。このＥＸＬ１＿４ＳはＥＸＬ１の４／８の値
である。シフト演算器６１ｂは、傾きＥＸＬ１の値を右
に２ビットシフトして、このシフト演算の結果をＥＸＬ
１＿２Ｓとして出力する。このＥＸＬ１＿２ＳはＥＸＬ
１の２／８の値である。

【００８３】シフト演算器６１ｃは、傾きＥＸＬ１の値
を右に３ビットシフトして、このシフト演算の結果をＥ
ＸＬ１＿１Ｓとして出力する。このＥＸＬ１＿１ＳはＥ
ＸＬ１の１／８の値である。なお、以上のシフト演算
は、ＥＸＬ１の各ビットの結線を入れ替えることで実現
できる。

【００８４】次に、加算器６２ａは、ＥＸＬ１＿４Ｓと
ＥＸＬ１＿１Ｓとを加算して、この加算結果をＥＸＬ１
＿５Ｓとして出力する。このＥＸＬ１＿５ＳはＥＸＬ１
の５／８の値である。加算器６２ｂは、ＥＸＬ１＿２Ｓ
とＥＸＬ１＿１Ｓとを加算して、この加算結果をＥＸＬ
１＿３Ｓとして出力する。このＥＸＬ１＿３ＳはＥＸＬ
１の３／８の値である。

【００８５】また、ＥＸＬ１＿３Ｓを図示しないシフト
演算器によって左に１ビットシフトして、このシフト演
算の結果をＥＸＬ１＿６Ｓとする。このシフト演算は、
ＥＸＬ１＿３Ｓの各ビットの結線を入れ替えることで実
現できる。ＥＸＬ１＿６ＳはＥＸＬ１の６／８の値であ
る。加算器６２ｃは、ＥＸＬ１とＥＸＬ１＿１Ｓとを加
算して、この加算結果をＥＸＬ１＿７Ｓとして出力す
る。このＥＸＬ１＿７ＳはＥＸＬ１の７／８の値であ
る。

【００８６】シフト演算器６１ｄは、辺ＬＲの傾きＥＸ
２の値を右に１ビットシフトして、このシフト演算の結
果をＥＸ２＿４Ｓとして出力する。このＥＸ２＿４Ｓは
ＥＸ２の４／８の値である。シフト演算器６１ｅは、傾
きＥＸ２の値を右に２ビットシフトして、このシフト演
算の結果をＥＸ２＿２Ｓとして出力する。このＥＸ２＿
２ＳはＥＸ２の２／８の値である。

【００８７】シフト演算器６１ｆは、傾きＥＸ２の値を
右に３ビットシフトして、このシフト演算の結果をＥＸ
２＿１Ｓとして出力する。このＥＸ２＿１ＳはＥＸ２の
１／８の値である。以上のシフト演算はＥＸ２の各ビッ
トの結線を入れ替えることで実現できる。

【００８８】続いて、加算器６２ｄは、ＥＸ２＿４Ｓと
ＥＸ２＿１Ｓとを加算して、この加算結果をＥＸ２＿５
Ｓとして出力する。このＥＸ２＿５ＳはＥＸ２の５／８
の値である。加算器６２ｅはＥＸ２＿２ＳとＥＸ２＿１
Ｓとを加算して、この加算結果をＥＸ２＿３Ｓとして出
力する。このＥＸ２＿３ＳはＥＸ２の３／８の値であ
る。

【００８９】また、ＥＸ２＿３Ｓを図示しないシフト演
算器によって左に１ビットシフトして、このシフト演算
の結果をＥＸ２＿６Ｓとする。このシフト演算は、ＥＸ
２＿３Ｓの各ビットの結線を入れ替えることで実現でき
る。ＥＸ２＿６ＳはＥＸ２の６／８の値である。加算器
６２ｆは、ＥＸ２とＥＸ２＿１Ｓとを加算して、この加
算結果をＥＸ２＿７Ｓとして出力する。このＥＸ２＿７
ＳはＥＸ２の７／８の値である。

【００９０】次に、セレクタ６３ａは、描画Ｙ座標生成
回路１から出力された信号ＬＲＦが「０」のときＥＸＬ
１＿７Ｓを選択し、信号ＬＲＦが「１」のときＥＸ２＿
７Ｓを選択する。そして、この選択結果をＥＸＬ７Ｓと
して出力する。セレクタ６３ｂは、信号ＬＲＦが「０」
のときＥＸＬ１＿６Ｓを選択し、信号ＬＲＦが「１」の
ときＥＸ２＿６Ｓを選択し、この選択結果をＥＸＬ６Ｓ
として出力する。

【００９１】セレクタ６３ｃは、信号ＬＲＦが「０」の
ときＥＸＬ１＿５Ｓを選択し、信号ＬＲＦが「１」のと
きＥＸ２＿５Ｓを選択し、この選択結果をＥＸＬ５Ｓと
して出力する。セレクタ６３ｄは、信号ＬＲＦが「０」
のときＥＸＬ１＿４Ｓを選択し、信号ＬＲＦが「１」の
ときＥＸ２＿４Ｓを選択し、この選択結果をＥＸＬ４Ｓ
として出力する。セレクタ６３ｅは、信号ＬＲＦが
「０」のときＥＸＬ１＿３Ｓを選択し、信号ＬＲＦが
「１」のときＥＸ２＿３Ｓを選択し、この選択結果をＥ
ＸＬ３Ｓとして出力する。

【００９２】セレクタ６３ｆは、信号ＬＲＦが「０」の
ときＥＸＬ１＿２Ｓを選択し、信号ＬＲＦが「１」のと
きＥＸ２＿２Ｓを選択し、この選択結果をＥＸＬ２Ｓと
して出力する。そして、セレクタ６３ｇは、信号ＬＲＦ
が「０」のときＥＸＬ１＿１Ｓを選択し、信号ＬＲＦが
「１」のときＥＸ２＿１Ｓを選択し、この選択結果をＥ
ＸＬ１Ｓとして出力する。

【００９３】以上の変化量は、各サブ・スパン始点のＸ
座標を算出するためのものであるが、変化量ＥＸＬ１＿
１Ｓ〜ＥＸＬ１＿７Ｓは、Ｙ座標がＹＭより小さいサブ
・スパンを対象とするものであり、ＥＸＬ７Ｓ〜ＥＸＬ
１Ｓは、Ｙ座標がＹＭ以上のサブ・スパンを対象とする
ものである。

【００９４】一方、シフト演算器６４ａは、辺ＳＲの傾
きＥＸＲ１の値を右に１ビットシフトして、このシフト
演算の結果をＥＸＲ１＿４Ｓとして出力する。このＥＸ
Ｒ１＿４ＳはＥＸＲ１の４／８の値である。シフト演算
器６４ｂは、傾きＥＸＲ１の値を右に２ビットシフトし
て、このシフト演算の結果をＥＸＲ１＿２Ｓとして出力
する。このＥＸＲ１＿２ＳはＥＸＲ１の２／８の値であ
る。

【００９５】シフト演算器６４ｃは、傾きＥＸＲ１の値
を右に３ビットシフトして、このシフト演算の結果をＥ
ＸＲ１＿１Ｓとして出力する。このＥＸＲ１＿１ＳはＥ
ＸＲ１の１／８の値である。なお、以上のシフト演算
は、ＥＸＲ１の各ビットの結線を入れ替えることで実現
できる。

【００９６】次いで、加算器６５ａは、ＥＸＲ１＿４Ｓ
とＥＸＲ１＿１Ｓとを加算して、この加算結果をＥＸＲ
１＿５Ｓとして出力する。このＥＸＲ１＿５ＳはＥＸＲ
１の５／８の値である。加算器６５ｂは、ＥＸＲ１＿２
ＳとＥＸＲ１＿１Ｓとを加算して、この加算結果をＥＸ
Ｒ１＿３Ｓとして出力する。このＥＸＲ１＿３ＳはＥＸ
Ｒ１の３／８の値である。

【００９７】また、ＥＸＲ１＿３Ｓを図示しないシフト
演算器によって左に１ビットシフトして、このシフト演
算の結果をＥＸＲ１＿６Ｓとする。このシフト演算は、
ＥＸＲ１＿３Ｓの各ビットの結線を入れ替えることで実
現できる。ＥＸＲ１＿６ＳはＥＸＲ１の６／８の値であ
る。加算器６５ｃは、ＥＸＲ１とＥＸＲ１＿１Ｓとを加
算して、この加算結果をＥＸＲ１＿７Ｓとして出力す
る。このＥＸＲ１＿７ＳはＥＸＲ１の７／８の値であ
る。

【００９８】続いて、セレクタ６６ａは、信号ＬＲＦが
「１」のときＥＸＲ１＿７Ｓを選択し、信号ＬＲＦが
「０」のときＥＸ２＿７Ｓを選択する。そして、この選
択結果をＥＸＲ７Ｓとして出力する。セレクタ６６ｂ
は、信号ＬＲＦが「１」のときＥＸＲ１＿６Ｓを選択
し、信号ＬＲＦが「０」のときＥＸ２＿６Ｓを選択し、
この選択結果をＥＸＲ６Ｓとして出力する。セレクタ６
６ｃは、信号ＬＲＦが「１」のときＥＸＲ１＿５Ｓを選
択し、信号ＬＲＦが「０」のときＥＸ２＿５Ｓを選択
し、この選択結果をＥＸＲ５Ｓとして出力する。

【００９９】セレクタ６６ｄは、信号ＬＲＦが「１」の
ときＥＸＲ１＿４Ｓを選択し、信号ＬＲＦが「０」のと
きＥＸ２＿４Ｓを選択し、この選択結果をＥＸＲ４Ｓと
して出力する。セレクタ６６ｅは、信号ＬＲＦが「１」
のときＥＸＲ１＿３Ｓを選択し、信号ＬＲＦが「０」の
ときＥＸ２＿３Ｓを選択し、この選択結果をＥＸＲ３Ｓ
として出力する。

【０１００】セレクタ６６ｆは、信号ＬＲＦが「１」の
ときＥＸＲ１＿２Ｓを選択し、信号ＬＲＦが「０」のと
きＥＸ２＿２Ｓを選択し、この選択結果をＥＸＲ２Ｓと
して出力する。セレクタ６６ｇは、信号ＬＲＦが「１」
のときＥＸＲ１＿１Ｓを選択し、信号ＬＲＦが「０」の
ときＥＸ２＿１Ｓを選択し、この選択結果をＥＸＲ１Ｓ
として出力する。

【０１０１】以上の変化量は、各サブ・スパン終点のＸ
座標を算出するためのものであるが、変化量ＥＸＲ１＿
１Ｓ〜ＥＸＲ１＿７Ｓは、Ｙ座標がＹＭより小さいサブ
・スパンを対象とするものであり、ＥＸＲ７Ｓ〜ＥＸＲ
１Ｓは、Ｙ座標がＹＭ以上のサブ・スパンを対象とする
ものである。

【０１０２】次に、サブ・スパン始点生成回路６は、Ｙ
座標がＹＤとなる現在処理中のスパンＰn とＹ座標がＹ
Ｄ＋１となる次に処理すべきスパンＰn+1 間を分割する
複数のサブ・スパンと三角形ポリゴンの辺との交点のう
ち、Ｘ座標が最小の点をサブ・スパン毎に求めて、これ
らを各サブ・スパンの始点とし、この各始点のＸ座標Ｘ
Ｓ０〜ＸＳ７を出力する（図４ステップ２０４）。

【０１０３】例えば、図７に示す三角形ポリゴンに対し
てサブ・スパンＳＰ0 〜ＳＰ7 の各始点はＸＳ０〜ＸＳ
７の位置となる。なお、これらサブ・スパンのうち１本
は現在処理中のスパンＰn と同一である。また、サブ・
スパン始点のＸ座標ＸＳ０〜ＸＳ７は実数であり、数十
ビット程度の２進値で表されている。

【０１０４】このサブ・スパン始点生成回路６のブロッ
ク図を図１５に示す。論理積回路７２ａは、信号ＳＥＬ
０を論理反転するインバータ７１ａの出力と信号Ｙ＿Ｙ
Ｍ＿Ｅと信号ＬＲＦとの論理積をとる。セレクタ７３ａ
は、論理積回路７２ａの出力が「０」のとき、スパン始
点生成回路２から出力されたスパン始点Ｘ座標ＸＡを選
択して出力し、論理積回路７２ａの出力が「１」のとき
頂点ＬのＸ座標ＸＬを選択して出力する。

【０１０５】論理積回路７２ｂは、信号ＳＥＬ１を論理
反転するインバータ７１ｂの出力と信号Ｙ＿ＹＭ＿Ｅと
信号ＬＲＦとの論理積をとる。セレクタ７３ｂは、論理
積回路７２ｂの出力が「０」のときＸＡを選択して出力
し、論理積回路７２ｂの出力が「１」のときＸＬを選択
して出力する。

【０１０６】論理積回路７２ｃは、信号ＳＥＬ２を論理
反転するインバータ７１ｃの出力と信号Ｙ＿ＹＭ＿Ｅと
信号ＬＲＦとの論理積をとる。セレクタ７３ｃは、論理
積回路７２ｃの出力が「０」のときＸＡを選択して出力
し、論理積回路７２ｃの出力が「１」のときＸＬを選択
して出力する。

【０１０７】論理積回路７２ｄは、信号ＳＥＬ３を論理
反転するインバータ７１ｄの出力と信号Ｙ＿ＹＭ＿Ｅと
信号ＬＲＦとの論理積をとる。セレクタ７３ｄは、論理
積回路７２ｄの出力が「０」のときＸＡを選択して出力
し、論理積回路７２ｄの出力が「１」のときＸＬを選択
して出力する。論理積回路７２ｅは、信号ＳＥＬ４を論
理反転するインバータ７１ｅの出力と信号Ｙ＿ＹＭ＿Ｅ
と信号ＬＲＦとの論理積をとる。セレクタ７３ｅは、論
理積回路７２ｅの出力が「０」のときＸＡを選択して出
力し、論理積回路７２ｅの出力が「１」のときＸＬを選
択して出力する。

【０１０８】論理積回路７２ｆは、信号ＳＥＬ５を論理
反転するインバータ７１ｆの出力と信号Ｙ＿ＹＭ＿Ｅと
信号ＬＲＦとの論理積をとる。セレクタ７３ｆは、論理
積回路７２ｆの出力が「０」のときＸＡを選択して出力
し、論理積回路７２ｆの出力が「１」のときＸＬを選択
して出力する。論理積回路７２ｇは、信号ＳＥＬ７を論
理反転するインバータ７１ｇの出力と信号Ｙ＿ＹＭ＿Ｅ
と信号ＬＲＦとの論理積をとる。セレクタ７３ｇは、論
理積回路７２ｇの出力が「０」のときＸＡを選択して出
力し、論理積回路７２ｇの出力が「１」のときＸＬを選
択して出力する。

【０１０９】そして、論理積回路７２ｈは、信号ＳＥＬ
７を論理反転するインバータ７１ｈの出力と信号Ｙ＿Ｙ
Ｍ＿Ｅと信号ＬＲＦとの論理積をとる。セレクタ７３ｈ
は、論理積回路７２ｈの出力が「０」のときＸＡを選択
して出力し、論理積回路７２ｈの出力が「１」のときＸ
Ｌを選択して出力する。

【０１１０】したがって、第１のセレクタ７３ａ〜７３
ｈは、ＬＲＦ「０」、すなわちＹＬ≧ＹＲのとき、各サ
ブ・スパン始点を求める基準となる基準点として、スパ
ン始点を選択して、スパン始点Ｘ座標ＸＡを出力する。
また、ＬＲＦ「１」、すなわちＹＬ＜ＹＲで、Ｙ＿ＹＭ
＿Ｅが「０」、すなわちスパン間に座標ＹＭをとる頂点
Ｌが存在しないときは、スパン始点を基準点として選択
して、スパン始点Ｘ座標ＸＡを出力する。そして、ＬＲ
Ｆ「１」で、Ｙ＿ＹＭ＿Ｅが「１」、すなわちスパン間
に座標ＹＭをとる頂点Ｌが存在するとき、Ｙ座標がＹＭ
より小さいサブ・スパン（対応する選択信号ＳＥＬが
「１」）についてはスパン始点を基準点として選択し
て、スパン始点Ｘ座標ＸＡを出力し、Ｙ座標がＹＭ以上
のサブ・スパン（選択信号が「０」）については頂点Ｌ
を基準点として選択して、この頂点ＬのＸ座標ＸＬを出
力することになる。

【０１１１】次に、セレクタ７４ａは、信号ＳＥＬ０が
「１」のとき「０」（実際には、ＥＸＬ７Ｓと同一ビッ
ト数の値である）を選択して出力し、信号ＳＥＬ０が
「０」のときＥＸＬ７Ｓを選択して出力する。セレクタ
７４ｂは、信号ＳＥＬ１が「１」のときＥＸＬ１＿１Ｓ
を選択して出力し、信号ＳＥＬ１が「０」のときＥＸＬ
６Ｓを選択して出力する。

【０１１２】セレクタ７４ｃは、信号ＳＥＬ２が「１」
のときＥＸＬ１＿２Ｓを選択して出力し、信号ＳＥＬ２
が「０」のときＥＸＬ５Ｓを選択して出力する。セレク
タ７４ｄは、信号ＳＥＬ３が「１」のときＥＸＬ１＿３
Ｓを選択して出力し、信号ＳＥＬ３が「０」のときＥＸ
Ｌ４Ｓを選択して出力する。

【０１１３】セレクタ７４ｅは、信号ＳＥＬ４が「１」
のときＥＸＬ１＿４Ｓを選択して出力し、信号ＳＥＬ４
が「０」のときＥＸＬ３Ｓを選択して出力する。セレク
タ７４ｆは、信号ＳＥＬ５が「１」のときＥＸＬ１＿５
Ｓを選択して出力し、信号ＳＥＬ５が「０」のときＥＸ
Ｌ２Ｓを選択して出力する。

【０１１４】セレクタ７４ｇは、信号ＳＥＬ６が「１」
のときＥＸＬ１＿６Ｓを選択して出力し、信号ＳＥＬ６
が「０」のときＥＸＬ１Ｓを選択して出力する。セレク
タ７４ｈは、信号ＳＥＬ７が「１」のときＥＸＬ１＿７
Ｓを選択して出力し、信号ＳＥＬ７が「０」のとき
「０」（実際には、ＥＸＬ１＿７Ｓと同一ビット数の値
である）を選択して出力する。

【０１１５】続いて、加算器７５ａは、セレクタ７３ａ
の出力にセレクタ７４ａの出力を加算して、この加算結
果をＸＳ０として出力する。加算器７５ｂは、セレクタ
７３ｂの出力にセレクタ７４ｂの出力を加算して、この
加算結果をＸＳ１として出力する。加算器７５ｃは、セ
レクタ７３ｃの出力にセレクタ７４ｃの出力を加算し
て、この加算結果をＸＳ２として出力する。

【０１１６】加算器７５ｄは、セレクタ７３ｄの出力に
セレクタ７４ｄの出力を加算して、この加算結果をＸＳ
３として出力する。加算器７５ｅは、セレクタ７３ｅの
出力にセレクタ７４ｅの出力を加算して、この加算結果
をＸＳ４として出力する。加算器７５ｆは、セレクタ７
３ｆの出力にセレクタ７４ｆの出力を加算して、この加
算結果をＸＳ５として出力する。

【０１１７】加算器７５ｇは、セレクタ７３ｇの出力に
セレクタ７４ｇの出力を加算して、この加算結果をＸＳ
６として出力する。そして、加算器７５ｈは、セレクタ
７３ｈの出力にセレクタ７４ｈの出力を加算して、この
加算結果をＸＳ７として出力する。

【０１１８】こうして、第１のセレクタ７３ａ〜７３ｈ
から出力された基準点のＸ座標に第２のセレクタ７４ａ
〜７４ｈから出力された変化量を加算することにより、
各サブ・スパン始点のＸ座標を求めることができる。以
上のＸＳ０〜ＸＳ７に関する処理は並列に実行され、Ｘ
Ｓ０〜ＸＳ７が同時に出力される。

【０１１９】次に、このようなサブ・スパン始点生成回
路６の動作を図１６を用いて説明する。例えば、三角形
ポリゴンに対して現在のスパンＰn と次のスパンＰn+1
が図１６（ａ）のような位置にあるときは（頂点Ｌ及び
Ｒはスパン間になく、頂点Ｓはあってもよい）、選択信
号ＳＥＬ０〜ＳＥＬ７が全て「１」である。これによ
り、サブ・スパン始点生成回路６は、スパンＰn の始点
のＸ座標ＸＡに０，ＥＸＬ１＿１Ｓ，ＥＸＬ１＿２Ｓ，
ＥＸＬ１＿３Ｓ，ＥＸＬ１＿４Ｓ，ＥＸＬ１＿５Ｓ，Ｅ
ＸＬ１＿６Ｓ，ＥＸＬ１＿７Ｓを加算して、この加算結
果をそれぞれサブ・スパンＳＰ0 〜ＳＰ7 の各始点のＸ
座標ＸＳ０〜ＸＳ７とする。

【０１２０】また、三角形ポリゴンに対して現在のスパ
ンＰm と次のスパンＰm+1 が図１６（ａ）のような位置
にあるときは（Ｙ座標がＹＭの頂点はスパン間になく、
Ｙ座標が最大の頂点はあってもよい）、選択信号ＳＥＬ
０〜ＳＥＬ７が全て「０」である。これにより、サブ・
スパン始点生成回路６は、スパンＰm の始点のＸ座標Ｘ
ＡにＥＸＬ７Ｓ，ＥＸＬ６Ｓ，ＥＸＬ５Ｓ，ＥＸＬ４
Ｓ，ＥＸＬ３Ｓ，ＥＸＬ２Ｓ，ＥＸＬ１Ｓ，０をそれぞ
れ加算して、この加算結果をそれぞれサブ・スパンＳＰ
7 〜ＳＰ0 の各始点のＸ座標ＸＳ０〜ＸＳ７とする。

【０１２１】また、ＬＲＦが「１」の三角形ポリゴンに
対して現在のスパンＰn と次のスパンＰn+1 が図１６
（ｂ）のような位置にあるときは、選択信号ＳＥＬ０〜
ＳＥＬ３が「１」、ＳＥＬ４〜ＳＥＬ７が「０」とな
る。これにより、サブ・スパン始点生成回路６は、スパ
ンＰn の始点のＸ座標ＸＡに０，ＥＸＬ１＿１Ｓ，ＥＸ
Ｌ１＿２Ｓ，ＥＸＬ１＿３Ｓを加算して、この加算結果
をそれぞれサブ・スパンＳＰ0 〜ＳＰ3 の各始点のＸ座
標ＸＳ０〜ＸＳ３とし、頂点ＬのＸ座標ＸＬにＥＸＬ３
Ｓ，ＥＸＬ２Ｓ，ＥＸＬ１Ｓ，０をそれぞれ加算して、
この加算結果をそれぞれサブ・スパンＳＰ7 〜ＳＰ4 の
各始点のＸ座標ＸＳ４〜ＸＳ７とする。

【０１２２】次に、サブ・スパン終点生成回路７は、Ｙ
座標がＹＤとなる現在処理中のスパンＰn とＹ座標がＹ
Ｄ＋１となる次に処理すべきスパンＰn+1 間を分割する
複数のサブ・スパンと三角形ポリゴンの辺との交点のう
ち、Ｘ座標が最大の点をサブ・スパン毎に同時に求め
て、これらを各サブ・スパンの終点とし、この各終点の
Ｘ座標ＸＥ０〜ＸＥ７をサブ・スパン始点生成回路６の
出力と同時に出力する（ステップ２０４）。

【０１２３】例えば、図７に示す三角形ポリゴンに対し
てサブ・スパンＳＰ0 〜ＳＰ7 の各終点はＸＥ０〜ＸＥ
７の位置となる。なお、これらサブ・スパンのうち１本
は現在処理中のスパンＰn と同一である。また、サブ・
スパン終点のＸ座標ＸＥ０〜ＸＥ７は実数であり、数十
ビット程度の２進値で表されている。

【０１２４】このサブ・スパン終点生成回路７のブロッ
ク図を図１７に示す。論理積回路８２ａは、信号ＳＥＬ
０を論理反転するインバータ８１ａの出力と信号Ｙ＿Ｙ
Ｍ＿Ｅと信号ＬＲＦを論理反転するインバータ８６の出
力との論理積をとる。セレクタ８３ａは、論理積回路８
２ａの出力が「０」のとき、スパン終点生成回路３から
出力されたスパン終点のＸ座標ＸＢを選択して出力し、
論理積回路８２ａの出力が「１」のとき、頂点ＲのＸ座
標ＸＲを選択して出力する。

【０１２５】論理積回路８２ｂは、信号ＳＥＬ１を論理
反転するインバータ８１ｂの出力と信号Ｙ＿ＹＭ＿Ｅと
インバータ８６の出力との論理積をとる。セレクタ８３
ｂは、論理積回路８２ｂの出力が「０」のときＸＢを選
択して出力し、論理積回路８２ｂの出力が「１」のとき
ＸＲを選択して出力する。論理積回路８２ｃは、信号Ｓ
ＥＬ２を論理反転するインバータ８１ｃの出力と信号Ｙ
＿ＹＭ＿Ｅとインバータ８６の出力との論理積をとる。
セレクタ８３ｃは、論理積回路８２ｃの出力が「０」の
ときＸＢを選択して出力し、論理積回路８２ｃの出力が
「１」のときＸＲを選択して出力する。

【０１２６】論理積回路８２ｄは、信号ＳＥＬ３を論理
反転するインバータ８１ｄの出力と信号Ｙ＿ＹＭ＿Ｅと
インバータ８６の出力との論理積をとる。セレクタ８３
ｄは、論理積回路８２ｄの出力が「０」のときＸＢを選
択して出力し、論理積回路８２ｄの出力が「１」のとき
ＸＲを選択して出力する。論理積回路８２ｅは、信号Ｓ
ＥＬ４を論理反転するインバータ８１ｅの出力と信号Ｙ
＿ＹＭ＿Ｅとインバータ８６の出力との論理積をとる。
セレクタ８３ｅは、論理積回路８２ｅの出力が「０」の
ときＸＢを選択して出力し、論理積回路８２ｅの出力が
「１」のときＸＲを選択して出力する。

【０１２７】論理積回路８２ｆは、信号ＳＥＬ５を論理
反転するインバータ８１ｆの出力と信号Ｙ＿ＹＭ＿Ｅと
インバータ８６の出力との論理積をとる。セレクタ８３
ｆは、論理積回路８２ｆの出力が「０」のときＸＢを選
択して出力し、論理積回路８２ｆの出力が「１」のとき
ＸＲを選択して出力する。論理積回路８２ｇは、信号Ｓ
ＥＬ６を論理反転するインバータ８１ｇの出力と信号Ｙ
＿ＹＭ＿Ｅとインバータ８６の出力との論理積をとる。
セレクタ８３ｇは、論理積回路８２ｇの出力が「０」の
ときＸＢを選択して出力し、論理積回路８２ｇの出力が
「１」のときＸＲを選択して出力する。

【０１２８】そして、論理積回路８２ｈは、信号ＳＥＬ
７を論理反転するインバータ８１ｈの出力と信号Ｙ＿Ｙ
Ｍ＿Ｅとインバータ８６の出力との論理積をとる。セレ
クタ８３ｈは、論理積回路８２ｈの出力が「０」のとき
ＸＢを選択して出力し、論理積回路８２ｈの出力が
「１」のときＸＲを選択して出力する。

【０１２９】したがって、第３のセレクタ８３ａ〜８３
ｈは、ＬＲＦ「１」、すなわちＹＬ＜ＹＲのとき、各サ
ブ・スパン終点を求める基準となる基準点として、スパ
ン終点を選択して、スパン終点Ｘ座標ＸＢを出力する。
また、ＬＲＦ「０」、すなわちＹＬ≧ＹＲで、Ｙ＿ＹＭ
＿Ｅが「０」、すなわちスパン間に座標ＹＭをとる頂点
Ｒが存在しないときは、スパン終点を基準点として選択
して、スパン終点Ｘ座標ＸＢを出力する。そして、ＬＲ
Ｆ「０」で、Ｙ＿ＹＭ＿Ｅが「１」、すなわちスパン間
に座標ＹＭをとる頂点Ｒが存在するとき、Ｙ座標がＹＭ
より小さいサブ・スパン（対応する選択信号ＳＥＬが
「１」）についてはスパン終点を基準点として選択し
て、スパン終点Ｘ座標ＸＢを出力し、Ｙ座標がＹＭ以上
のサブ・スパン（選択信号が「０」）については頂点Ｒ
を基準点として選択して、この頂点ＲのＸ座標ＸＲを出
力することになる。

【０１３０】次に、セレクタ８４ａは、信号ＳＥＬ０が
「１」のとき「０」（実際には、ＥＸＲ７Ｓと同一ビッ
ト数の値である）を選択して出力し、信号ＳＥＬ０が
「０」のときＥＸＲ７Ｓを選択して出力する。セレクタ
８４ｂは、信号ＳＥＬ１が「１」のときＥＸＲ１＿１Ｓ
を選択して出力し、信号ＳＥＬ１が「０」のときＥＸＲ
６Ｓを選択して出力する。

【０１３１】セレクタ８４ｃは、信号ＳＥＬ２が「１」
のときＥＸＲ１＿２Ｓを選択して出力し、信号ＳＥＬ２
が「０」のときＥＸＲ５Ｓを選択して出力する。セレク
タ８４ｄは、信号ＳＥＬ３が「１」のときＥＸＲ１＿３
Ｓを選択して出力し、信号ＳＥＬ３が「０」のときＥＸ
Ｒ４Ｓを選択して出力する。

【０１３２】セレクタ８４ｅは、信号ＳＥＬ４が「１」
のときＥＸＲ１＿４Ｓを選択して出力し、信号ＳＥＬ４
が「０」のときＥＸＲ３Ｓを選択して出力する。セレク
タ８４ｆは、信号ＳＥＬ５が「１」のときＥＸＲ１＿５
Ｓを選択して出力し、信号ＳＥＬ５が「０」のときＥＸ
Ｒ２Ｓを選択して出力する。

【０１３３】セレクタ８４ｇは、信号ＳＥＬ６が「１」
のときＥＸＲ１＿６Ｓを選択して出力し、信号ＳＥＬ６
が「０」のときＥＸＲ１Ｓを選択して出力する。セレク
タ８４ｈは、信号ＳＥＬ７が「１」のときＥＸＲ１＿７
Ｓを選択して出力し、信号ＳＥＬ７が「０」のとき
「０」（実際には、ＥＸＲ１＿７Ｓと同一ビット数の値
である）を選択して出力する。

【０１３４】続いて、加算器８５ａは、セレクタ８３ａ
の出力にセレクタ８４ａの出力を加算して、この加算結
果をＸＥ０として出力する。加算器８５ｂは、セレクタ
８３ｂの出力にセレクタ８４ｂの出力を加算して、この
加算結果をＸＥ１として出力する。加算器８５ｃは、セ
レクタ８３ｃの出力にセレクタ８４ｃの出力を加算し
て、この加算結果をＸＥ２として出力する。

【０１３５】加算器８５ｄは、セレクタ８３ｄの出力に
セレクタ８４ｄの出力を加算して、この加算結果をＸＥ
３として出力する。加算器８５ｅは、セレクタ８３ｅの
出力にセレクタ８４ｅの出力を加算して、この加算結果
をＸＥ４として出力する。加算器８５ｆは、セレクタ８
３ｆの出力にセレクタ８４ｆの出力を加算して、この加
算結果をＸＥ５として出力する。

【０１３６】加算器８５ｇは、セレクタ８３ｇの出力に
セレクタ８４ｇの出力を加算して、この加算結果をＸＥ
６として出力する。そして、加算器８５ｈは、セレクタ
８３ｈの出力にセレクタ８４ｈの出力を加算して、この
加算結果をＸＥ７として出力する。

【０１３７】こうして、第３のセレクタ８３ａ〜８３ｈ
から出力された基準点のＸ座標に第４のセレクタ８４ａ
〜８４ｈから出力された変化量を加算することにより、
各サブ・スパン終点のＸ座標を求めることができる。以
上のＸＥ０〜ＸＥ７に関する処理は並列に実行され、Ｘ
Ｅ０〜ＸＥ７が同時に出力される。

【０１３８】次に、このようなサブ・スパン終点生成回
路７の動作を図１６、図１８を用いて説明する。例え
ば、三角形ポリゴンに対して現在のスパンＰn と次のス
パンＰn+1 が図１６（ａ）のような位置にあるときは
（頂点Ｌ及びＲはスパン間になく、頂点Ｓはあってもよ
い）、選択信号ＳＥＬ０〜ＳＥＬ７が全て「１」であ
る。これにより、サブ・スパン終点生成回路７は、スパ
ンＰn の終点のＸ座標ＸＢに０，ＥＸＲ１＿１Ｓ，ＥＸ
Ｒ１＿２Ｓ，ＥＸＲ１＿３Ｓ，ＥＸＲ１＿４Ｓ，ＥＸＲ
１＿５Ｓ，ＥＸＲ１＿６Ｓ，ＥＸＲ１＿７Ｓを加算し
て、この加算結果をそれぞれサブ・スパンＳＰ0 〜ＳＰ
7 の各終点のＸ座標ＸＥ０〜ＸＥ７とする。

【０１３９】また、ＬＲＦが「０」の三角形ポリゴンに
対して現在のスパンＰn と次のスパンＰn+1 が図１８
（ａ）のような位置にあるときは（Ｙ座標がＹＭの頂点
はスパン間になく、Ｙ座標が最大の頂点はあってもよ
い）、選択信号ＳＥＬ０〜ＳＥＬ７が全て「０」とな
る。これにより、サブ・スパン終点生成回路７は、スパ
ンＰn の終点のＸ座標ＸＢにＥＸＲ７Ｓ，ＥＸＲ６Ｓ，
ＥＸＲ５Ｓ，ＥＸＲ４Ｓ，ＥＸＲ３Ｓ，ＥＸＲ２Ｓ，Ｅ
ＸＲ１Ｓ，０をそれぞれ加算して、この加算結果をそれ
ぞれサブ・スパンＳＰ7 〜ＳＰ0 の各終点のＸ座標ＸＥ
０〜ＸＥ７とする。

【０１４０】また、ＬＲＦが「０」の三角形ポリゴンに
対して現在のスパンＰn と次のスパンＰn+1 が図１８
（ｂ）のような位置にあるときは、選択信号ＳＥＬ０〜
ＳＥＬ３が「１」、ＳＥＬ４〜ＳＥＬ７が「０」とな
る。これにより、サブ・スパン終点生成回路７は、スパ
ンＰn の終点のＸ座標ＸＢに０，ＥＸＲ１＿１Ｓ，ＥＸ
Ｒ１＿２Ｓ，ＥＸＲ１＿３Ｓを加算して、この加算結果
をそれぞれサブ・スパンＳＰ0 〜ＳＰ3 の各終点のＸ座
標ＸＥ０〜ＸＥ３とし、頂点ＲのＸ座標ＸＲにＥＸＲ３
Ｓ，ＥＸＲ２Ｓ，ＥＸＲ１Ｓ，０をそれぞれ加算して、
この加算結果をそれぞれサブ・スパンＳＰ7 〜ＳＰ4 の
各終点のＸ座標ＸＥ４〜ＸＥ７とする。

【０１４１】以上の説明から分かるように、サブ・スパ
ン始点生成回路６では、変化量０、ＥＸＬ１＿１Ｓ〜Ｅ
ＸＬ１＿７Ｓを対応するサブ・スパンのＹ座標が小さい
順にセレクタ７４ａ〜７４ｈに与え、ＥＸＬ７Ｓ〜ＥＸ
Ｌ１Ｓ、０を対応するサブ・スパンのＹ座標が大きい順
にセレクタ７４ａ〜７４ｈに与えて、選択信号ＳＥＬ０
〜ＳＥＬ７で選択動作を行わせている。

【０１４２】これにより、Ｙ座標がＹＭより小さいサブ
・スパンについては、Ｙ座標が小さい順に並んだサブ・
スパン始点Ｘ座標を求めることになり（最初のサブ・ス
パン始点が基準点と同一になる）、Ｙ座標がＹＭ以上の
サブ・スパンについては、Ｙ座標が大きい順に並んだサ
ブ・スパン始点Ｘ座標を求めることになる（最後のサブ
・スパン始点が基準点と同一になる）。

【０１４３】このような構成をとることにより、０，Ｅ
ＸＬ１の１／８〜７／８，ＥＸ２の１／８〜７／８とい
った全てのサブ・スパン変化量をセレクタ７４ａ〜７４
ｈにそれぞれ与える必要がなくなり、一定の変化量を各
セレクタ７４ａ〜７４ｈに与えるだけでよいので、サブ
・スパン始点生成回路６の構成を簡単にすることができ
る。

【０１４４】同様に、サブ・スパン終点生成回路７で
は、変化量０、ＥＸＲ１＿１Ｓ〜ＥＸＲ１＿７Ｓを対応
するサブ・スパンのＹ座標が小さい順にセレクタ７４ａ
〜７４ｈに与え、ＥＸＲ７Ｓ〜ＥＸＲ１Ｓ、０を対応す
るサブ・スパンのＹ座標が大きい順にセレクタ７４ａ〜
７４ｈに与えて、選択信号ＳＥＬ０〜ＳＥＬ７で選択動
作を行わせている。

【０１４５】これにより、Ｙ座標がＹＭより小さいサブ
・スパンについては、Ｙ座標が小さい順に並んだサブ・
スパン終点Ｘ座標を求めることになり（最初のサブ・ス
パン終点が基準点と同一になる）、Ｙ座標がＹＭ以上の
サブ・スパンについては、Ｙ座標が大きい順に並んだサ
ブ・スパン終点Ｘ座標を求めることになる（最後のサブ
・スパン終点が基準点と同一になる）。こうして、サブ
・スパン始点生成回路６と同様の効果を得ることができ
る。

【０１４６】次に、最左端サブ・スパン始点生成回路８
は、ＭＸＬ１、ＭＸ２、ＭＸＲ１、Ｙ＿ＹＭ＿Ｓ、Ｙ＿
ＹＭ＿Ｅ、ＬＲＦ、ＤＷＥに従って、サブ・スパン始点
生成回路６から出力された各サブ・スパンの始点Ｘ座標
ＸＳ０〜ＸＳ７のうち、値が最小のＸ座標ＸＳＬを出力
する（図４ステップ２０５）。この最左端サブ・スパン
始点生成回路８の動作を表６に示す。

【０１４７】

【表６】

【０１４８】例えば、ＬＲＦが「１」で、ＭＸＬ１，Ｍ
Ｘ２が共に正である図１９（ａ）のような三角形ポリゴ
ンに対して、Ｙ＿ＹＭ＿Ｓが「１」、すなわち現在のス
パンＰn と次のスパンＰn+1 が図のような位置にあると
き、最も小さいサブ・スパン始点のＸ座標はＸＳ０であ
る。

【０１４９】同様に、ＬＲＦが「１」で、ＭＸＬ１，Ｍ
Ｘ２が共に正である図１９（ｂ）のような三角形ポリゴ
ンに対して、Ｙ＿ＹＭ＿Ｓ，Ｙ＿ＹＭ＿Ｅが共に
「０」、すなわち現在のスパンＰn と次のスパンＰn+1
が図のような位置にあるとき、最も小さいサブ・スパン
始点のＸ座標はＸＳ７である。その他の条件についても
同様に考えることができる。なお、表６において、「上
記以外」とは表６に示したＭＸＬ１，ＭＸ２，ＭＸＲ
１，Ｙ＿ＹＭ＿Ｓ，Ｙ＿ＹＭ＿Ｅ，ＬＲＦの条件が不成
立の場合である。

【０１５０】最も小さいサブ・スパン始点Ｘ座標ＸＳＬ
は、ＸＳ０〜ＸＳ７の大小を比較して最も小さいものを
選びだしてもよいが、ＸＳ０〜ＸＳ７は数十ビットの値
であるので、これらを比較する回路を実現しようとする
と、回路規模が大きくなり、処理時間もかかる。そこ
で、本実施の形態のようにすれば、ＸＳ０〜ＸＳ７の大
小を比較する回路よりも回路規模を小さくでき、処理速
度も速くできる。

【０１５１】次に、最右端サブ・スパン終点生成回路９
は、ＭＸＬ１、ＭＸ２、ＭＸＲ１、Ｙ＿ＹＭ＿Ｓ、Ｙ＿
ＹＭ＿Ｅ、ＬＲＦ、ＤＷＥに従って、サブ・スパン終点
生成回路７から出力された各サブ・スパンの終点Ｘ座標
ＸＥ０〜ＸＥ７のうち、値が最大のＸ座標ＸＥＲを最左
端サブ・スパン始点生成回路８の出力と同時に出力する
（図４ステップ２０５）。この最右端サブ・スパン終点
生成回路９の動作を表７に示す。

【０１５２】

【表７】

【０１５３】この最右端サブ・スパン終点生成回路９の
動作も最左端サブ・スパン始点生成回路８と同様であ
る。なお、表７において、「上記以外」とは表７に示し
たＭＸＲ１，ＭＸ２，ＭＸＬ１，Ｙ＿ＹＭ＿Ｓ，Ｙ＿Ｙ
Ｍ＿Ｅ，ＬＲＦの条件が不成立の場合である。

【０１５４】最も大きいサブ・スパン終点Ｘ座標ＸＥＲ
は、ＸＥ０〜ＸＥ７の大小を比較して最も大きいものを
選びだしてもよいが、ＸＥ０〜ＸＥ７は数十ビットの値
であるので、これらを比較する回路を実現しようとする
と、回路規模が大きくなり、処理時間もかかる。そこ
で、本実施の形態のようにすれば、ＸＥ０〜ＸＥ７の大
小を比較する回路よりも回路規模を小さくでき、処理速
度も速くできる。

【０１５５】次に、描画Ｘ座標生成回路１０は、最左端
サブ・スパン始点生成回路８から出力されたＸＳＬの整
数部分の値を描画処理の対象となる最初のピクセルのＸ
座標ＸＤ（整数値）として出力する（ステップ２０
６）。例えば、三角形ポリゴンに対して処理すべきスパ
ンＰn が図２０のような位置にあるとき（このスパンＰ
n のＹ座標ＶがピクセルのＹ座標ＹＤと等しい）、描画
Ｘ座標生成回路１０は、ＸＳＬの整数部分の値Ｈをスパ
ンＰn における最初のピクセルのＸ座標ＸＤとして出力
する。

【０１５６】なお、図２０において、Ｘ座標が整数
（Ｈ，Ｈ＋１，Ｈ＋２・・・）のＹ軸に平行な線分とＹ
座標が整数（Ｖ，Ｖ＋１，Ｖ＋２）のＸ軸に平行な線分
で囲まれた四角形の領域が１ピクセルである。

【０１５７】次に、有効サブ・スパン指定回路１１は、
サブ・スパン選択制御回路４から出力された信号ＵＰ
Ｅ，ＤＷＥに従って、信号ＶＡＬＩＤ０〜ＶＡＬＩＤ７
を出力する。この信号ＶＡＬＩＤ０〜ＶＡＬＩＤ７は、
ＸＳ０〜ＸＳ７及びＸＥ０〜ＸＥ７にそれぞれ対応する
ものであり、ＸＳ０〜ＸＳ７あるいはＸＥ０〜ＸＥ７の
うち、有効なサブ・スパンを示すものである（対応する
サブ・スパンが有効なとき「１」となる）。この有効サ
ブ・スパン指定回路１１の動作を表８に示す。

【０１５８】

【表８】

【０１５９】有効サブ・スパン指定回路１１は、信号Ｕ
ＰＥが「０００１」〜「１０００」、あるいは信号ＤＷ
Ｅが「１０００」のとき、信号ＶＡＬＩＤ０を「１」と
し、それ以外のとき信号ＶＡＬＩＤ０を「０」とする。
また、信号ＵＰＥが「００１０」〜「１０００」、ある
いは信号ＤＷＥが「０１１１」〜「１０００」のとき、
信号ＶＡＬＩＤ１を「１」とし、それ以外のとき信号Ｖ
ＡＬＩＤ１を「０」とする。その他の信号ＶＡＬＩＤ２
〜ＶＡＬＩＤ７についても同様である。

【０１６０】この有効サブ・スパン指定回路１１の目的
を以下に説明する。例えば、三角形ポリゴンに対して現
在のスパンＰn と次のスパンＰn+1 の位置関係が図１１
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｋ）、（ｌ）、
（ｍ）、（ｎ）のような関係にあるとき、スパンＰn と
スパンＰn+1 間で三角形ポリゴンの辺と交差しないサブ
・スパンが存在する。これらのサブ・スパンは描画処理
の対象とならず、無効である。有効サブ・スパン指定回
路１１は、スパンＰn とスパンＰn+1 間で三角形ポリゴ
ンの辺と交差する有効なサブ・スパンのみを指定するも
のである。

【０１６１】次に、サブ・スパン始点比較回路１２は、
描画Ｘ座標生成回路１０から出力されたピクセルのＸ座
標ＸＤとサブ・スパン始点生成回路６から出力されたＸ
Ｓ０〜ＸＳ７をそれぞれ比較して、どちらか大きい方を
Ｘ座標ＸＤのピクセルにおける各サブ・スパンの始点Ｘ
座標として出力する（ステップ２０７）。ただし、対応
する信号ＶＡＬＩＤ０〜ＶＡＬＩＤ７が「０」のサブ・
スパンについては、始点Ｘ座標を０とする。

【０１６２】例えば、Ｘ座標ＸＤがＨ、Ｙ座標ＹＤがＶ
のピクセルにおいては（図２０）、ＸＤよりもＸＳ０〜
ＸＳ７の方が大きいので、ＸＳ０〜ＸＳ７をＸ座標ＸＤ
のピクセルにおけるサブ・スパンＳＰ0 〜ＳＰ7 の各始
点Ｘ座標として出力する。なお、これらの処理は並列に
実行されて、各サブ・スパンの結果が同時に出力され
る。

【０１６３】また、Ｘ座標ＸＤがＨ、Ｙ座標ＹＤがＶの
ピクセルにおいては、三角形ポリゴンの辺又はその内側
とサブ・スパンＳＰ0 〜ＳＰ4 が重なっていないので、
このピクセルにおけるサブ・スパンＳＰ0 〜ＳＰ4 は無
効である。この無効なサブ・スパンの処理については後
述する。

【０１６４】そして、Ｘ座標ＸＤがＨ＋１、Ｙ座標ＹＤ
がＶのピクセルにおいては、ＸＤよりもＸＳ０〜ＸＳ４
の方が大きいので、ＸＳ０〜ＸＳ４をこのピクセルにお
けるサブ・スパンＳＰ0 〜ＳＰ4 の各始点Ｘ座標として
出力し、ＸＤをサブ・スパンＳＰ5 〜ＳＰ7 の各始点Ｘ
座標として出力する。

【０１６５】次に、サブ・スパン終点比較回路１３は、
サブ・スパン始点比較回路１２と同時に、ピクセルのＸ
座標ＸＤに１加算した値とサブ・スパン終点生成回路７
から出力されたＸＥ０〜ＸＥ７をそれぞれ比較して、ど
ちらか小さい方をＸ座標ＸＤのピクセルにおける各サブ
・スパンの終点Ｘ座標として出力する（ステップ２０
７）。ただし、対応する信号ＶＡＬＩＤ０〜ＶＡＬＩＤ
７が「０」のサブ・スパンについては、終点Ｘ座標を０
とする。

【０１６６】例えば、Ｘ座標ＸＤがＨ、Ｙ座標ＹＤがＶ
のピクセルにおいては（図２０）、ＸＥ０〜ＸＥ７より
もＨ＋１の方が小さいので、Ｈ＋１をＸ座標ＸＤのピク
セルにおけるサブ・スパンＳＰ0 〜ＳＰ7 の各終点Ｘ座
標として出力する。

【０１６７】次に、サブ・スパン差分算出回路１４は、
サブ・スパン終点比較回路１３から出力された各サブ・
スパンの終点Ｘ座標よりサブ・スパン始点比較回路１２
から出力された各サブ・スパンの始点Ｘ座標をサブ・ス
パン毎に減算して、この減算結果を座標ＸＤのピクセル
における各サブ・スパンの有効長として出力する（ステ
ップ２０８）。この各サブ・スパンの減算処理も並列に
実行される。

【０１６８】例えば、Ｘ座標ＸＤがＨ、Ｙ座標ＹＤがＶ
のピクセルにおいては（図２０）、Ｈ＋１がサブ・スパ
ンＳＰ0 〜ＳＰ7 の終点Ｘ座標、ＸＳ０〜ＸＳ７がサブ
・スパンＳＰ0 〜ＳＰ7 の各始点Ｘ座標なので、Ｈ＋１
からＸＳ０〜ＸＳ７をそれぞれ減算して、これらの結果
を各サブ・スパンＳＰ0 〜ＳＰ7 の有効長とする。この
とき、サブ・スパンＳＰ0 〜ＳＰ4 については減算結果
が負となる。サブ・スパン差分算出回路１４は、減算結
果が負となったサブ・スパンについては有効長を０（つ
まり、無効）とする。これが１ピクセルにおける無効な
サブ・スパンの処理である。

【０１６９】また、対応する信号ＶＡＬＩＤ０〜ＶＡＬ
ＩＤ７が「０」のサブ・スパンについては、始点Ｘ座
標、終点Ｘ座標が共に０なので、減算結果も０となる。
これにより、三角形ポリゴンと交差しないサブ・スパン
が無効とされる。

【０１７０】次に、サブ・スパン加算回路１５は、サブ
・スパン差分算出回路１４から出力された各サブ・スパ
ンの有効長の総和を求めて、この結果を座標ＸＤのピク
セルにおける三角形ポリゴンと重なる面積（覆い値）Ｓ
Ｑとして出力する（ステップ２０９）。例えば、Ｘ座標
ＸＤがＨ、Ｙ座標ＹＤがＶのピクセルにおいては（図２
０）、太線で示した有効長の総和がこのピクセルにおけ
る三角形ポリゴンと重なる面積ＳＱとなる。

【０１７１】こうして、座標ＸＤのピクセルにおける三
角形ポリゴンと重なる面積ＳＱを求めることができ、ピ
クセル処理部１０６は、前述のように、このピクセルに
対して描画処理を行う。

【０１７２】次に、描画Ｘ座標生成回路１０は、現在の
ピクセルのＸ座標ＸＤが最右端サブ・スパン終点生成回
路９から出力されたＸＥＲの整数部分の値と等しいかど
うかを判定し（ステップ２１０）、等しくない場合は現
在のピクセルのＸ座標ＸＤに１加算して（ステップ２１
１）、この加算結果を次に処理すべきピクセルのＸ座標
ＸＤとして出力する（ステップ２０６）。

【０１７３】これにより、ステップ２０７〜ステップ２
０９の処理が上記と同様に実行される。例えば、処理が
終了したピクセルが図２０におけるＸ座標ＸＤがＨ、Ｙ
座標ＹＤがＶのピクセルであったとすれば、次に処理さ
れるのは、Ｘ座標ＸＤがＨ＋１、Ｙ座標ＹＤがＶのピク
セルである。

【０１７４】同様の処理を繰り返し、ステップ２１１に
おける加算処理によってピクセルのＸ座標ＸＤがＸＥＲ
の整数部分の値と等しくなると、描画Ｘ座標生成回路１
０は、現在のスパンにおいて三角形ポリゴンと重なる全
てのピクセルの処理が終了したことを示す信号ＸＥＮＤ
を「１」とする（実際には、信号ＸＥＮＤが出力されて
いるときに最後のピクセルの処理２０７〜２０９が行わ
れる）。

【０１７５】例えば、三角形ポリゴンに対して現在のス
パンＰn が図２０のような位置にあるとき、このスパン
に関する最後のピクセルはＸ座標ＸＤがＨ＋４、Ｙ座標
ＹＤがＶのピクセルである。よって、ＸＤがＨ＋４にな
った時点で、描画Ｘ座標生成回路１０は、信号ＸＥＮＤ
を「１」とする。

【０１７６】この信号ＸＥＮＤが出力されると、描画Ｙ
座標生成回路１は、現在のピクセルのＹ座標ＹＤが上記
Ｙ座標値ＹＥの整数部分の値と等しいかどうかを判定し
（ステップ２１２）、等しくない場合は現在のピクセル
のＹ座標ＹＤに１加算して（ステップ２１３）、この加
算結果を次に処理すべきピクセルのＹ座標ＹＤとして出
力する（ステップ２０１）。

【０１７７】これにより、ステップ２０２〜２１１の処
理が上記と同様に実行される。例えば、処理が終了した
スパンがＹ座標Ｖのピクセルであったとすれば、次に処
理されるのは、Ｙ座標がＶ＋１のピクセルである。同様
の処理を繰り返し、ステップ２１３における加算処理に
よってスパン（ピクセル）のＹ座標ＹＤがＹＥの整数部
分の値と等しくなると、このスパンの処理が終了したス
テップ２１２の時点で、サブ・スパン処理部１０３の処
理が全て終了する。

【０１７８】

【発明の効果】本発明によれば、請求項１に記載のよう
に、描画Ｙ座標生成回路、スパン始点生成回路、スパン
終点生成回路、サブ・スパン始点生成回路、サブ・スパ
ン終点生成回路、最左端サブ・スパン始点生成回路、最
右端サブ・スパン終点生成回路、描画Ｘ座標生成回路、
サブ・スパン始点比較回路、サブ・スパン終点比較回
路、サブ・スパン差分算出回路及びサブ・スパン加算回
路を設けることにより、座標ＸＤ，ＹＤのピクセルにお
ける複数のサブ・スパンを並列に処理して、このピクセ
ルにおいて三角形領域と重なる面積を求めるので、各サ
ブ・スパンを順次処理する従来の画像処理装置よりもア
ンチエイリアシング処理を高速に実行することができ
る。

【０１７９】また、請求項２に記載のように、サブ・ス
パン選択制御回路を設け、サブ・スパン始点生成回路を
第１、第２のセレクタと第１の加算器とから構成し、サ
ブ・スパン終点生成回路を第３、第４のセレクタと第２
の加算器とから構成することにより、一定の変化量を第
２、第４のセレクタに与えるだけでよいので、サブ・ス
パン始点生成回路及びサブ・スパン終点生成回路の構成
を簡単にすることができる。

【０１８０】また、請求項３、４に記載のように、最左
端サブ・スパン始点生成回路が、三角形の各辺の傾きの
正負に基づいて各サブ・スパンの始点Ｘ座標のうち値が
最小のＸ座標ＸＳＬを選択して出力し、最右端サブ・ス
パン終点生成回路が、三角形の各辺の傾きの正負に基づ
いて各サブ・スパンの終点Ｘ座標のうち値が最大のＸ座
標ＸＥＲを選択して出力するので、各サブ・スパンの始
点Ｘ座標の大小、各サブ・スパンの終点Ｘ座標の大小を
比較する場合よりも回路規模を小さくでき、処理速度も
速くすることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態となる画像処理装置のブ
ロック図である。

【図２】 三角形ポリゴンの頂点と辺の定義を説明する
ための図である。

【図３】 サブ・スパン処理部のブロック図である。

【図４】 サブ・スパン処理部の動作を説明するための
フローチャート図である。

【図５】 描画Ｙ座標生成回路のブロック図である。

【図６】 信号ＬＲＦの意味を説明するための図であ
る。

【図７】 スパン、サブ・スパン、スパン始点、スパン
終点、サブ・スパン始点及びサブ・スパン終点を説明す
るための図である。

【図８】 スパン始点生成回路のブロック図である。

【図９】 スパン始点生成回路の動作を説明するための
図である。

【図１０】 スパン終点生成回路のブロック図である。

【図１１】 サブ・スパン選択制御回路のブロック図で
ある。

【図１２】 サブ・スパン選択制御回路の動作を説明す
るための図である。

【図１３】 サブ・スパン変化量生成回路のブロック図
である。

【図１４】 サブ・スパン変化量生成回路のブロック図
である。

【図１５】 サブ・スパン始点生成回路のブロック図で
ある。

【図１６】 サブ・スパン始点生成回路の動作を説明す
るための図である。

【図１７】 サブ・スパン終点生成回路のブロック図で
ある。

【図１８】 サブ・スパン終点生成回路の動作を説明す
るための図である。

【図１９】 最左端サブ・スパン始点生成回路の動作を
説明するための図である。

【図２０】 描画Ｘ座標生成回路、サブ・スパン始点比
較回路、サブ・スパン終点比較回路、サブ・スパン差分
算出回路及びサブ・スパン加算回路の動作を説明するた
めの図である。

【符号の説明】

１…描画Ｙ座標生成回路、２…スパン始点生成回路、３
…スパン終点生成回路、４…サブ・スパン選択制御回
路、５…サブ・スパン変化量生成回路、６…サブ・スパ
ン始点生成回路、７…サブ・スパン終点生成回路、８…
最左端サブ・スパン始点生成回路、９…最右端サブ・ス
パン終点生成回路、１０…描画Ｘ座標生成回路、１１…
有効サブ・スパン指定回路、１２…サブ・スパン始点比
較回路、１３…サブ・スパン終点比較回路、１４…サブ
・スパン差分算出回路、１５…サブ・スパン加算回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/20,11/20 - 11/40

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ベクトル画像のエッジで囲まれた三角形
   領域を描画処理する際に、前記三角形領域の面積を三角
   形領域と重なるピクセルごとに求めて、この面積に基づ
   いて三角形領域をピクセルごとに描画処理することによ
   り、出力画像のエッジ部のギザギザを除去するアンチエ
   イリアシング処理を実行する画像処理装置であって、 前記三角形領域の３つの頂点のうちＹ座標が最小となる
   頂点のＹ座標値からＹ座標が最大となる頂点のＹ座標値
   まで、前記ピクセルのＹ座標ＹＤを三角形領域と重なる
   座標ＹＤのピクセルの処理が全て終了する度に１増やし
   ながら出力する描画Ｙ座標生成回路と、 Ｘ軸と並行でＹ座標がＹＤとなる現在処理中のスパンＰ
   n とＹ座標がＹＤ＋１となる次に処理すべきスパンＰn+
   1 間において、前記三角形の辺上でＹ座標が最小の点の
   うちＸ座標が最小の点をスパンＰn の始点とし、この始
   点のＸ座標ＸＡを出力するスパン始点生成回路と、 前記スパン間において、三角形の辺上でＹ座標が最小の
   点のうちＸ座標が最大の点をスパンＰn の終点とし、こ
   の終点のＸ座標ＸＢを出力するスパン終点生成回路と、 スパン始点生成回路から出力されたスパン始点のＸ座標
   ＸＡにより、前記スパン間を分割する複数のサブ・スパ
   ンと三角形の辺との交点のうちＸ座標が最小の点をサブ
   ・スパン毎に同時に求めて、これらを各サブ・スパンの
   始点とし、この各始点のＸ座標を出力するサブ・スパン
   始点生成回路と、 スパン終点生成回路から出力されたスパン終点のＸ座標
   ＸＢにより、前記スパン間を分割する複数のサブ・スパ
   ンと三角形の辺との交点のうちＸ座標が最大の点をサブ
   ・スパン毎に同時に求めて、これらを各サブ・スパンの
   終点とし、この各終点のＸ座標を出力するサブ・スパン
   終点生成回路と、 サブ・スパン始点生成回路から出力された各サブ・スパ
   ンの始点Ｘ座標のうち値が最小のＸ座標ＸＳＬを出力す
   る最左端サブ・スパン始点生成回路と、 サブ・スパン終点生成回路から出力された各サブ・スパ
   ンの終点Ｘ座標のうち値が最大のＸ座標ＸＥＲを出力す
   る最右端サブ・スパン終点生成回路と、 Ｘ座標ＸＳＬからＸ座標ＸＥＲまで、前記ピクセルのＸ
   座標ＸＤを１ピクセルの処理が終了する度に１増やしな
   がら出力する描画Ｘ座標生成回路と、 このピクセルのＸ座標ＸＤとサブ・スパン始点生成回路
   から出力された各サブ・スパンの始点Ｘ座標を比較し
   て、大きい方を座標ＸＤのピクセルにおける各サブ・ス
   パンの始点Ｘ座標として出力するサブ・スパン始点比較
   回路と、 前記Ｘ座標ＸＤに１加算した値とサブ・スパン終点生成
   回路から出力された各サブ・スパンの終点Ｘ座標を比較
   して、小さい方を座標ＸＤのピクセルにおける各サブ・
   スパンの終点Ｘ座標として出力するサブ・スパン終点比
   較回路と、 サブ・スパン終点比較回路から出力された各サブ・スパ
   ンの終点Ｘ座標よりサブ・スパン始点比較回路から出力
   された各サブ・スパンの始点Ｘ座標をサブ・スパン毎に
   減算して、座標ＸＤのピクセルにおける各サブ・スパン
   の有効長を求めるサブ・スパン差分算出回路と、 サブ・スパン差分算出回路から出力された各サブ・スパ
   ンの有効長の総和を求めて、この結果を座標ＸＤのピク
   セルにおいて前記三角形領域と重なる面積とするサブ・
   スパン加算回路とを有することを特徴とする画像処理装
   置。
2. 【請求項２】 請求項１記載の画像処理装置において、 三角形の３つの頂点のうちＹ座標が最小の頂点をＳ、こ
   の頂点Ｓより左回りに次の頂点を順次Ｌ、Ｒとし、頂点
   Ｌ、ＲのＹ座標をＹＬ、ＹＲとし、頂点ＳとＹ座標が最
   大となる頂点の中間のＹ座標をとる頂点のＹ座標をＹＭ
   としたとき、前記スパン間のサブ・スパンのＹ座標がＹ
   Ｍより小さいか否かをサブ・スパン毎に示す選択信号を
   出力するサブ・スパン選択制御回路を有し、 前記サブ・スパン始点生成回路は、複数のサブ・スパン
   に対応して設けられ、ＹＬ≧ＹＲのとき前記スパン始点
   を基準点として選択して、スパン始点Ｘ座標ＸＡを出力
   し、ＹＬ＜ＹＲでスパン間に座標ＹＭをとる頂点Ｌが存
   在しないとき、スパン始点を基準点として選択して、ス
   パン始点Ｘ座標ＸＡを出力し、ＹＬ＜ＹＲでスパン間に
   頂点Ｌが存在するとき、Ｙ座標がＹＭより小さいサブ・
   スパンについてはスパン始点を基準点として選択して、
   スパン始点Ｘ座標ＸＡを出力し、ＹＬ＜ＹＲでスパン間
   に頂点Ｌが存在するとき、Ｙ座標がＹＭ以上のサブ・ス
   パンについては頂点Ｌを基準点として選択して、この頂
   点ＬのＸ座標を出力する複数の第１のセレクタと、 複数のサブ・スパンに対応して設けられ、基準点のＸ座
   標から辺ＳＬ上の複数のサブ・スパン始点のＸ座標まで
   の各変化量がサブ・スパン始点のＹ座標が小さい順に第
   １の入力端子にそれぞれ入力され、基準点のＸ座標から
   辺ＬＲ上の複数のサブ・スパン始点のＸ座標までの各変
   化量がサブ・スパン始点のＹ座標が大きい順に第２の入
   力端子にそれぞれ入力され、ＹＬ≧ＹＲのとき第１の入
   力端子側を選択し、ＹＬ＜ＹＲのときＹ座標がＹＭより
   小さいサブ・スパンについては第１の入力端子側を選択
   し、ＹＬ＜ＹＲのときＹ座標がＹＭ以上のサブ・スパン
   については第２の入力端子側を選択する複数の第２のセ
   レクタと、 複数のサブ・スパンに対応して設けられ、第１、第２の
   セレクタの出力を対応するサブ・スパンごとに加算する
   複数の第１の加算器とからなるものであり、 前記サブ・スパン終点生成回路は、複数のサブ・スパン
   に対応して設けられ、ＹＬ＜ＹＲのとき前記スパン終点
   を基準点として選択して、スパン終点Ｘ座標ＸＢを出力
   し、ＹＬ≧ＹＲでスパン間に座標ＹＭをとる頂点Ｒが存
   在しないとき、スパン終点を基準点として選択して、ス
   パン終点Ｘ座標ＸＢを出力し、ＹＬ≧ＹＲでスパン間に
   頂点Ｒが存在するとき、Ｙ座標がＹＭより小さいサブ・
   スパンについてはスパン終点を基準点として選択して、
   スパン終点Ｘ座標ＸＢを出力し、ＹＬ≧ＹＲでスパン間
   に頂点Ｒが存在するとき、Ｙ座標がＹＭ以上のサブ・ス
   パンについては頂点Ｒを基準点として選択して、この頂
   点ＲのＸ座標を出力する複数の第３のセレクタと、 複数のサブ・スパンに対応して設けられ、基準点のＸ座
   標から辺ＳＲ上の複数のサブ・スパン終点のＸ座標まで
   の各変化量がサブ・スパン終点のＹ座標が小さい順に第
   １の入力端子にそれぞれ入力され、基準点のＸ座標から
   辺ＬＲ上の複数のサブ・スパン終点のＸ座標までの各変
   化量がサブ・スパン終点のＹ座標が大きい順に第２の入
   力端子にそれぞれ入力され、ＹＬ＜ＹＲのとき第１の入
   力端子側を選択し、ＹＬ≧ＹＲのときＹ座標がＹＭより
   小さいサブ・スパンについては第１の入力端子側を選択
   し、ＹＬ≧ＹＲのときＹ座標がＹＭ以上のサブ・スパン
   については第２の入力端子側を選択する複数の第４のセ
   レクタと、 複数のサブ・スパンに対応して設けられ、第３、第４の
   セレクタの出力を対応するサブ・スパンごとに加算する
   複数の第２の加算器とからなるものであることを特徴と
   する画像処理装置。
3. 【請求項３】 請求項１記載の画像処理装置において、 前記最左端サブ・スパン始点生成回路は、前記三角形の
   各辺の傾きの正負に基づいて各サブ・スパンの始点Ｘ座
   標のうち値が最小のＸ座標ＸＳＬを選択して出力するも
   のであり、 前記最右端サブ・スパン終点生成回路は、前記三角形の
   各辺の傾きの正負に基づいて各サブ・スパンの終点Ｘ座
   標のうち値が最大のＸ座標ＸＥＲを選択して出力するも
   のであることを特徴とする画像処理装置。
4. 【請求項４】 請求項３記載の画像処理装置において、 前記最左端サブ・スパン始点生成回路は、三角形の３つ
   の頂点のうちＹ座標が最小の頂点をＳ、この頂点Ｓより
   左回りに次の頂点を順次Ｌ、Ｒとし、頂点Ｌ、ＲのＹ座
   標をＹＬ、ＹＲとし、頂点ＳとＹ座標が最大となる頂点
   の中間のＹ座標をとる頂点のＹ座標をＹＭとしたとき、 ＹＬ＜ＹＲで辺ＳＬの傾きＥＸＬ１が正で辺ＬＲの傾き
   ＥＸ２が正のとき、スパン中のＹ座標が最小のサブ・ス
   パンを選択し、 ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が正で、座
   標ＹＤがＹＭより小さく、スパン間に座標ＹＭをとる頂
   点Ｌが存在しないとき、スパン中のＹ座標が最大のサブ
   ・スパンを選択し、 ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が正で、ス
   パン間に座標ＹＭをとる頂点Ｌが存在するとき、頂点Ｌ
   と交差するサブ・スパンを選択し、 ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が正で、座
   標ＹＤがＹＭより大きいとき、スパン中のＹ座標が最小
   のサブ・スパンを選択し、 ＹＬ＜ＹＲで傾きＥＸＬ１が負で傾きＥＸ２が負のと
   き、スパン中のＹ座標が最大のサブ・スパンを選択し、 ＹＬ≧ＹＲで傾きＥＸＬ１が正のとき、スパン中のＹ座
   標が最小のサブ・スパンを選択し、 ＹＬ≧ＹＲで傾きＥＸＬ１が負のとき、スパン中のＹ座
   標が最大のサブ・スパンを選択し、 選択したサブ・スパンの始点Ｘ座標を前記Ｘ座標ＸＳＬ
   として出力するものであり、 前記最右端サブ・スパン終点生成回路は、 ＹＬ≧ＹＲで辺ＳＲの傾きＥＸＲ１が負で傾きＥＸ２が
   負のとき、スパン中のＹ座標が最小のサブ・スパンを選
   択し、 ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥＸ２が負で、座
   標ＹＤがＹＭより小さく、スパン間に座標ＹＭをとる頂
   点Ｒが存在しないとき、スパン中のＹ座標が最大のサブ
   ・スパンを選択し、 ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥＸ２が負で、ス
   パン間に座標ＹＭをとる頂点Ｒが存在するとき、頂点Ｒ
   と交差するサブ・スパンを選択し、 ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥＸ２が負で、座
   標ＹＤがＹＭより大きいとき、スパン中のＹ座標が最小
   のサブ・スパンを選択し、 ＹＬ≧ＹＲで傾きＥＸＲ１が正で傾きＥＸ２が正のと
   き、スパン中のＹ座標が最大のサブ・スパンを選択し、 ＹＬ＜ＹＲで傾きＥＸＲ１が負のとき、スパン中のＹ座
   標が最小のサブ・スパンを選択し、 ＹＬ＜ＹＲで傾きＥＸＲ１が正のとき、スパン中のＹ座
   標が最大のサブ・スパンを選択し、 選択したサブ・スパンの終点Ｘ座標を前記Ｘ座標ＸＥＲ
   として出力するものであることを特徴とする画像処理装
   置。