JP2786362B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2786362B2 JP2786362B2 JP33912491A JP33912491A JP2786362B2 JP 2786362 B2 JP2786362 B2 JP 2786362B2 JP 33912491 A JP33912491 A JP 33912491A JP 33912491 A JP33912491 A JP 33912491A JP 2786362 B2 JP2786362 B2 JP 2786362B2
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Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＭＮＯＳ，Ｍ
ＯＮＯＳと呼ばれる電気的消去可能な不揮発性メモリセ
ルを有する半導体記憶装置に関する。
ＯＮＯＳと呼ばれる電気的消去可能な不揮発性メモリセ
ルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来よりＭＮＯＳ，ＭＯＮＯＳと呼ばれ
る電気的消去可能な不揮発性メモリセルが知られてい
る。このメモリセルは、メモリゲートを構成する所定の
層中に電子を注入する（書き込む）か該所定の層中の電
子を放出する（消去）するかに応じてそのメモリセルを
構成するトランジスタをオン状態とするに必要な、ゲー
ト電極に印加する電圧（スレショルド電圧）が変化する
という特性を有する。そこでこのメモリセルに書込みを
行うか消去を行うかにより’０’，’１’のディジタル
情報を記憶させ、読み出しの際にはスレショルド電圧の
差異を検出することによってそのメモリセルが書込み状
態にあるか消去状態にあるか、即ちそのメモリセルに記
憶された内容が’０’か’１’かが認識される。
る電気的消去可能な不揮発性メモリセルが知られてい
る。このメモリセルは、メモリゲートを構成する所定の
層中に電子を注入する（書き込む）か該所定の層中の電
子を放出する（消去）するかに応じてそのメモリセルを
構成するトランジスタをオン状態とするに必要な、ゲー
ト電極に印加する電圧（スレショルド電圧）が変化する
という特性を有する。そこでこのメモリセルに書込みを
行うか消去を行うかにより’０’，’１’のディジタル
情報を記憶させ、読み出しの際にはスレショルド電圧の
差異を検出することによってそのメモリセルが書込み状
態にあるか消去状態にあるか、即ちそのメモリセルに記
憶された内容が’０’か’１’かが認識される。
【０００３】図２は、上記のような不揮発性メモリセル
を用いた半導体記憶装置の部分回路図である（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＶＯＬ．２６，Ｎｏ．４，ＡＰＲＩＬ
１９９１ ’Ａ１−ＭｂＥＥＰＲＯＭ ｗｉｔｈ Ｍ
ＯＮＯＳ Ｍｅｍｏｒｙ Ｃｅｌｌ ｆｏｒ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｄｉｓｋ Ａｐｐｌｉｃａｔｉｏ
ｎ’ Ｔａｋａａｋｉ Ｎｏｚａｋｉ， ｅｔ ａｌ．
参照）。
を用いた半導体記憶装置の部分回路図である（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＶＯＬ．２６，Ｎｏ．４，ＡＰＲＩＬ
１９９１ ’Ａ１−ＭｂＥＥＰＲＯＭ ｗｉｔｈ Ｍ
ＯＮＯＳ Ｍｅｍｏｒｙ Ｃｅｌｌ ｆｏｒ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｄｉｓｋ Ａｐｐｌｉｃａｔｉｏ
ｎ’ Ｔａｋａａｋｉ Ｎｏｚａｋｉ， ｅｔ ａｌ．
参照）。
【０００４】この図には、４つのメモリセル１０，２
０，３０，４０が示されており、このうち、メモリセル
１０，２０のアドレスゲート端子１１，２１は共通のア
ドレスゲートラインＸ１と接続され、メモリゲート端子
１２，２２は共通のメモリゲートラインＷ１に接続され
ている。またメモリセル１０，２０の各ドレイン端子１
３，２３はそれぞれビットラインＢ１，Ｂ２に接続され
ている。またこれらのメモリセル１０，２０は互いに共
通のソース電極２を有している。このソース電極２及び
基板１は互いに電気的に接続されており、ここではライ
ンＣＳ／ＰＷとして示されている。
０，３０，４０が示されており、このうち、メモリセル
１０，２０のアドレスゲート端子１１，２１は共通のア
ドレスゲートラインＸ１と接続され、メモリゲート端子
１２，２２は共通のメモリゲートラインＷ１に接続され
ている。またメモリセル１０，２０の各ドレイン端子１
３，２３はそれぞれビットラインＢ１，Ｂ２に接続され
ている。またこれらのメモリセル１０，２０は互いに共
通のソース電極２を有している。このソース電極２及び
基板１は互いに電気的に接続されており、ここではライ
ンＣＳ／ＰＷとして示されている。
【０００５】またメモリセル３０，４０もメモリセル１
０，２０と同様に構成されており、それらのメモリセル
３０，４０のアドレスゲート端子３１，４１は共通のア
ドレスゲート端子ラインＸ２と接続されメモリゲート端
子３２，４２は共通のメモリゲート端子ラインＷ２と接
続され、各ドレイン端子３３，４３は各ビットラインＢ
１，Ｂ２に接続されている。またこれらのメモリセル３
０，４０は互いに共通なソース電極３を有しており、こ
のソース電極３はラインＣＳ／ＰＷと接続されている。
０，２０と同様に構成されており、それらのメモリセル
３０，４０のアドレスゲート端子３１，４１は共通のア
ドレスゲート端子ラインＸ２と接続されメモリゲート端
子３２，４２は共通のメモリゲート端子ラインＷ２と接
続され、各ドレイン端子３３，４３は各ビットラインＢ
１，Ｂ２に接続されている。またこれらのメモリセル３
０，４０は互いに共通なソース電極３を有しており、こ
のソース電極３はラインＣＳ／ＰＷと接続されている。
【０００６】ここでメモリセル１０に書込み、消去を行
ない、又このメモリセル１０から読み出しを行う際に
は、各ラインＸ１，Ｘ２，Ｗ１，Ｗ２，Ｂ１，Ｂ２，Ｃ
Ｓ／ＰＷには下記表１に示す各電圧（Ｖ）が印加され
る。
ない、又このメモリセル１０から読み出しを行う際に
は、各ラインＸ１，Ｘ２，Ｗ１，Ｗ２，Ｂ１，Ｂ２，Ｃ
Ｓ／ＰＷには下記表１に示す各電圧（Ｖ）が印加され
る。
【０００７】
【表１】
【０００８】以下、従来技術で問題となる書込みの場合
について説明する。書込み時みおいて、表１に示すよう
にメモリゲート端子ラインＷ１に５Ｖ、ビットラインＢ
１に−４Ｖが印加されており、したがってメモリセル１
０のメモリゲート電極１２とその対向面１２’との間に
メモリゲート電極１２側を高電圧側とした９Ｖが印加さ
れ、これにより基板１側からメモリゲート端子１２側に
電子が注入され、即ちメモリセル１０に書込みが行われ
る。またこのときメモリセル２０には、そのメモリゲー
ト電極２２に５Ｖ、またその対向面２２’にこのメモリ
セル２０が既に書込み状態にあったか消去状態にあった
かに応じて−４Ｖもしくは５Ｖが印加され、書込み状態
にあったときはメモリゲート電極２２とその対向面２２
との間に９Ｖが印加されて再度書き込みが行われるが、
もともと書込み状態にあったものであるため、問題はな
く、一方消去状態にあったときはメモリゲート電極２２
とその対向面２２’との間には０Ｖが印加され、書込み
も消去も行われない。また、メモリ３０，４０について
も書込み、消去に関しては問題は生じない。
について説明する。書込み時みおいて、表１に示すよう
にメモリゲート端子ラインＷ１に５Ｖ、ビットラインＢ
１に−４Ｖが印加されており、したがってメモリセル１
０のメモリゲート電極１２とその対向面１２’との間に
メモリゲート電極１２側を高電圧側とした９Ｖが印加さ
れ、これにより基板１側からメモリゲート端子１２側に
電子が注入され、即ちメモリセル１０に書込みが行われ
る。またこのときメモリセル２０には、そのメモリゲー
ト電極２２に５Ｖ、またその対向面２２’にこのメモリ
セル２０が既に書込み状態にあったか消去状態にあった
かに応じて−４Ｖもしくは５Ｖが印加され、書込み状態
にあったときはメモリゲート電極２２とその対向面２２
との間に９Ｖが印加されて再度書き込みが行われるが、
もともと書込み状態にあったものであるため、問題はな
く、一方消去状態にあったときはメモリゲート電極２２
とその対向面２２’との間には０Ｖが印加され、書込み
も消去も行われない。また、メモリ３０，４０について
も書込み、消去に関しては問題は生じない。
【０００９】
【発明が解決しようとする課題】ここで、書込み時にメ
モリセル２０について考察すると、確かに書込み、消去
の点については問題はないが、ドレイン電極２３（５
Ｖ）とソース電極２（−４Ｖ）との間にも９Ｖが印加さ
れている。近年集積回路がますます高集積化、微細化し
てきており、例えばデザインルームが０．８μｍ，０．
５μｍといったものが考えられている。
モリセル２０について考察すると、確かに書込み、消去
の点については問題はないが、ドレイン電極２３（５
Ｖ）とソース電極２（−４Ｖ）との間にも９Ｖが印加さ
れている。近年集積回路がますます高集積化、微細化し
てきており、例えばデザインルームが０．８μｍ，０．
５μｍといったものが考えられている。
【００１０】ここでメモリセルに書込みを行なうには、
メモリセルが微細化されても例えば９Ｖ等の電位差が必
要となるが、メモリセルが微細化されると、メモリセル
のドレイン−ソース間の耐圧は益々小さくなり、デザイ
ンルール１．０μｍで設計した場合がほぼ限界に近く、
さらに微細化されてドレイン−ソース間の電圧が耐圧を
越えるとゲート電圧に拘らずドレイン−ソース間に電流
が流れるパンチスルーが発生してしまう場合がある。こ
のようにメモリセルのドレイン−ソース間の耐圧の低下
が微細化の際の障壁となるという問題がある。
メモリセルが微細化されても例えば９Ｖ等の電位差が必
要となるが、メモリセルが微細化されると、メモリセル
のドレイン−ソース間の耐圧は益々小さくなり、デザイ
ンルール１．０μｍで設計した場合がほぼ限界に近く、
さらに微細化されてドレイン−ソース間の電圧が耐圧を
越えるとゲート電圧に拘らずドレイン−ソース間に電流
が流れるパンチスルーが発生してしまう場合がある。こ
のようにメモリセルのドレイン−ソース間の耐圧の低下
が微細化の際の障壁となるという問題がある。
【００１１】本発明は、上記事情に鑑み、書込みに必要
な電圧よりも低いドレイン−ソース間耐圧しかないメモ
リセルであっても、パンチスルーによるブレークダウン
が防止された半導体記憶装置を提供することを目的とす
る。
な電圧よりも低いドレイン−ソース間耐圧しかないメモ
リセルであっても、パンチスルーによるブレークダウン
が防止された半導体記憶装置を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体記憶装置は、互いに共通なソース電極
及び互いに共通なメモリゲートラインに接続されたメモ
リゲート電極を有し、各ドレイン電極がそれぞれ第１の
ビットライン、第２のビットラインと接続され、且つ互
いに共通なアドレスゲートラインに接続されたアドレス
ゲート電極が前記各ドレイン電極と前記共通なソース電
極との間に各々設けられた、互いに隣接する第１の不揮
発性メモリ及び第２の不揮発性メモリを備えた半導体記
憶装置において、第１の不揮発性メモリにデータを書込
む際に印加される、ソース電極の電圧をＶS ，第１のビ
ットラインの電圧をＶB1，及び第２のビットラインの電
圧をＶB2とし、これら第１及び第２のビットラインの電
圧ＶB1，ＶB2のうちの低電圧側の一方をｍｉｎ（ＶB1，
ＶB2）、高電圧側の他方をｍａｘ（ＶB1，ＶB2）とした
とき、ソース電極に、基板に印加される電圧とは異な
る、 ｍｉｎ（ＶB1，ＶB2）＜ＶS ＜ｍａｘ（ＶB1，ＶB2） …（１） の関係を満足する電圧ＶS を印加するソース電圧印加手
段を備えたことを特徴とするものである。
の本発明の半導体記憶装置は、互いに共通なソース電極
及び互いに共通なメモリゲートラインに接続されたメモ
リゲート電極を有し、各ドレイン電極がそれぞれ第１の
ビットライン、第２のビットラインと接続され、且つ互
いに共通なアドレスゲートラインに接続されたアドレス
ゲート電極が前記各ドレイン電極と前記共通なソース電
極との間に各々設けられた、互いに隣接する第１の不揮
発性メモリ及び第２の不揮発性メモリを備えた半導体記
憶装置において、第１の不揮発性メモリにデータを書込
む際に印加される、ソース電極の電圧をＶS ，第１のビ
ットラインの電圧をＶB1，及び第２のビットラインの電
圧をＶB2とし、これら第１及び第２のビットラインの電
圧ＶB1，ＶB2のうちの低電圧側の一方をｍｉｎ（ＶB1，
ＶB2）、高電圧側の他方をｍａｘ（ＶB1，ＶB2）とした
とき、ソース電極に、基板に印加される電圧とは異な
る、 ｍｉｎ（ＶB1，ＶB2）＜ＶS ＜ｍａｘ（ＶB1，ＶB2） …（１） の関係を満足する電圧ＶS を印加するソース電圧印加手
段を備えたことを特徴とするものである。
【００１３】
【作用】上記本発明の半導体記憶装置は、ソース電極に
基板とは異なる電圧を印加できるようにソース電極と基
板とが互いに分離され、かつ書込み時にソース電極に
（１）式を満足する電圧を印加するようにしたため、ド
レイン−ソース間に低い電圧しか印加されずに正常に書
き込みが行なわれ、したがってパンチスルーによるブレ
ークダウンが防止される。
基板とは異なる電圧を印加できるようにソース電極と基
板とが互いに分離され、かつ書込み時にソース電極に
（１）式を満足する電圧を印加するようにしたため、ド
レイン−ソース間に低い電圧しか印加されずに正常に書
き込みが行なわれ、したがってパンチスルーによるブレ
ークダウンが防止される。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体記憶装置の部分回路図
である。この図において、前述した従来例（図２参照）
の要素と同一の要素には、図２に付した番号と同一の番
号を付して示し、重複説明は省略する。
１は、本発明の一実施例の半導体記憶装置の部分回路図
である。この図において、前述した従来例（図２参照）
の要素と同一の要素には、図２に付した番号と同一の番
号を付して示し、重複説明は省略する。
【００１５】図１ではラインＣＳ／ＰＷにはソース電極
２，３は接続されているが、基板１は接続されておら
ず、したがって基板に印加する電圧Ｖsub とは独立した
電圧をソース電極２，３に印加することが可能となる。
ここではメモリセル１０に書込み、消去を行ない、また
このメモリセル１０から読出しを行なう際には、一例と
して、下記表２に示す各電圧が印加される。
２，３は接続されているが、基板１は接続されておら
ず、したがって基板に印加する電圧Ｖsub とは独立した
電圧をソース電極２，３に印加することが可能となる。
ここではメモリセル１０に書込み、消去を行ない、また
このメモリセル１０から読出しを行なう際には、一例と
して、下記表２に示す各電圧が印加される。
【００１６】
【表２】
【００１７】ここで従来問題となった書込みの場合につ
いて説明する。メモリゲートラインＷ１には５Ｖ、ビッ
トラインＢ１には−４Ｖが印加され、さらに基板１にも
Ｖsub ＝−４Ｖが印加されており、これによりメモリセ
ル１０には正常に書き込みが行なわれる。またメモリセ
ル２０については、このメモリセル２０が既に書込み状
態にあったか、消去状態にあったかに応じてメモリメモ
リゲート電極２２の対向面２２’に−４Ｖ，５Ｖが印加
されることとなり、従来例で述べたように書込み状態に
あったときは再度書込みが行なわれ、消去状態にあった
ときは書込みも再度の消去も行なわれず、したがって正
常に作動する。また、このとき、ソース電極２には０Ｖ
が印加されているため、上記対向面２２’とソース電極
との間には４Ｖ，もしくは５Ｖが印加されるだけとな
り、従来のように９Ｖもの高電圧が印加されることはな
く、したがって一層の微細化が可能となる。
いて説明する。メモリゲートラインＷ１には５Ｖ、ビッ
トラインＢ１には−４Ｖが印加され、さらに基板１にも
Ｖsub ＝−４Ｖが印加されており、これによりメモリセ
ル１０には正常に書き込みが行なわれる。またメモリセ
ル２０については、このメモリセル２０が既に書込み状
態にあったか、消去状態にあったかに応じてメモリメモ
リゲート電極２２の対向面２２’に−４Ｖ，５Ｖが印加
されることとなり、従来例で述べたように書込み状態に
あったときは再度書込みが行なわれ、消去状態にあった
ときは書込みも再度の消去も行なわれず、したがって正
常に作動する。また、このとき、ソース電極２には０Ｖ
が印加されているため、上記対向面２２’とソース電極
との間には４Ｖ，もしくは５Ｖが印加されるだけとな
り、従来のように９Ｖもの高電圧が印加されることはな
く、したがって一層の微細化が可能となる。
【００１８】またメモリセル３０，４０についても正常
動作が行なわれ、またドレイン電極（対向面３２’，４
２’）とソース電極３との間の電圧差は低く保たれる。
このように、上記実施例では、基板１には−４Ｖを印加
してこれにより正常な書込みを行なうとともに、ソース
電極２，３には２本のビットラインＢ１，Ｂ２に印加さ
れた電極−４Ｖ，５Ｖの中間の０Ｖを印加したため、ソ
ース電極２，３と上記対向面１２’，２２’，３２’，
４２’との間の電圧が低減化され、したがってパンチス
ルーによるブレークダウンが防止され、微細化への障壁
が１つ消滅することとなる。
動作が行なわれ、またドレイン電極（対向面３２’，４
２’）とソース電極３との間の電圧差は低く保たれる。
このように、上記実施例では、基板１には−４Ｖを印加
してこれにより正常な書込みを行なうとともに、ソース
電極２，３には２本のビットラインＢ１，Ｂ２に印加さ
れた電極−４Ｖ，５Ｖの中間の０Ｖを印加したため、ソ
ース電極２，３と上記対向面１２’，２２’，３２’，
４２’との間の電圧が低減化され、したがってパンチス
ルーによるブレークダウンが防止され、微細化への障壁
が１つ消滅することとなる。
【００１９】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ソース電極と基板とを分離し、書込み時に、
ソース電極に前述した（１）式で示される中間電位の電
圧ＶSを印加するようにしたため、正常な書込み動作を
行なわせることができるとともにパンチスルーによるブ
レークダウンが防止され、一層の微細化を進めることが
できることとなる。
憶装置は、ソース電極と基板とを分離し、書込み時に、
ソース電極に前述した（１）式で示される中間電位の電
圧ＶSを印加するようにしたため、正常な書込み動作を
行なわせることができるとともにパンチスルーによるブ
レークダウンが防止され、一層の微細化を進めることが
できることとなる。
【図１】本発明の一実施例の半導体記憶装置の部分回路
図である。
図である。
【図２】不揮発性メモリセルを用いた従来の半導体記憶
装置の部分回路図である。
装置の部分回路図である。
１ 基板 ２，３ ソース １０，２０，３０，４０ メモリセル １１，２１，３１，４１ アドレスゲート １２，２２，３２，４２ メモリゲート １３，２３，３３，４３ ドレイン
Claims (1)
- 【請求項１】 互いに共通なソース電極及び互いに共通
なメモリゲートラインに接続されたメモリゲート電極を
有し、各ドレイン電極がそれぞれ第１のビットライン、
第２のビットラインと接続され、且つ互いに共通なアド
レスゲートラインに接続されたアドレスゲート電極が前
記各ドレイン電極と前記共通なソース電極との間に各々
設けられた、互いに隣接する第１の不揮発性メモリ及び
第２の不揮発性メモリを備えた半導体記憶装置におい
て、 前記第１の不揮発性メモリにデータを書込む際に印加さ
れる、前記ソース電極の電圧をＶS ，前記第１のビット
ラインの電圧をＶB1，及び前記第２のビットラインの電
圧をＶB2とし、これら第１及び第２のビットラインの電
圧ＶB1，ＶB2のうちの低電圧側の一方をｍｉｎ（ＶB1，
ＶB2）、高電圧側の他方をｍａｘ（ＶB1，ＶB2）とした
とき、前記ソース電極に、基板に印加される電圧とは異
なる、 ｍｉｎ（ＶB1，ＶB2）＜ＶS ＜ｍａｘ（ＶB1，ＶB2） の関係を満足する電圧ＶS を印加するソース電圧印加手
段を備えたことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33912491A JP2786362B2 (ja) | 1991-12-21 | 1991-12-21 | 半導体記憶装置 |
| US07/991,463 US5406514A (en) | 1991-12-21 | 1992-12-16 | Semiconductor memory |
| US08/315,862 US5432737A (en) | 1991-12-21 | 1994-09-30 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33912491A JP2786362B2 (ja) | 1991-12-21 | 1991-12-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174585A JPH05174585A (ja) | 1993-07-13 |
| JP2786362B2 true JP2786362B2 (ja) | 1998-08-13 |
Family
ID=18324475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33912491A Expired - Fee Related JP2786362B2 (ja) | 1991-12-21 | 1991-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786362B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557343B2 (ja) * | 1986-01-28 | 1996-11-27 | 株式会社東芝 | 不揮発性半導体メモリの駆動方法 |
-
1991
- 1991-12-21 JP JP33912491A patent/JP2786362B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174585A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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