JP2784464B2 - 階層キャッシュ・システム - Google Patents

階層キャッシュ・システム

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JP2784464B2
JP2784464B2 JP7021735A JP2173595A JP2784464B2 JP 2784464 B2 JP2784464 B2 JP 2784464B2 JP 7021735 A JP7021735 A JP 7021735A JP 2173595 A JP2173595 A JP 2173595A JP 2784464 B2 JP2784464 B2 JP 2784464B2
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ・シ
ステムに関し、特に階層キャッシュ・システムに関す
る。
【０００２】
【従来の技術】従来のコンピュータ・システムは、ＣＰ
Ｕ、主メモリ及びＣＰＵと主メモリとの間に置かれて主
メモリ・データへのアクセスを高速化するキャッシュ・
システムを含む。典型的なキャッシュ・システムは、主
メモリからフェッチされる、或いは書込まれるデータを
記憶するデータ・キャッシュと、データ・キャッシュに
コピーされるデータの主メモリ・アドレスを記憶するデ
ィレクトリとを含む。プロセッサは主メモリよりもデー
タ・キャッシュをより高速にアクセスできる。なぜな
ら、データ・キャッシュは主メモリよりも小さく、物理
的に主メモリよりもプロセッサに近接して配置され、通
常は高速で高価な技術により形成されるからである。結
果的に、ＣＰＵにより現在必要とされるデータ、及び次
に必要とされる可能性のあるデータをキャッシュに記憶
することが望ましい。効果的なキャッシュ方法は、参照
の空間的及び一時的局所性、すなわちプロセッサにより
次に必要とされる可能性のあるデータが主メモリ内にお
いて、現在要求されるデータの近くに記憶されることに
もとづく。これは、プロセッサがあるファイルのライン
を順次読出すことを要求し、そのファイルのラインが、
主メモリ内の連続ロケーションに記憶される場合に当て
はまる。従って、プロセッサが１要求につき通常４バイ
トまたは８バイトのデータを要求する時、このデータと
キャッシュ・ブロックの残り（通常、１ラインは１２８
バイトの連続アドレスを含む）とが一緒に、主メモリか
らフェッチされ、データ・キャッシュにロードされる。
比較的遠隔の主メモリから完全なブロックをフェッチす
る時間コストは、プロセッサがブロック（またはライ
ン）の残りをキャッシュからアクセスする時に埋合わせ
される。
【０００３】また、外部記憶装置から入出力プロセッサ
を介してアクセスされるデータが、ＣＰＵによりキャッ
シュ・システムからアクセスされるように、入出力プロ
セッサのセットをキャッシュ・システムに接続すること
が、従来より知られている。
【０００４】階層２レベル・キャッシュ・システムも既
知であり、複数のレベル１（Ｌ１）データ・キャッシュ
と、それぞれのディレクトリとを含む。Ｌ１キャッシュ
とディレクトリとの各対は１つのプロセッサにサービス
する。レベル２（Ｌ２）データ・キャッシュ及び関連デ
ィレクトリは、全てのＬ１キャッシュ及び関連ディレク
トリに接続され、これらにサービスする。Ｌ２データ・
キャッシュはまた主メモリ（または拡張メモリ）に接続
され、任意のプロセッサにより要求される全てのデータ
のコピーを記憶する。別のＣＰＵが同一のデータを要求
すると、これはＬ２キャッシュから使用可能となり、
（より時間を費やす）主メモリからフェッチされる必要
はない。任意のプロセッサがデータを変更すると、変更
データがＬ２キャッシュに書込まれ、Ｌ２データ・キャ
ッシュに関連する制御ハードウェアが、そのデータのコ
ピーを含む他の全てのＬ１キャッシュに、そのデータの
コピーが無効であることを通知する。Ｌ２キャッシュ
は、主メモリと全てのＬ１キャッシュとの間でデータを
転送するための中央ステーションとして機能する。
【０００５】こうした階層キャッシュ・システムを"ス
トア・スルー（store through）"・モードまたは"スト
ア・イン（store in）"・モードで動作することが知ら
れている。"ストア・スルー"・モードでは、ＣＰＵはデ
ータをＬ２キャッシュだけに記憶することを要求する。
これらのメモリ・ロケーションが現在Ｌ２キャッシュ内
で提供されている場合、データは主メモリをアクセスす
ることなしにＬ２キャッシュ内のこれらのメモリ・ロケ
ーションに記憶される。これらのメモリ・ロケーション
があるＬ１キャッシュ内にも提供されている場合には、
これらのメモリ・ロケーションがＬ１キャッシュ内で無
効にされるが、データはそれらに書込まれない。また、
これらのメモリ・ロケーションが現在Ｌ２キャッシュ内
に提供されない場合、これらのメモリ・ロケーションの
内容及び関連メモリ・ページが、主メモリからＬ２キャ
ッシュにコピーされ、次にＣＰＵデータにより上書きさ
れる。これらのメモリ・ロケーションがＬ２キャッシュ
において提供されない最後の場合では、これらはＬ１キ
ャッシュ内にも存在せず、従って、Ｌ１キャッシュにお
いてアクションは取られない。
【０００６】"ストア・イン"・モードでは、ＣＰＵはデ
ータを関連するＬ１キャッシュとＬ２キャッシュの両方
に記憶することを要求する。これらのメモリ・ロケーシ
ョンが現在Ｌ２キャッシュ内に提供されると、主メモリ
をアクセスすることなしに、データがＬ２キャッシュ内
のこれらのメモリ・ロケーションに記憶される。また、
関連するＬ１キャッシュ内のこれらのメモリ・ロケーシ
ョンが、新たなデータにより更新される。これらのメモ
リ・ロケーションが他のＬ１キャッシュ内に提供される
場合には、他のＬ１キャッシュ内のこれらのメモリ・ロ
ケーションが無効にされる。また、これらのメモリ・ロ
ケーションが現在Ｌ２キャッシュ内に提供されない場合
には、これらのメモリ・ロケーションの内容及び関連メ
モリ・ページが主メモリからＬ２キャッシュにコピーさ
れ、ＣＰＵデータにより上書きされる。次に、これらの
メモリ・ロケーションの更新された内容が、要求するＣ
ＰＵのＬ１キャッシュに書込まれる。
【０００７】従来の上述の階層キャッシュ・システムで
は、ＣＰＵがＬ３キャッシュまたは主メモリ内のデータ
を更新したい時、最初に旧データをＬ２キャッシュに"
ストア・スルー"・モードまたは"ストア・イン"・モー
ドでコピーし、次にＬ２キャッシュ内のデータを更新
し、要求時に更新データを主メモリへ"キャスト・アウ
ト"することが必要である。このことはＣＰＵが即時デ
ータを読出したり、更にデータを更新することを望まな
い場合に、次に示すような欠点を有する。すなわち、Ｃ
ＰＵが旧データを主メモリからＬ２キャッシュにフェッ
チし、更新データをＬ２キャッシュに書込み、次に更新
データをキャスト・アウトすることは時間を消費し、厄
介である。主メモリの更新が要求される以前に、データ
がＬ２キャッシュ内に存在していたとしても、実際に更
新をＬ２キャッシュに書込み、更新データを主メモリに
キャスト・アウトすることは時間を消費する。またデー
タがＬ２キャッシュに書込まれる時に、他のデータが新
たなデータのための空間を設けるためにキャスト・アウ
トされ、その時、ＣＰＵが丁度キャスト・アウトされた
データを必要とする可能性もある。
【０００８】
【発明が解決しようとする課題】本発明の一般的な目的
は、データをＬ２キャッシュに書込むことなく、ＣＰＵ
がデータを主メモリ内のあるロケーションから、主メモ
リ内の別のロケーションにコピーすることが可能な階層
キャッシュ・システムを提供することである。
【０００９】
【００１０】更に本発明の別の一般的な目的は、ＣＰＵ
による最小の制御を要求する上述のタイプの階層キャッ
シュ・システムを提供することである。
【００１１】
【００１２】
【課題を解決するための手段】本発明は、複数のＣＰＵ
のデータをそれぞれ記憶するための複数の第１レベル・
キャッシュ・サブシステムと、前記複数の第１レベル・
キャッシュ・サブシステムのデータを保持するための第
２レベル・キャッシュ・サブシステムと、前記第２レベ
ル・キャッシュ・サブシステムに結合される主メモリと
を備える、階層キャッシュ・システムに帰する。ページ
・ムーバ（page mover）が、第２レベル・キャッシュ・
サブシステム及び主メモリに結合され、主メモリ内の１
つのロケーションの内容を主メモリ内の別のロケーショ
ンにコピーするためのコピー要求が１つの前記ＣＰＵか
ら発行されることに応答して、前記１つのロケーション
の内容が前記第１または第２レベル・キャッシュ・サブ
システム内に保持されていない場合は、前記１つのロケ
ーションからその内容をフェッチし、当該フェッチされ
た内容を、前記第１または前記第２レベル・キャッシュ
・サブシステム内にコピーすることなく、前記第１及び
前記第２レベル・キャッシュ・サブシステムとは別個に
設けられた一のバッファ内に一時的に格納するととも
に、当該格納された内容を前記一のバッファから前記別
のロケーションに書き込む。また、無効化手段は、前記
コピー要求が前記１つのＣＰＵから発行されることに応
答して、前記第２レベル・キャッシュ・サブシステム内
に前記別のロケーションの内容が保持されているか否か
を検知し、保持されている場合には、当該保持されてい
る内容を無効化する。
【００１３】ページ・ムーバは、それぞれのブロック・
データの記憶またはコピー要求を記憶する少なくとも４
つの要求バッファ、及び要求バッファに関連する４つの
データ・セグメント・バッファを含む。各データ・セグ
メント・バッファは、データの所定のサイズのセグメン
トを記憶するように大きさを決められる。ページ・ムー
バは、それぞれの未処理の要求を保持する要求バッファ
を循環式に選択する。要求バッファの１つが選択される
度に、ページ・ムーバは、要求をデータ・セグメント・
バッファの１つに受渡し、選択された要求バッファ内の
要求に関連するデータの所定サイズのセグメントが記憶
またはコピーされる。
【００１４】
【実施例】図面を参照しながら本発明の説明をするが、
図面を通じ同一参照番号は同一要素を表すことを最初に
述べておく。図１は本発明による一般に２０で指定され
る階層キャッシュ・システムを表す。キャッシュ・シス
テム２０は４つの中央処理ユニット（ＣＰＵ）２２ａ乃
至２２ｄ、及び４つのそれぞれのレベル１（Ｌ１）キャ
ッシュ・サブシステム２３ａ乃至２３ｄを含む。各Ｌ１
キャッシュ・サブシステムは、Ｌ１データまたは命令キ
ャッシュ２４ａ乃至２４ｄ、それぞれのＬ１ディレクト
リ２６ａ乃至２６ｄ、及びそれぞれのＬ１キャッシュ制
御装置２８ａ乃至２８ｄを含む。各Ｌ１キャッシュ・サ
ブシステムは既知のように、１つのプロセッサにサービ
スする。例えば米国特許第４７１９５６８号は、Ｌ１キ
ャッシュ、Ｌ１ディレクトリ及びＬ１キャッシュ制御装
置を含むこうしたＬ１キャッシュ・サブシステムについ
て述べている。
【００１５】キャッシュ・システム２０はまた、レベル
２（Ｌ２）キャッシュ・サブシステム３１ａを含む。Ｌ
２キャッシュ・サブシステム３１ａはデータまたは命令
キャッシュ３２ａ、Ｌ２ディレクトリ３４ａ、及びＬ２
キャッシュ制御装置３６ａを含む。Ｌ２キャッシュ・サ
ブシステム３１ａは、４つの全てのＬ１キャッシュ２４
ａ乃至ｄにサービスする。Ｌ２ディレクトリ３４ａは、
主メモリ５１から任意のＬ１キャッシュ２４ａ乃至２４
ｄに読出された、或いは後にＣＰＵ２２ａ乃至２２ｄに
より更新された全てのデータのコピーを含む。Ｌ２キャ
ッシュ・サブシステム３１ａはまた、各Ｌ１キャッシュ
２４ａ乃至２４ｄに対応するコピー・ディレクトリ５４
ａ乃至５４ｄ（図２及び図３参照）を含み、これらはそ
れぞれのＬ１キャッシュ内のデータのアドレス、及び各
アドレスにおけるデータのステータス、すなわち有効、
ロック状態、フェッチ進行中、または排他的無効（inva
lidate exclusive）を示す。Ｌ２キャッシュ・サブシス
テム３１ａはまた、バスへのアクセス及びＬ２キャッシ
ュ・サブシステム３１ａ内の資源の使用を調停するトラ
フィック・コップ（traffic cop）５０ａ（図３参照）
を含む。Ｌ２キャッシュ・サブシステム３１ａはまた、
置換ディレクトリ５６ａ（図２参照）を含み、これはど
のデータが置換されたか、並びに置換されたデータが変
更され、主メモリへのキャスト・アウト・オペレーショ
ンを要求するかどうかを示す。
【００１６】キャッシュ・システム２０はまた、Ｌ２キ
ャッシュ・サブシステム３１ａのための記憶制御装置
（ＳＣ）３８ａを含む。記憶制御装置３８ａは、Ｌ２キ
ャッシュ・サブシステムと主メモリ５１との間（及びＬ
２キャッシュ・サブシステムと入出力プロセッサ５３ａ
乃至５３ｄのセットとの間）のインタフェースとして機
能する。記憶制御装置３８ａはコピー・ディレクトリ３
９ａ−１を含み、これはＬ２キャッシュ３２ａに記憶さ
れる全てのデータのアドレス、及び各アドレスのデータ
のステータス、すなわち有効、メモリ・オペレーショ
ン、Ｌ２オペレーション無効化オペレーション、チャネ
ル記憶、チャネル・フェッチ、または入出力ロックのそ
れぞれを示す。記憶制御装置３８ａはまた変更ライン・
バッファ（ＭＬＢ）ディレクトリ７８ａ（図４参照）を
含み、これは主メモリに記憶される途中の変更ラインの
アドレス、及び各アドレスのデータのステータス、すな
わち有効またはキャスト・アウト保留を記憶する。記憶
制御装置は更に、バスへのアクセス及びシステム２０内
の資源の使用を調停するトラフィック・コップ７０ａ
（図４参照）を含む。
【００１７】次に図２乃至図５を参照して、ＣＰＵの読
出し要求について説明する。この説明の目的は、本発明
の中心となる主メモリ（Ｌ４または入出力）要求につい
て述べる以前に、Ｌ１及びＬ２キャッシュ・サブシステ
ムのオペレーションに関する特定の背景について述べる
ことである。（ＣＰＵ２２ａからの）ＣＰＵ読出し要求
がＬ１キャッシュ制御装置２８ａに受渡され、Ｌ１キャ
ッシュ制御装置２８ａは最初に、要求データのアドレス
が存在するかどうか、局所Ｌ１ディレクトリ２６ａをチ
ェックする。データがＬ１データ・キャッシュ２４ａに
記憶されていると、Ｌ１キャッシュ制御装置２８ａは、
データをＬ１キャッシュ２３ａからＣＰＵ２２ａに送信
する。しかしながら、データがＬ１キャッシュ２３ａに
存在しないと、ＣＰＵは要求データのアドレスをＬ１０
インタフェース・キュー５２ａを介して、Ｌ２キャッシ
ュ・サブシステム３１ａ内のトラフィック・コップ回路
５０ａに送信する。ＣＰＵ２２ａからの要求データのア
ドレスに応答して、トラフィック・コップ５０ａはアド
レスをアドレス・バス６０ａ上に出力し、これがＬ１コ
ピー・ディレクトリ５４ａ乃至５４ｄにそれぞれ対応す
る比較器６２ａ乃至６２ｄ、及びＬ２ディレクトリ３４
ａ及び置換ディレクトリ５６ａにそれぞれ対応する比較
器６４ａ及び６４ｂにより読込まれる。各比較器は、要
求アドレスをそれぞれのディレクトリに記憶されるアド
レスと比較することにより、それぞれのキャッシュが要
求データのコピーを有するかどうかを判断する。データ
がＬ２キャッシュ３２ａに存在すると、セレクタ６６ａ
が関連ステータス・ビットをステータス配列６８ａから
読出し、ステータス・バス６７ａを介して、それらをト
ラフィック・コップ５０ａに供給する。データが有効の
場合、トラフィック・コップ５０ａはデータをＬ２キャ
ッシュ３２ａからＬ１キャッシュ２４ａに、Ｌ１インタ
フェース５２ａ内のフェッチ・バッファを介して送信す
る。
【００１８】しかしながら、データが現在Ｌ２キャッシ
ュ３２ａに存在しないと、トラフィック・コップ５０ａ
は要求アドレスを記憶制御装置インタフェース８４及び
Ｌ２０インタフェース７４ａを介して、記憶制御装置ト
ラフィック・コップ回路７０ａに送信する。記憶制御装
置トラフィック・コップ７０ａは要求アドレスをアドレ
ス・バス８０ａ上に出力し、これがＬ２コピー・ディレ
クトリ３９ａ−１に対応する比較器８２ａ、及びＭＬＢ
ディレクトリ７８ａに対応する比較器８４ａにより読込
まれる。Ｌ２コピー・ディレクトリ３４ａに対して実施
される比較が、Ｌ２キャッシュ３２ａが要求データのコ
ピーを有さないことを示すと、データが主メモリからフ
ェッチされなければならない。またＭＬＢディレクトリ
７８ａが、変更ライン・バッファが要求データのコピー
を有さないことを示すと、記憶制御装置トラフィック・
コップ７０ａは主メモリからデータをフェッチするため
に、要求アドレスをインタフェース９４ａまたは９４ｂ
に送信する。
【００１９】次に図２乃至図５を参照して、ＣＰＵの記
憶要求について説明する。この説明の目的は、本発明の
中心となる主メモリ要求について述べる以前に、Ｌ１及
びＬ２キャッシュ・サブシステムのオペレーションに関
する特定の背景について述べることである。要求が直接
Ｌ１キャッシュ制御装置２８ａに送信され、Ｌ１インタ
フェース５２ａを介して、トラフィック・コップ５０ａ
にも送信される。Ｌ１キャッシュ制御装置２８ａは最初
に、要求データのアドレスが存在するかどうか、局所Ｌ
１ディレクトリ２６ａをチェックする。データがＬ１デ
ータ・キャッシュ２４ａに記憶されていると、データが
Ｌ１キャッシュ内で更新され、Ｌ１ディレクトリ２６ａ
内でロック・ビットがセットされる。Ｌ１キャッシュ２
４ａ内のこのデータがロックされ、従って、Ｌ２キャッ
シュ内のコピーが更新されるまでアクセス不能となり、
他のＬ１キャッシュ内の他のコピーが全て無効にされ
る。要求がＬ１キャッシュ・サブシステム２３ａ内で処
理される間、トラフィック・コップ５０ａはデータがＬ
２キャッシュ３２ａ内に存在するかどうかを判断するた
めに、アドレスをアドレス・バス６０ａ上に出力する。
データがＬ１キャッシュ２４ａに存在すると、データは
Ｌ２キャッシュ３２ａにも存在するであろう。Ｌ２ディ
レクトリ３４ａの内容は、データがＬ２キャッシュ３２
ａに存在するかどうかを示す。コピーがＬ２キャッシュ
３２ａに存在すると、コピーがＬ１インタフェース５２
ａ内のバッファに書込まれ、このバッファ内の更新と併
合され、更新されたコピーがＬ２キャッシュ３２ａに書
込まれる。次にトラフィック・コップ５０ａは、未更新
のデータのコピーを有する各Ｌ１キャッシュ制御装置２
８ｂ、２８ｃまたは２８ｄに、無効信号を送信する。こ
れらのＬ１キャッシュ２８ｂ、２８ｃまたは２８ｄの識
別は、データ・アドレスとそれぞれのＬ１コピー・ディ
レクトリ５４ｂ、５４ｃ及び５４ｄの内容との比較によ
り示される。トラフィック・コップはまた要求元のＬ１
キャッシュ２８ａに、記憶が成功裡に完了したことを信
号で知らせ、それによりアドレスがロック解除され、Ｃ
ＰＵ２２ａはデータの使用を許可される。
【００２０】データがＬ１キャッシュ２４ａまたはＬ２
キャッシュ３２ａのいずれにも存在しない場合、Ｌ１デ
ィレクトリ２６ａ及びＬ２ディレクトリ３４ａにおける
アドレス比較はミス（miss）を示し、トラフィック・コ
ップ５０ａは記憶制御装置インタフェース８４ａ及びＬ
２０インタフェース７４ａを介して、排他的フェッチ
（ＦＥ：fetch exclusive）要求及びアドレスを記憶制
御装置トラフィック・コップ７０ａに送信する。記憶制
御装置３８ａにおけるアドレス比較は、Ｌ２コピー・デ
ィレクトリ３９ａ−１におけるミス、及びＭＬＢディレ
クトリ７８ａにおけるヒットまたはミスのいずれかを示
す。ＭＬＢにおいてミスが生じると、トラフィック・コ
ップ７０ａは（物理アドレス変換器９２ａによる変換後
の）アドレス及びＦＥ要求を、主メモリ・インタフェー
ス９４ａを介して、主メモリ５１に送信する。データは
Ｌ２インタフェース７４ａ、ＳＣインタフェース８４ａ
及びＬ１インタフェース５２ａを介して、Ｌ１インタフ
ェース５２ａ内のバッファに戻される。バッファ内に戻
されると、データはＣＰＵ２２ａからの更新と併合さ
れ、次にトラフィック・コップ５０ａが併合されたデー
タをバッファから読出し、それをＬ２キャッシュ３２ａ
に書込み、更にＬ１キャッシュ２４ａ内のロックをリセ
ットするように、有効信号をＬ１制御装置２８に送信す
る。
【００２１】図２乃至図５はまた、入出力オペレーショ
ンを処理する入出力インタフェース・キュー９７ａ及び
９９ａを表す。図面を簡略化するために、仮想−主メモ
リ・アドレス変換ハードウェア及び変換ルックアサイド
・バッファ（ＴＬＢ）は示されていない。これらは次の
機能を実行する。多くのコンピュータ・システムにおい
て、プロセッサ上で実行されるプログラムは、データを
命令内に埋込まれたオペランドにより識別する。アドレ
ス・オペランドはハードウェアにより即時"仮想"アドレ
スに、すなわちプログラムのリニア・アドレス空間内の
ロケーションに変換される。次にハードウェアはオペレ
ーティング・システムからの支援を受けて、仮想アドレ
スを対応する主メモリ・アドレスに動的に変換する。ア
ドレス変換の実行に要する時間は重要である。従って変
換の後、仮想アドレス及び対応する主メモリ・アドレス
またはその関連部分は、プログラム特有の制御情報と共
に、変換ルックアサイド・バッファ（ＴＬＢ）に将来の
参照のために記憶される。
【００２２】本発明は主に記憶制御装置３８ａ内に存在
するページ・ムーバ７１ａに関連する。ページ・ムーバ
７１ａは３つの主な機能を有する。第１に、ページ・ム
ーバは要求されると、データをＬ２キャッシュ、主メモ
リ５１または拡張メモリ１５１から、主メモリまたは拡
張メモリ内の別のロケーションに転送する。第２に、ペ
ージ・ムーバはデータをＣＰＵから主メモリまたは拡張
メモリに書込む。第３に、ページ・ムーバは所定のパタ
ーンまたはオール・ゼロを主メモリまたは拡張メモリの
ページに書込む。これら３つの全ての場合において、作
業がＣＰＵからページ・ムーバにオフロードされ、そし
てＬ２キャッシュだけが元のラインのコピーを保持する
場合に影響される。従って、コピーをＬ２キャッシュ
（またはＬ１キャッシュ）に書込むために、時間が消費
されることはない。
【００２３】図６に表されるように、ページ・ムーバは
４つの要求バッファ１００ａ乃至１００ｄを含み、各々
はコマンド、出所ＩＤ、宛先ＩＤ、"出所（From）"アド
レス、"出所（From）"キー、"宛先（To）"アドレス、"
宛先（To）"キー、状態ビット、記憶要求のための記憶
データ、及び応答バイトを記憶する。要求バッファから
オペランド解析されるライン要求のために、４つの１２
８バイトのライン・バッファ１０２ａ乃至ｄのプールが
使用可能である。これらについては以降で詳述される。
各ライン・バッファは出所アドレスまたは宛先アドレ
ス、データ・ライン、状態ビット及びそれに関連する要
求バッファＩＤを記憶する。以降で詳述されるように、
実行以前の続くステージにおいて、入出力ライン要求は
ライン・バッファから入出力実行スタック１０４に受渡
され、ＣＰＵライン要求はライン・バッファからＣＰＵ
実行スタック１０６に受渡される。各実行スタックは各
ライン要求に対応して、対応するライン・バッファへの
ポインタを含む。ページ・ムーバ制御装置１０８は、要
求バッファからライン・バッファへの要求のオペランド
解析及び受渡し、及びライン・バッファからスタックへ
のライン要求の受渡しを制御する。
【００２４】各ＣＰＵは３つの異なるタイプのコマンド
をページ・ムーバに発行する。ＣＰＵページ・コピー・
コマンドは、ページ・ムーバがデータを４Ｋ"出所"アド
レスから読出し、そのデータをターゲット（主メモリま
たは拡張メモリ）内の４Ｋ"宛先"アドレスに記憶すべき
ことを意味する。データがＬ２キャッシュに存在する
と、そのデータがそこから読出される（但しＬ２キャッ
シュの出所アドレスは無効にされない）。それ以外で
は、データは主メモリまたは拡張メモリから読出され
る。ＣＰＵページ・コピー及びパージ・コマンドは、ペ
ージ・ムーバがデータを４Ｋ"出所"アドレスから読出
し、そのデータを４Ｋ"宛先"アドレスに記憶すべきこと
を意味する。データがＬ２内で見い出され、そこから読
出されると、そのデータはＬ２キャッシュの出所アドレ
スにおいて無効にされる。ＣＰＵページ・コピー・オペ
レーション、ＣＰＵページ・コピー及びパージ・オペレ
ーションの両方において、主メモリまたは外部記憶装置
への記憶が、Ｌ２キャッシュ内の"宛先"アドレスにおい
て見い出されるあらゆるコピーを無効にする。
【００２５】ＣＰＵページ記憶コマンドは、ページ・ム
ーバが完全な４Ｋページ内の各アドレスに対して指定さ
れる実際のデータ、またはコマンドと一緒に供給される
４ワード・パターン（オール・ゼロも有りうる）を、完
全な４Ｋページに記憶すべきことを意味する。このコマ
ンドは、Ｌ２キャッシュ記憶アドレスにおいて見い出さ
れる任意のコピーを無効にする。ＣＰＵページ記憶コマ
ンドの場合には、宛先アドレスだけがコマンドに提供さ
れ、出所アドレスは存在しない。
【００２６】入出力プロセッサ５３ａ乃至５３ｄについ
ても、次の２つのコマンドを発行することができる。入
出力ページ・コピー・コマンドは、ページ・ムーバが４
Ｋ出所アドレスからデータを読出し、そのデータを４Ｋ
宛先アドレスに記憶すべきことを意味する。データがＬ
２キャッシュに存在する場合には、データはＬ２キャッ
シュから読出されるが、Ｌ２キャッシュの出所アドレス
は無効にされない。次に、データが宛先に記憶され、Ｌ
２コピーがＬ２キャッシュ宛先アドレスにおいて無効に
される。入出力ページ記憶ゼロ・コマンドは、ページ・
ムーバがオール・ゼロを４Ｋ宛先アドレスに記憶し、Ｌ
２キャッシュのＬ２キャッシュ宛先アドレスにおける任
意のコピーを無効にすべきことを意味する。
【００２７】図４乃至図９は、ＣＰＵ２２ａからの主メ
モリ内のデータを更新するためのＣＰＵページ記憶要求
のフローを表す（ステップ１１０）。ＣＰＵ２２ａはＬ
１インタフェース５２ａを介して、要求をトラフィック
・コップ５０ａに送信する（ステップ１１１）。要求
は、書込まれるページ・データ、宛先アドレス、すなわ
ちページ・データを記憶する開始アドレス、及びデータ
が主メモリ５１に記憶されるべきことを指定する。（或
いは、要求が記憶宛先として拡張メモリのアドレスを指
定してもよい。）要求は主メモリ要求であるので、トラ
フィック・コップ５０ａは、ＳＣインタフェース８５ａ
及びＬ２０インタフェース７４ａを介して、要求を記憶
制御装置３８ａのトラフィック・コップ７０ａに送信す
る。トラフィック・コップ７０ａはＣＰＵページ記憶要
求を受信し、これを以前にＣＰＵから受信した全てのタ
イプの要求より低位に優先順位付けする。トラフィック
・コップ７０ａはまた、（残りのＣＰＵ要求が実行され
る以前に）先に受信されようと後に受信されようと、全
てのタイプの入出力要求を全てのＣＰＵ要求より高位に
優先順位付けする。従って、トラフィック・コップ７０
ａは、あらゆる入出力プロセッサ要求をあらゆるＣＰＵ
要求より先にページ・ムーバに送信する。入出力プロセ
ッサ要求が存在しない場合には、ＣＰＵ要求をＦＩＦＯ
順序でページ・ムーバに送信する（ステップ１１２）。
【００２８】ページ・ムーバは全ての要求を即時記憶ま
たは実行することはできない。従って、ＣＰＵページ記
憶要求を受信後、ページ・ムーバ７１ａは４つの要求バ
ッファ１００ａ乃至１００ｄのいずれかが、要求を受信
するために使用可能かどうかを判断する（判断１１
６）。否定の場合、ページ・ムーバはビジー信号を要求
元のＣＰＵにトラフィック・コップ７０ａを介して返却
し、要求バッファが使用可能になると、ビジー・ビット
をセットしてＣＰＵに信号で知らせる（ステップ１１
７）。しかしながら、要求バッファ１００ａ乃至１００
ｄの１つが使用可能な場合、ページ・ムーバは受諾応答
を要求元のＣＰＵにトラフィック・コップ７０ａを介し
て返却する（ステップ１１８）。また、ページ・ムーバ
は使用可能な要求バッファに、上記定義された要求パラ
メータ及びＣＰＵにより提供されるページ・データをロ
ードする（ステップ１１８）。その後、ページ・ムーバ
７１ａはページ要求及びページ・データを、３２の連続
ページ・ラインに対応する３２の連続記憶要求と見なす
（上述のように、１ページ当たり３２ラインが存在す
る）。
【００２９】フローのこの時点で、要求を含む１乃至４
つの要求バッファが存在し、各々は局所的にラインに分
割されたそれぞれのページを有する。ページ・ムーバは
循環式に要求バッファを選択し（例えば要求バッファ１
００ａ、１００ｂ、１００ｃ、１００ｄ、１００
ａ、．．．）、次に各選択要求バッファに対応して、要
求元のＣＰＵが、要求バッファ内のアドレスに記憶する
権限を有するかどうかを判断する。従って、ページ・ム
ーバは主メモリ５１内のキー配列４９から宛先アドレス
のキーを要求し（ステップ１１９）、それを要求内のキ
ーと比較する（ステップ１２０）。要求元のＣＰＵが宛
先アドレスを更新する権限を有さないか、或いはキーの
読出しにエラーが存在するとコマンドは取り消され、適
切な応答を有するエラー信号がＣＰＵに送信される（ス
テップ１２１）。こうしたキー・エラーが存在しない場
合には、（キーが変更されない限り）４Ｋページに対し
て、もはやチェックが実行されるべきでないことを示す
ビットがセットされる。キー・インタフェースにおいて
任意のキーの状態が変更されると、そのキーのアドレス
がページ・ムーバに送信される。それに応答して、ペー
ジ・ムーバはアドレスを要求バッファ内の全てのアドレ
スと比較し、キーの変更により影響を受ける各要求に対
して、現在キー・チェックの非実行を示すビットをリセ
ットする。キー変更により影響されるアドレスを含む次
の要求が、リセットされたビットにもとづき、キー・チ
ェックを要求する。
【００３０】ＣＰＵが要求内で指定される宛先アドレス
に書込む権限を有する場合、ページ・ムーバは次に、各
選択された要求バッファ内の次のラインに対応して、使
用可能なライン・バッファを見い出そうと試みる（判断
１２２）。これは各要求バッファに対して、関連するラ
イン・バッファが使用可能かどうかのチェックを含む。
関連ライン・バッファが使用可能でない場合、ページ・
ムーバは別のライン・バッファ１０２が空（empty）か
どうか、及び選択された要求バッファがライン・バッフ
ァを待機中の最も高い優先順位の要求バッファかどうか
を判断する（判断１２３）。肯定の場合、または判断１
２２の応答が肯定の場合、ページ・ムーバは識別される
ライン・バッファ１０２に、ステップ１１８で選択され
た要求バッファから次のラインをロードする（ステップ
１２４）。次に、ページ・ムーバはオペランド解析済み
のライン記憶要求を、ライン・バッファからＣＰＵ実行
スタック１０６に配置する（ステップ１２６）。ページ
・ムーバはＣＰＵ実行スタックより先に、入出力実行ス
タックにサービスする。入出力スタックが空で、ＣＰＵ
のこのライン記憶要求が次のＣＰＵスタック上に存在す
ると（ステップ１２７）、ページ・ムーバはページ記憶
要求を記憶制御装置内のトラフィック・コップ７０ａに
発行する（ステップ１２８）。次に、トラフィック・コ
ップ７０ａはライン・データをライン・バッファから変
更ライン・バッファ（ＭＬＢ）／制御に送信する（ステ
ップ１２９）。ＭＬＢ／制御はバスの解放時に、ライン
・データを宛先（例では主メモリ）に送信する。データ
がＭＬＢに送信されると、トラフィック・コップ７０ａ
はまたコピー・ディレクトリ３９ａ−１をチェックし、
Ｌ２キャッシュ３２ａがこのページのコピーを含むかど
うかを判断する（判断１３０）。肯定の場合、トラフィ
ック・コップ７０ａはＬ２キャッシュ３２ａのこのライ
ンに対応して、無効信号をトラフィック・コップ５０ａ
に送信し、無効信号がＬ２ディレクトリ３４ａにコピー
される（ステップ１３１）。トラフィック・コップ５０
ａがＬ２キャッシュ内のコピーを無効にする間、トラフ
ィック・コップ５０ａ（Ｌ２キャッシュ制御装置の一
部）はまた、Ｌ１キャッシュのいずれかがこのページの
コピーを含むかどうかを判断するために、Ｌ１コピー・
ディレクトリ５４ａ乃至５４ｄをチェックする（判断１
３２）。そして、肯定の場合、無効信号をこのページの
コピーを含むＬ１キャッシュ・サブシステム内のＬ１デ
ィレクトリに送信する（ステップ１３３）。ラインをＭ
ＬＢに送信し、Ｌ２及びＬ１キャッシュを無効にした
後、ページ・ムーバはライン・バッファを解放する（ス
テップ１３４）。ステップ１２７乃至１３４と並行し
て、ページ・ムーバは、ライン・バッファ内に更にライ
ン要求が存在するかどうかを判断する（判断１３５）。
否定の場合、ページ・ムーバは対応する実行スタックに
コピーされたが、まだ完了されていないライン要求が、
ライン・バッファ内に存在するかどうかを判断する（判
断１３７）。これは実行されたばかりの要求を含む。肯
定の場合、ページ・ムーバは全てのライン記憶要求が完
了するまで待機し、最初にそれぞれの要求を発したＣＰ
Ｕに完了信号を送信する。
【００３１】判断１３５を再度参照して、更に実行され
るべきライン要求が存在すると、ページ・ムーバは判断
１２２に戻り、別のライン要求を実行するために、上述
の処理を繰返す。
【００３２】判断１２２の肯定応答を参照すると、ペー
ジ・ムーバがステップ１２４、１２６などを実行する
間、ページ・ムーバはまた前のライン・アドレスを１２
８バイト増分して、ページの次のラインの開始アドレス
を示す（ステップ１４０）。次にページ・ムーバは、結
果がページの終りを示すXXXXXで終了するかどうかを判
断する（判断１４２）。肯定の場合、ページ・ムーバは
増分を中止する。しかしながら、結果がページの終りを
示さない場合には、ページ・ムーバはキー・チェックが
要求されるかどうかを判断する（判断１４４）。キー・
チェックは、アドレスが新たなページの開始を示すか、
或いはページに対応するキーが最終チェック以来変更さ
れた場合に要求される。キー・チェックが要求される
と、ページ・ムーバはステップ１１９にループして戻
り、キーを上述のようにチェックする。
【００３３】次に図１０乃至図１３を参照しながら、入
出力プロセッサ５３ａによる入出力ページ・コピー要求
のフローについて説明する。入出力プロセッサ５３ａ
は、要求を入出力プロセッサ・インタフェース９７ａ
（または９９ａ）を介して、トラフィック・コップ７０
ａに送信する（ステップ１５０）。この要求は、コピー
元の主メモリ５１内のページの開始出所アドレス、及び
コピー先の主メモリ内の開始宛先アドレスを指定する
（或いは、要求が拡張メモリまたはＬ３キャッシュ内の
アドレスを指定してもよい）。次に、トラフィック・コ
ップ７０ａは要求を処理のために、以前に受信した全て
の入出力プロセッサ要求の後に、ページ・ムーバ７１ａ
に受渡す（ステップ１５２）。それに応答して、ページ
・ムーバは要求バッファ１００ａ乃至１００ｄの１つが
使用可能かどうかを判断する（ステップ１５６）。否定
の場合、ページ・ムーバはビジー・ビットをセットし
て、ビジー応答が要求元の入出力プロセッサに送信され
たことを示し、ビジー応答をトラフィック・コップ７０
ａに返却し、トラフィック・コップ７０ａはビジー応答
を要求元の入出力プロセッサに転送する（ステップ１５
８）。要求バッファの１つが使用可能な場合、ページ・
ムーバは要求をロードし、受諾信号をトラフィック・コ
ップ７０ａを介して、要求元の入出力プロセッサに返却
する（ステップ１６０）。次に、ページ・ムーバは出所
アドレスのキーを主メモリ・キー配列４９から要求し
（ステップ１６２）、このキーを要求元の入出力プロセ
ッサのキーと比較する。入出力プロセッサが必要な権限
を有さないと（ステップ１６４）、ページ・ムーバはキ
ー・エラー信号をトラフィック・コップ７０ａに返却
し、トラフィック・コップはキー・エラー信号を入出力
プロセッサに受渡す（ステップ１６６）。
【００３４】しかしながら、入出力プロセッサが要求バ
ッファ内で指定されるアドレスをアクセスする権限を有
すると、ページ・ムーバは次に、関連するライン・バッ
ファ１０２ａが解放されているかどうかを判断する（判
断１７２）。否定の場合、ページ・ムーバは、別のライ
ン・バッファ１０２ｂ乃至１０２ｄが入出力プロセッサ
５３ａに対して使用可能かどうかを判断する（判断１７
４）。肯定の場合、或いは判断１７２の応答が肯定の場
合、ページ・ムーバは入出力ページ・コピー要求のライ
ン・フェッチ要求部分を、実行スタック１０４上に配置
する（ステップ１７６）。このライン要求が次の実行ス
タック１０４上に来ると（判断１７７）、ページ・ムー
バはライン・フェッチ要求をトラフィック・コップ７０
ａに受渡し（ステップ１７８）、次にトラフィック・コ
ップ７０ａはデータ・ラインを主メモリ５１からフェッ
チする（但し、データがＬ２キャッシュまたはＭＬＢに
も存在する場合には、トラフィック・コップ７０ａはデ
ータをＬ２キャッシュまたはＭＬＢから代わりにフェッ
チする）。次に、トラフィック・コップ７０ａはデータ
をページ・ムーバに返却し、ページ・ムーバはライン・
バッファ内のデータをロードする（ステップ１８１）。
次に、ページ・ムーバは所望のメモリ・ロケーションに
書込むために、キー・チェックが要求されるかどうかを
判断する（判断１８２）。ライン・バッファ内のライン
がページの最初のラインであるか、或いは宛先アドレス
のキーが変更されていると、入出力プロセッサのキーが
チェックされなければならない。このチェックは、この
ページのキーをキー配列４９からフェッチし（ステップ
１８４）、次にこのページの要求と共に提供される入出
力プロセッサのキーを、主メモリからフェッチされるキ
ーと比較することにより実行される（ステップ１８
６）。入出力プロセッサが、要求内で指定されるアドレ
スへの書込み権限を与えられていないと、ページ・ムー
バはキー・エラー信号をトラフィック・コップ７０ａに
返却し、トラフィック・コップ７０ａはキー・エラー信
号を入出力プロセッサへ返却する（ステップ１８７）。
【００３５】それ以外では、ページ・ムーバは次に、丁
度フェッチを完了したライン・バッファに対応する記憶
要求を実行スタック１０４上に配置する（ステップ１８
８）。上述のように、入出力オペレーションはＣＰＵオ
ペレーションよりも高い優先順位を有し（判断１８
９）、このライン記憶要求がスタック１０４の最前部に
達すると、ページ・ムーバはそれをトラフィック・コッ
プ７０ａに送信し（ステップ１９２）、トラフィック・
コップ７０ａはライン・データをライン・バッファから
ＭＬＢに送信する（ステップ１９４）。データがＭＬＢ
に受信される間、トラフィック・コップ７０ａは記憶制
御装置内のコピー・ディレクトリをチェックし、Ｌ２キ
ャッシュがこのラインのコピーを含むかどうかを判断す
る（判断１９５）。肯定の場合、トラフィック・コップ
７０ａはこのラインに対して、無効信号をＬ２キャッシ
ュ・サブシステム３１ａのトラフィック・コップ５０ａ
に送信し、無効信号がＬ２ディレクトリ３４ａに記憶さ
れる（ステップ１９６）。トラフィック・コップ５０ａ
がＬ２キャッシュ内のコピーを無効にする間、Ｌ２制御
装置はまた、そのＬ１コピー・ディレクトリ５４ａ乃至
５４ｄをチェックして、任意のＬ１キャッシュがこのペ
ージのコピーを含むかどうかを判断し（判断１９７）、
肯定の場合、このラインのコピーを含むＬ１キャッシュ
・サブシステム内のＬ１ディレクトリに、無効信号を送
信する（ステップ１９８）。ラインをＭＬＢに送信し、
Ｌ２及びＬ１キャッシュのコピーを無効にした後、ペー
ジ・ムーバはライン・バッファを解放する（ステップ１
９９）。
【００３６】ステップ１８９乃至１９９と並行して、ペ
ージ・ムーバは要求バッファ内に更に要求が存在するか
どうかを判断する（判断２００）。否定の場合、ページ
・ムーバは対応する実行スタックにコピーされたが、ま
だ完了されていないライン要求が、ライン・バッファ内
に存在するかどうかを判断する（判断２０２）。肯定の
場合、ページ・ムーバはこれらの要求バッファを解放
し、最初にそれぞれの要求を発した入出力プロセッサに
完了信号を送信する（ステップ２０４）。
【００３７】再度判断２００を参照して、対応するスタ
ックに送信されたが、まだ完了されていない要求がライ
ン・バッファ内に存在する場合には、ページ・ムーバは
判断１７２に戻り、別のライン要求を実行するために、
上述の処理を繰返す。
【００３８】判断１７２の肯定応答を再度参照すると、
ページ・ムーバがステップ１７６、１７８などを実行す
る間、ページ・ムーバはまた前のライン・アドレスを１
２８バイト増分して、ページの次のラインの開始アドレ
スを示す（ステップ２１０）。次にページ・ムーバは、
結果がページの終りを示すXXXXXで終了するかどうかを
判断する（判断２１２）。肯定の場合、ページ・ムーバ
は増分を中止する。しかしながら、結果がページの終り
を示さない場合には、ページ・ムーバはキー・チェック
が要求されるかどうかを判断する（判断２１４）。キー
・チェックは、アドレスが新たなページの開始を示す
か、或いはページに対応するキーが最終チェック以来変
更された場合に要求される。キー・チェックが要求され
ると、ページ・ムーバはステップ１６２にループして戻
り、キーを上述のようにチェックする。
【００３９】入出力ページ記憶ゼロ・オペレーション
は、入出力ページ記憶ゼロ・コマンドがＣＰＵの代わり
に入出力プロセッサから発信され、明示的なデータが提
供されない、すなわちステップ１１８で、ページ・ムー
バがコマンドからオール・ゼロをライン・バッファに書
込むことを知る以外は、ＣＰＵページ記憶オペレーショ
ンと同一であり、図７乃至図９のように実行される。
【００４０】ＣＰＵページ・コピー・オペレーション
は、ＣＰＵページ・コピー・コマンドが入出力プロセッ
サの代わりにＣＰＵから発信され、トラフィック・コッ
プ５０ａを介してトラフィック・コップ７０ａに達する
以外は、入出力ページ・コピー・オペレーションと同一
であり、図１０乃至図１３のように実行される。
【００４１】ＣＰＵページ・コピー及びパージ・オペレ
ーションは、ＣＰＵページ・コピー及びパージ・コマン
ドが入出力プロセッサの代わりにＣＰＵから発信される
以外は、入出力ページ・コピー・オペレーションと同一
であり、図１０乃至図１３のように実行され、Ｌ２キャ
ッシュ（データがＬ２キャッシュに存在すると仮定）か
らのフェッチの間（ステップ１８０及び１８１）、ＣＰ
Ｕページ・コピー及びパージ・オペレーションは常に、
丁度フェッチされたばかりのＬ２コピーのＬ２キャッシ
ュ内の出所アドレスを無効にする。それに対して、ＣＰ
Ｕページ・コピー・オペレーションはフェッチ・オペレ
ーションの際に、Ｌ２コピーのＬ２キャッシュ内の出所
アドレスを無効にしない。ＣＰＵページ・コピー及びパ
ージ・オペレーション、ＣＰＵページ・コピー・オペレ
ーション、及び入出力ページ・コピー・オペレーション
の続く記憶オペレーションの間に、宛先アドレスに対応
するデータがＬ２キャッシュ内に存在すると、それが無
効にされる。
【００４２】図１４乃至図１５は、各要求バッファに割
当てるライン・バッファを決定する上述のステップ１１
９乃至１２０、及びステップ１７２乃至１７４の詳細を
表す。ここでページ・ムーバは、流れ図に相当するハー
ドウェアにより実現されることを述べておく。要求バッ
ファはラウンド・ロビン・シーケンスにより選択され
る。各要求バッファは選択されると、関連ライン・バッ
ファが解放されると、常にその関連ライン・バッファを
使用することができる。しかしながら、１つ以上のライ
ン・バッファが使用可能な場合、すなわち、対応する要
求バッファ内に要求が存在しない場合には、それらは最
も高い優先順位の要求バッファにより使用可能になる。
図１４乃至図１５は、要求バッファ１００ａに特有であ
るが、他のそれぞれの要求バッファについても同様に動
作される。ステップ４５０で、ページ・ムーバは要求バ
ッファ１００ａをロードする。次にページ・ムーバはラ
イン・バッファ１０２ａが使用可能かどうかを判断する
（判断４５２）。肯定の場合、ページ・ムーバはライン
・バッファ１０２ａに要求バッファ１００ａから次のラ
イン要求をロードする（ステップ４５３）。しかしなが
ら、ライン・バッファ１０２ａが要求バッファ１００ａ
からの以前の未実行のライン要求の記憶のために使用可
能でないと（或いは、要求が要求バッファ１００ａに記
憶されたより以前の、別の要求バッファからの以前の未
実行のライン要求の記憶のために使用可能でないと）、
ページ・ムーバは次に、別のライン・バッファが解放さ
れていないかどうか、及び要求バッファ１００ａが別の
ライン・バッファを捜し求めている最も高い優先順位の
要求バッファであるかどうかを判断するステップを実行
する。ステップ４５４で、ページ・ムーバは要求バッフ
ァ１００ｂ内に未処理の要求が存在するかどうかを判断
する。否定の場合、ページ・ムーバは（要求バッファ１
００ｃ及び１００ｄが現在ライン・バッファを捜し求め
ている場合、）要求バッファ１００ａが要求バッファ１
００ｃ及び１００ｄよりも高い優先順位を有するかどう
かを判断する。要求バッファ１００ａが要求バッファ１
００ｃ及び１００ｄよりも高い優先順位を有するか、ラ
イン・バッファを捜し求めているこれらの要求バッファ
の少なくともいずれかよりも高い優先順位を有するか、
或いは要求バッファ１００ｃ及び１００ｄのいずれもラ
イン・バッファを捜し求めていない場合、ページ・ムー
バは要求バッファ１００ａのライン要求をライン・バッ
ファ１０２ｂにロードする（ステップ４５８）。判断４
５６の応答が否定の場合、ページ・ムーバはステップ４
５２に戻り、ライン・バッファ１０２ａが現在使用可能
かどうかを判断し、上述のように１回目の繰返しを実行
する。ライン・バッファ１０２ａが判断４５２の次の繰
返しにおいても解放されていないとしても、ライン・バ
ッファ１０２ｂは解放されているかもしれない。従っ
て、要求バッファ１００ａよりも高い優先順位の要求バ
ッファが存在すると、要求バッファ１００ａはライン・
バッファ１０２ｂ乃至１０２ｄを使用することができ
ず、ライン・バッファ１０２ａの使用を維持することに
なる。（要求バッファ１００ａがライン・バッファ１０
２ｂに対して最も高い優先順位でない場合、要求バッフ
ァ１００ａはライン・バッファ１０２ｃまたは１０２ｄ
に対しても、同様に最も高い優先順位でないので、ライ
ン・バッファ１０２ｃまたは１０２ｄをチェックするポ
イントは存在しない。）
【００４３】判断４５４を再度参照して、１回目の繰返
しの間、要求バッファ１００ｂ内に未処理の要求が存在
すると、ページ・ムーバは判断４６４に移行し、要求バ
ッファ１００ｃ内に未処理の要求が存在するかどうかを
判断する。ステップ４５６及びステップ４６８は、上述
のステップ４５６及びステップ４５８と同様である。再
度判断４６４を参照して、１回目の繰返しの間、要求バ
ッファ１００ｂ及び１００ｃに未処理の要求が存在する
と、ページ・ムーバはステップ４７４乃至４７８に移行
する。これらは上述のステップ４５４乃至４５８と同様
である。任意のライン・バッファが要求バッファ１００
ａからのライン要求によりロードされると、ページ・ム
ーバはステップ４５２にループして戻り、要求バッファ
１００ａの次のライン要求のためのライン・バッファを
見い出すように試行する。
【００４４】次に、上述の処理が４つの要求バッファを
分け合う方法の例を示す。（１つの要求バッファ内に）
１つのＣＰＵ要求または入出力要求が存在し、他の３つ
の要求バッファ内に未処理の要求が存在しないと、ステ
ップ１１９乃至１３４またはステップ１７２乃至１９９
の３２回の連続的繰返しの間に、４つの全てのライン・
バッファが１つの要求に対応して使用される。最初の４
回の繰返しの間に、４つのライン・バッファは迅速なシ
ーケンスにより、最初の４つの要求を受信し、ページ・
ムーバは即座にそれらを実行スタックに受渡す。各ライ
ン要求がスタックに渡された後、ライン・バッファは次
のラインを受信するために解放される。未処理の要求を
有する１つの要求バッファだけが存在するので、これは
別のライン要求を各ライン・バッファの解放時にそれら
に受渡す。４つの全てのライン・バッファが、ただ１つ
の要求を満足するために使用されるので、要求は最小の
時間で実行される。
【００４５】（２つの要求バッファ内に）同一の優先順
位の２つの同時要求が存在する場合には、ステップ１１
９乃至１３４またはステップ１７２乃至１９９の４回の
繰返しの間に、一方の要求の２ラインのために２つのラ
イン・バッファが、また他方の要求の２ラインのために
２つのライン・バッファが提供される。各ライン・バッ
ファからのラインが実行スタックに渡された後、ライン
・バッファは次の要求バッファの次のラインを記憶する
ために解放される。ライン・バッファが２つの要求バッ
ファの間で、繰返し均等に振り分けられる。（３つの要
求バッファ内に）等しい優先順位の３つの保留の要求が
存在すると、繰返し、各要求は３分の２の回数分１つの
バッファを、３分の１の回数分２つのバッファを使用す
る。ある優先順位の２つの要求と、それより低い優先順
位の第３の要求が存在すると、各要求は関連するそれぞ
れのライン・バッファを使用し、更に２つの高い優先順
位の要求は、残りのライン・バッファの使用（異なる回
数）を分け合う。ある優先順位の２つの要求と、それよ
り高い優先順位の第３の要求が存在すると、各要求は関
連するそれぞれのライン・バッファを使用し、更に高い
優先順位の要求は残りのライン・バッファを使用する。
従って一般に、各要求バッファはその関連するライン・
バッファを使用し、残りのライン・バッファが存在する
と、それらが１つまたは複数の最も高い優先順位の要求
により共用される。
【００４６】J．W．Bishopらによる米国特許出願第１２
３４９５号（１９９３年９月１７日出願）は、図１６乃
至図１７に表される特定のハードウェア（但し、ページ
・ムーバ７１ａ及び７１ｂを除く）を開示する。上記米
国特許出願第１２３４９５号はまた、各々が４つのＬ１
キャッシュ・サブシステムのクラスタにサービスする２
つ（またはそれ以上）のＬ２キャッシュ・サブシステム
が提供されるフローを開示する。各Ｌ２キャッシュ・サ
ブシステムに対応して、別々の記憶制御装置が存在す
る。各Ｌ２キャッシュの制御装置の目的の１つは、それ
ぞれのＬ２キャッシュが必要なデータを含まない時に、
他のＬ２キャッシュを探索することである。他のＬ２キ
ャッシュが必要なデータを含む場合、データがこの他の
Ｌ２キャッシュからフェッチされる。各Ｌ２キャッシュ
の制御装置の別の目的は、それぞれのＬ２キャッシュ内
でデータが更新される時に、他のＬ２キャッシュ及び関
連するＬ１キャッシュ内のコピーを無効にすることであ
る。上記米国特許出願第１２３４９５号の階層キャッシ
ュ・システムの記憶制御装置３８ｂに、ページ・ムーバ
７１ａと同様の別のムーバ７１ｂが導入される。ＣＰＵ
ページ・コピー、ＣＰＵページ・コピー及びパージ、及
び入出力ページ・コピーのそれぞれのオペレーションに
おいて、ステップ１８０及びステップ１９５乃至１９８
は、図１６乃至図１７のクラスタ化キャッシュ構成に対
応して、要求元のＣＰＵまたは入出力プロセッサのＬ２
キャッシュがフェッチすべきデータを含まない時に、記
憶制御装置が更に、任意の他のＬ２キャッシュがデータ
のコピーを含むかどうかもチェックするように拡張され
る。他のＬ２キャッシュがデータを含み、要求元のＣＰ
Ｕまたは入出力プロセッサのＬ２キャッシュが含まない
場合、ページ・ムーバはステップ１８０で、データを他
のＬ２キャッシュからフェッチする。これらの任意のコ
ピー要求の続く記憶オペレーションの間に、ページ・ム
ーバはまた（ステップ１９５乃至１９６で）、無効信号
を宛先アドレスに対応する他のＬ２キャッシュに送信す
る。ＣＰＵページ記憶及び入出力ページ記憶ゼロのそれ
ぞれのオペレーションの場合には、ステップ１３０乃至
１３３において、図１６乃至図１７のクラスタ化キャッ
シュ構成に対応して、記憶制御装置が更に任意の他のＬ
２キャッシュがデータのコピーを含むかどうかをチェッ
クし、ページ・ムーバが宛先アドレスを含む全てのＬ２
キャッシュ・サブシステム内の全てのコピーを無効にす
るように拡張される。
【００４７】図１８乃至図２１は、上記米国特許出願第
１２３４９５号で述べられるクラスタ化キャッシュ・シ
ステム（ムーバ７１ａまたは７１ｂは含まず）の１つの
クラスタの詳細ブロック図を表す。
【００４８】
【００４９】
【００５０】
【００５１】
【発明の効果】以上説明したように、本発明によれば、
データをＬ２キャッシュに書込むことなく、ＣＰＵがデ
ータを主メモリまたは拡張メモリ内のあるロケーション
から、主メモリまたは拡張メモリ内の別のロケーション
にコピーすることが可能な階層キャッシュ・システムを
提供することができる。
【００５２】更に本発明によれば、ＣＰＵによる最小の
制御を要求する上述のタイプの階層キャッシュ・システ
ムを提供することができる。
【００５３】
【図面の簡単な説明】
【図１】本発明による階層２レベル・キャッシュ・シス
テムのブロック図である。
【図２】図１の２レベル・キャッシュ・システムの詳細
なブロック図である。
【図３】図１の２レベル・キャッシュ・システムの詳細
なブロック図である。
【図４】図１の２レベル・キャッシュ・システムの詳細
なブロック図である。
【図５】図１の２レベル・キャッシュ・システムの詳細
なブロック図である。
【図６】図１のキャッシュ・システム内のページ・ムー
バ及び他のハードウェアのブロック図である。
【図７】本発明による図１のキャッシュ・システム内の
ＣＰＵページ記憶オペレーションの流れ図である。
【図８】本発明による図１のキャッシュ・システム内の
ＣＰＵページ記憶オペレーションの流れ図である。
【図９】本発明による図１のキャッシュ・システム内の
ＣＰＵページ記憶オペレーションの流れ図である。
【図１０】本発明による図１のキャッシュ・システム内
の入出力ページ・コピー・オペレーションの流れ図であ
る。
【図１１】本発明による図１のキャッシュ・システム内
の入出力ページ・コピー・オペレーションの流れ図であ
る。
【図１２】本発明による図１のキャッシュ・システム内
の入出力ページ・コピー・オペレーションの流れ図であ
る。
【図１３】本発明による図１のキャッシュ・システム内
の入出力ページ・コピー・オペレーションの流れ図であ
る。
【図１４】図７乃至図９のＣＰＵページ記憶オペレーシ
ョン及び図１０乃至図１３の入出力ページ・コピー・オ
ペレーションにおけるバッファリング処理の詳細な流れ
図である。
【図１５】図７乃至図９のＣＰＵページ記憶オペレーシ
ョン及び図１０乃至図１３の入出力ページ・コピー・オ
ペレーションにおけるバッファリング処理の詳細な流れ
図である。
【図１６】米国特許出願第１２３４９５号で開示される
クラスタ化キャッシュ・システム（ページ・ムーバ不
在）のハイレベル・ブロック図である。
【図１７】米国特許出願第１２３４９５号で開示される
クラスタ化キャッシュ・システム（ページ・ムーバ不
在）のハイレベル・ブロック図である。
【図１８】図１６及び図１７のクラスタ化キャッシュ・
システムの１つのクラスタの詳細な図である。
【図１９】図１６及び図１７のクラスタ化キャッシュ・
システムの１つのクラスタの詳細な図である。
【図２０】図１６及び図１７のクラスタ化キャッシュ・
システムの１つのクラスタの詳細な図である。
【図２１】図１６及び図１７のクラスタ化キャッシュ・
システムの１つのクラスタの詳細な図である。
【符号の説明】
２０ 階層キャッシュ・システム ２２ａ、２２ｂ、２２ｃ、２２ｄ 中央処理ユニット
（ＣＰＵ） ２３ａ、２３ｂ、２３ｃ、２３ｄ レベル１（Ｌ１）キ
ャッシュ・サブシステム ２４ａ、２４ｂ、２４ｃ、２４ｄ 命令キャッシュ ２６ａ、２６ｂ、２６ｃ、２６ｄ Ｌ１ディレクトリ ２８ａ、２８ｂ、２８ｃ、２８ｄ Ｌ１キャッシュ制御
装置 ３１ａ レベル２（Ｌ２）キャッシュ・サブシステム ３２ａ Ｌ２命令キャッシュ ３４ａ Ｌ２ディレクトリ ３８ａ 記憶制御装置 ４９ キー配列 ５０ａ トラフィック・コップ ５１ 主メモリ ５２ａ Ｌ１０インタフェース・キュー ５３ａ、５３ｂ、５３ｃ、５３ｄ 入出力プロセッサ ５４ａ、５４ｂ、５４ｃ、５４ｄ コピー・ディレクト
リ ５６ａ 置換ディレクトリ ６０ａ、８０ａ アドレス・バス ６２ａ、６２ｂ、６２ｃ、６２ｄ、８２ａ、８４ａ 比
較器 ６６ａ セレクタ ６７ａ ステータス・バス ６８ａ ステータス配列 ７０ａ 記憶制御装置トラフィック・コップ回路 ７１ａ ページ・ムーバ ７４ａ Ｌ２０インタフェース ７８ａ 変更ライン・バッファ（ＭＬＢ）・ディレクト
リ ８４ 記憶制御装置インタフェース ８５ａ ＳＣインタフェース ９２ａ 物理アドレス変換器 ９４ａ、９４ｂ、９４ｃ、９４ｄ インタフェース ９７ａ、９９ａ 入出力インタフェース・キュー １００ａ、１００ｂ、１００ｃ、１００ｄ 要求バッフ
ァ １０２ａ、１０２ｂ、１０２ｃ、１０２ｄ ライン・バ
ッファ １０４ 入出力実行スタック １０６ ＣＰＵ実行スタック １０８ ページ・ムーバ制御装置 １５１ 拡張メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・エンブリ・カーマック、ジ ュニア アメリカ合衆国55901、ミネソタ州ロチ ェスター、アパートメント ケイ33、ノ ース・ウエスト、フォーティ・ファース ト・ストリート 2015 (72)発明者 パトリック・ウェイン・ガラガー アメリカ合衆国55901、ミネソタ州ロチ ェスター、ノース・ウエスト、ストニ ー・クリーク・レーン 3904 (72)発明者 ステファン・ピーター・ジャコウスキー アメリカ合衆国13760、ニューヨーク州 エンディコット、ウエスト・エドワー ド・ストリート 115 (72)発明者 グレゴリー・ロバート・クラウダ アメリカ合衆国13760、ニューヨーク州 エンドウェル、プラザ・ドライブ 2724 (72)発明者 ロバート・ウエイト・シーゲル アメリカ合衆国13760、ニューヨーク州 エンディコット、アパートメント 26、 ボーント・ヒル・ロード 207 (56)参考文献 特開 平４−175948（ＪＰ，Ａ) 特開 平５−181746（ＪＰ，Ａ) 特開 平５−233443（ＪＰ，Ａ) 特開 平５−233442（ＪＰ，Ａ) 特開 平５−127999（ＪＰ，Ａ) 特開 昭63−240650（ＪＰ，Ａ) 特開 昭63−201850（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のＣＰＵのデータをそれぞれ記憶する
    ための複数の第１レベル・キャッシュ・サブシステム
    と、 前記複数の第１レベル・キャッシュ・サブシステムのデ
    ータを保持するための第２レベル・キャッシュ・サブシ
    ステムと、 前記第２レベル・キャッシュ・サブシステムに結合され
    る主メモリと、 前記第２レベル・キャッシュ・サブシステム及び前記主
    メモリに結合され、前記主メモリ内の１つのロケーショ
    ンの内容を前記主メモリ内の別のロケーションにコピー
    するためのコピー要求が１つの前記ＣＰＵから発行され
    ることに応答して、前記１つのロケーションの内容が前
    記第１または第２レベル・キャッシュ・サブシステム内
    に保持されていない場合は、前記１つのロケーションか
    らその内容をフェッチし、当該フェッチされた内容を、
    前記第１または前記第２レベル・キャッシュ・サブシス
    テム内にコピーすることなく、前記第１及び前記第２レ
    ベル・キャッシュ・サブシステムとは別個に設けられた
    一のバッファ内に一時的に格納するとともに、当該格納
    された内容を前記一のバッファから前記別のロケーショ
    ンに書き込むためのページ・ムーバ手段と、 前記コピー要求が前記１つのＣＰＵから発行されること
    に応答して、前記第２レベル・キャッシュ・サブシステ
    ム内に前記別のロケーションの内容が保持されているか
    否かを検知し、保持されている場合には、当該保持され
    ている内容を無効化するための無効化手段とを備えるこ
    とを特徴とする、階層キャッシュ・システム。
  2. 【請求項２】前記無効化手段は、前記コピー要求が前記
    １つのＣＰＵから発行されることに応答して、少なくと
    も１つの前記第１レベル・キャッシュ・サブシステム内
    に前記別のロケーションの内容が保持されているか否か
    を検知し、保持されている場合には、当該保持されてい
    る内容を無効化することを特徴とする、請求項１記載の
    階層キャッシュ・システム。
  3. 【請求項３】前記無効化手段は、前記第２レベル・キャ
    ッシュ・サブシステム内のデータのアドレスを保持する
    コピー・ディレクトリと、前記別のロケーションのアド
    レスを前記コピー・ディレクトリ内の前記アドレスと比
    較する手段とから成ることを特徴とする、請求項１記載
    の階層キャッシュ・システム。
  4. 【請求項４】前記ページ・ムーバ手段が、前記複数のＣ
    ＰＵからの要求を保持するための複数の要求バッファ
    と、前記複数のキャッシュ・サブシステムに関連して設
    けられ且つ前記一のバッファを含む複数のデータ・セグ
    メント・バッファとから成り、 少なくとも１つの前記要求バッファが未処理の要求を保
    持していない場合は、前記少なくとも１つの要求バッフ
    ァに関連する前記データ・セグメント・バッファが、未
    処理の要求を保持している他の前記要求バッファに対し
    割り当てられることを特徴とする、請求項１記載の階層
    キャッシュ・システム。
  5. 【請求項５】前記少なくとも１つの要求バッファに関連
    する前記データ・セグメント・バッファが、未処理の要
    求を保持している前記他の要求バッファに対し、当該他
    の要求バッファの優先順位に基づいて割り当てられるこ
    とを特徴とする、請求項４記載の階層キャッシュ・シス
    テム。
  6. 【請求項６】前記少なくとも１つの要求バッファに関連
    する前記データ・セグメント・バッファが、未処理の要
    求を保持している前記他の要求バッファに対し、所定の
    期間にわたって均等に割り当てられることを特徴とす
    る、請求項４記載の階層キャッシュ・システム。
  7. 【請求項７】前記ページ・ムーバ手段は、前記１つのロ
    ケーションの内容が前記別のロケーションにコピーされ
    ている間に、前記１つのＣＰＵが別のデータを少なくと
    も１つの前記第１レベル・キャッシュ・サブシステムま
    たは前記第２レベル・キャッシュ・サブシステムに書き
    込むことができるように、前記１つのＣＰＵとは別個に
    設けられた処理ハードウェアから成ることを特徴とす
    る、請求項１記載の階層キャッシュ・システム。
  8. 【請求項８】複数のＣＰＵのデータをそれぞれ記憶する
    ための複数の第１レベル・キャッシュ・サブシステム
    と、 前記複数の第１レベル・キャッシュ・サブシステムのデ
    ータを保持するための第２レベル・キャッシュ・サブシ
    ステムと、 前記第２レベル・キャッシュ・サブシステムに結合され
    る主メモリと、 前記第２レベル・キャッシュ・サブシステム及び前記主
    メモリに結合され、前記主メモリ内の１つのロケーショ
    ンの内容を前記主メモリ内の別のロケーションにコピー
    するためのコピー要求が１つの前記ＣＰＵから発行され
    ることに応答して、前記１つのロケーションの以前の内
    容が前記第２レベル・キャッシュ・サブシステム内に保
    持されている場合は、前記１つのロケーションからその
    現内容をフェッチし、当該フェッチされた現内容を、前
    記第１または前記第２レベル・キャッシュ・サブシステ
    ム内にコピーすることなく、前記第１及び前記第２レベ
    ル・キャッシュ・サブシステムとは別個に設けられた一
    のバッファ内に一時的に格納するとともに、当該格納さ
    れた現内容を前記一のバッファから前記別のロケーショ
    ンに書き込むためのページ・ムーバ手段と、 前記コピー要求が前記１つのＣＰＵから発行されること
    に応答して、前記第２レベル・キャッシュ・サブシステ
    ム内に保持されている前記１つのロケーションの前記以
    前の内容を無効化するとともに、前記第２レベル・キャ
    ッシュ・サブシステム内に前記別のロケーションの内容
    が保持されているか否かを検知し、保持されている場合
    には、当該保持されている内容を無効化するための無効
    化手段とを備えることを特徴とする、階層キャッシュ・
    システム。
  9. 【請求項９】前記無効化手段は、前記コピー要求が前記
    １つのＣＰＵから発行されることに応答して、少なくと
    も１つの前記第１レベル・キャッシュ・サブシステム内
    に前記１つのロケーションの前記以前の内容及び前記別
    のロケーションの内容が保持されているか否かを検知
    し、保持されている場合には、当該保持されている内容
    を無効化することを特徴とする、請求項８記載の階層キ
    ャッシュ・システム。
JP7021735A 1994-05-12 1995-02-09 階層キャッシュ・システム Expired - Lifetime JP2784464B2 (ja)

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