JPH04175948A

JPH04175948A - 情報処理装置

Info

Publication number: JPH04175948A
Application number: JP2302419A
Authority: JP
Inventors: Osamu Nishii; 修西井; Kunio Uchiyama; 邦男内山; Hirokazu Aoki; 郭和青木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1992-06-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は複数のプロセッサ、主記憶装置、およびキャッ
シュメモリを有する情報処理装置に関する。

〔従来の技術〕

公知例（特許公報又は文献基）キャッシュメモリについての基礎的技術については「ニ
ー・シー・エムコンピユーテイング・サーベイ第１４巻
３、号４７３−５３０ページ（Ｃｏｉ＋ｐｕｔｉｎｇ　
５ｕｒｖｅｙｓ、　ＹｏＱ、１４．　Ｎｏ、３ｙ　ｐ　
ｐ。

４７３−５３０）Ｊで詳しく論じている。また。

キャッシュメモリの無効化技術については「日経エレク
トロニクス１９８９年６月２６日号１０３−１５２ペー
ジ」にて実例が示されている。

キャッシュメモリとは主記憶に比べ、容量は小さいが、
高速のアクセス（読み出し／書き込み）が可能なメモリ
であり、プロセッサのごく近くにおき、プロセッサのア
クセスを高速に行う目的でおかれる。

主記憶とプロセッサの間のデータの転送時間はプロセッ
サの内部処理時間の数倍になるため、データを実行のつ
ど読みだしていたのでは、処理を高速化することはでき
ない、一方プロセッサは主記憶全体をアクセスの対象と
しているが、ごく短時間の間にはそのうちのごく一部分
にアクセスは集中している。そこで主記憶の情報の一部
をキャッシュメモリにコピーし、プロセッサのアクセス
のほとんどをキャッシュメモリとの間で実行すれば、平
均的にアクセス時間を短縮することが可能となる。

キャッシュメモリは記憶をブロックという適当な大きさ
を単位にして管理する。各ブロックはそれぞれ主記憶の
ある箇所と対応し、その箇所のデータの写しを保持して
いる。この記憶をデータアレイとよぶ。加えて各ブロッ
クが主記憶のどの箇所に対応しているかは動的に変化す
ることが可能であり、そのアドレスの情報もキャッシュ
メモリに保持されている。この記憶部分をアドレスアレ
イという。

プロセッサのアクセスのほとんどをキャッシュメモリと
の間で行なうようにするためには、最近に頻繁にアクセ
スせれたデータはキャッシュ内におかれるべきであるし
、その反対に最近に全くアクセスされていないデータは
必ずしもキャッシュ内におかれるべきではない、キャッ
シュメモリは上に述べた要求を満たすような制御を行な
う。その制御を読み出し時を例に取って説明すると次の
ようになる。

キャッシュ内のデータをアクセスしたときにはそのデー
タの属するブロックを保持し続け、キャッシュ内に存在
しないデータをアクセスしたときには、主記憶上でその
データを含む１ブロックをキャッシュ内に転送し、その
代わりに、キャッシュ内で最近使われていない１ブロッ
クを追い出す。

次に階層キャッシュについて説明する。階層キャッシュ
とは、プロセッサと主記憶との間に複数のキャッシュメ
モリが直列に結合しであるものをいう０階層キャッシュ
構成を取ることによってキャッシュの効果をより高める
ことが期待できる。

２層キャッシュの実例を１つ挙げる。命令解読部、命令
実行部、およびキャッシュメモリを合わせて一つの半導
体素子として形成したマイクロプロセッサユニットがあ
り、上記ユニットと主記憶装置との間にさらに別のキャ
ッシュメモリを置く場合がこれに相当する。この場合上
記マイクロプロセッサユニット内のキャッシュは物理的
にも論理的にも内側のキャッシュであり、他方は外側の
キャッシュである。外側のキャッシュは命令解読部や命
令実行部である本来のプロセッサと内側のキャッシュと
を合わせて１つのプロセッサとみなすことによって動作
する。３眉以上のキャッシュも同様にして考えることが
できる。３層以上のキャッシュをもつシステムでは最も
外側のキャッシュを外側のキャッシュ、それ以外のキャ
ッシュを内側のキャッシュと以下では呼ぶことにする。

主記憶に対し、直接にアクセスを行なうのは外側のキャ
ッシュであることに注意されたい。

また複数のプロセッサが主記憶を共有し、並列動作する
場合においてもキャッシュメモリを使用することができ
る。この場合、キャッシュメモリは各プロセッサごとに
独立した記憶をもつものと、あるいは同じ記憶を複数の
プロセッサが共有して使用する２つの方法がある。２層
キャッシュの場合、外側、内側のキャッシュともプロセ
ッサごとに異なるキャッシュをもつ方法、内側のキャッ
シュのみ各プロセッサが独立してもち、外側のキャッシ
ュはプロセッサが共有して使用する方法、さらには内側
、外側のキャッシュとも各キャッシュが共有して使用す
る方法が考えられる。

次にキャッシュメモリの無効化の方法について説明する
にこで説明するキャッシュメモリの無効化とは主記憶装
置への書き込みに関連し、記憶内容の一部を保つために
行なわれる。主記憶装置にアクセスするためのバスを主
記憶アドレスバス。

主記憶データバスと呼ぶ。主記憶アドレスバス、主記憶
データバスには１つ、または複数の最外側のキャッシュ
、および入出力装置がつながれている。そのとき入出力
装置やキャッシュから主記憶に対し書き込みが行なわれ
た場合に無効化の動作を行う必要がある。

無効化の動作は、書き込みを行なったキャッシュ以外の
すべてのキャッシュについて行われ、もし書き込みをし
たアドレスを含むブロックがキャッシュ内に存在するな
らば、それはもはや最新の情報でなくなるからデータの
一致の原則のため、そのブロックを無効化する。無効化
は例えば各ブロックごとに、そのブロックが有効である
ことを示す１ビツトのフラグ（記憶部）を設け、無効化
するときにはそのフラグを０にすることによって可能で
ある。

しかしながら、この無効化を特に階層キャッシュ構造を
もつ情報処理装置において行うには、困難な点がある。

その理由を図を用いて説明しよう。

２層のキャッシュメモリをもつシステムの例を第２図に
示す。１１０はプロセッサ、１１１は内側のキャッシュ
、１１２は外側のキャッシュである。

プロセッサ１１０と内側のキャッシュ１１１はプロセッ
サアドレス線１１３、プロセッサデータ線１１４を用い
てデータの授受を行なう。内側のキャッシュ１１１と外
側のキャッシュ１１２はキャッシュ間アドレス線１１５
、キャッシュ間データ線１１６を用いてデータの授受を
行なう。主記憶装置１３０に対するデータの授受はすべ
て主記憶アドレスバス１３１、主記憶データバス１３２
を用いて行なう。主記憶アドレスバス１３１、主記憶デ
ータバス１３２には主記憶装置１３０の他ニ外側のキャ
ッシュ１１２．および入出力装置１３３がつながってい
る。

このとき主記憶装置１３０に対し、入出力装置１３３が
書き込みを行うと、外側のキャッシュ１１２は主記憶バ
スアドレス線１３１を受信することができるので、主記
憶装置１３０に書き込みが行われたという情報、および
書き込まれたアドレスを知ることができる。ゆえにその
アドレスが属するブロックが存在するかどうか調入、存
在するならそのブロックを無効化すればよい。これに対
し内側のキャッシュ１１１で以上に述べた制御を行うこ
とは容易ではない。キャッシュ間バスと主記憶バスはま
ったく独立に動作しているため、内側のキャッシュ１１
１は主記憶装置１１３０に対する書き込みを知ることが
できないからである。

この困難点に対して従来行われた無効化の方法には２つ
の方法がある。

その第１の方法は「日経エレクトロニクス１９８９年６
月２６日号１１７−１３０ページ」に２層キャッシュ構
成の例が記載されている。第１の方法においては主記憶
装置への書き込みの度に、書き込みが行われたという情
報と、書き込みアドレスを外側のキャッシュから内側の
キャッシュへ通知する。

第１の方法を第２図の例で説明すると、キャッシュ間ア
ドレス線１１５を双方向バスにして、主記憶装置１３０
の書き込みの度に外側のキャッシュ１１２がキャッシュ
間バスのバスマスタとなり、主記憶アドレスバス１３１
上のアドレスをキャッシュ間アドレスバス１１５に流し
、かつこの動作が無効化の動作であると知らせる。する
と内側のキャッシュは主記憶装置１３０に対する書き込
みをすへて知ることができるので無効化制御を正しく行
うことができる。

しかし、第１の方法を採用すると欠点が生じる。

欠点の１つはキャッシュ１１１，１１２の制御回路が複
雑化することである。もう１つの欠点は外側のキャッシ
ュ１１２から内側のキャッシュ１１１への情報通知の度
に、本来の内側のキャッシュ１１１と外側のキャッシュ
１１２の間のデータ授受は一時的中断を受けるため、そ
の結果処理効率を低下させることである。特に複数のプ
ロセッサと複数のキャッシュが主記憶装置を共有するシ
ステムにおいては主記憶への書き込み頻度はプロセッサ
の個数分多くなるので、この処理効率の低下は著しくな
る。

第２の方法は「日経エレクトロニクス１９８９年６月２
６日号１４１−１５２ページ」に記載されている。この
方法は主記憶バスのアドレス信号を直接内側のキャッシ
ュに直接与え、無効化を行わせるものである。この方法
においては第１の方法に見られたような複雑な制御を必
要とせず、効率の低下もないが１問題となるのは内側の
キャッシュの外部端子が、第２の方法を用いない場合と
比べ、新たにアドレス信号線の本数必要となることであ
る。最近のマイクロプロセッサの如き情報処理装置は３
２ビツトのアドレスをもち、内側のキャッシュのブロッ
ク長は１６（２の４乗）バイトであるので、キャッシュ
のブロックを単位をする３２−４＝２８ビツトのアドレ
ス信号端子を余分に必要とする。

多くの場合、内側のキャッシュと外側のキャッシュはＩ
ＩＣ当りの論理規模の制限から別のＩＣにおかれる。そ
の場合、今述べた端子数の増加は内側のキャッシュを含
むＩＣのピン数の増加につながり、ＩＣの製造コストを
高くするか、場合によってはＩＣのパンケージング自体
を不可能にする。また、仮に内側のキャッシュと外側の
キャッシュを同−ＩＣ内に形成した場合でも端子数の増
加はＩＣ内部の配線量を増加し、ＩＣの面積増加、ひい
ては製造コストの増加につながる。

〔発明が解決しようとする課題〕本発明の目的は階層キャッシュ構成をとる情報処理装置
において、従来の方法に伴う問題を解決するものである
。すなわち、本発明は、階層キャッシュ構成において、
データの無効化を完全に行いながら、従来例の第１の方
法のように制御の複雑化と、処理速度の低下をもたらさ
ず、従来例の第２の方法のように内側のキャッシュの外
部端子数を大きく増加させないことを目的とするもので
ある。

〔課題を解決するための手段〕

本発明においては、主記憶アドレス信号のうち、キャッ
シュメモリの１ブロックを単位をするアドレスのさらに
一部分の信号を、ある１つの、ないしは複数の階層のキ
ャッシュに直接に入力する。

この一部分のアドレス信号を、以下部分アドレス信号と
呼ぶ。部分アドレスを受は取ったキャッシュメモリは自
らの記憶部のうち、当該部分アドレスにあてはまるブロ
ックを無効化する。部分アドレスではアドレスの一部は
不定値であるから、当該部分アドレスにあてはまるブロ
ックは複数個存在する可能性がある。その場合はその複
数個のブロックをすべて無効化する。しかしながら、適
当なハードウェアを用いれば、複数個のブロックの無効
化を１回の手続きによって行うことができるので、無効
化するブロックが複数個存在することは、無効化処理時
間の増加には必ずしもつながらない。

この部分アドレス信号は、原理的にはキャッシュメモリ
の１ブロックを単位をするアドレスのビット集合のうち
の任意の真部分集合でよい。その部分アドレスの選択は
各々の情報処理装置ごとに適切なものが選ばれるべきで
ある。しかしながら、その選択に当っては、ハードウェ
アと処理効率の面から有利であるものが望ましい。

そこで本発明では該部分アドレスの選択方法の１つとし
て、カラムアドレスをすべて含むように部分アドレスを
選択する方法を、ハードウェアの構成にとって有利であ
るものとして開示する。カラムアドレスについてはキャ
ッシュの専門家には既知のことであろうが、ここで説明
する。キャッシュのブロックアドレス、すなわち、ブロ
ックを単位とするアドレスはビット番号によってタグア
ドレスとカラムアドレスに分けられる。タグアドレスと
はキャッシュ記憶のアドレスアレイに格納される範囲の
アドレスであり、カラムアドレスはブロックアドレスの
うちタグアドレス以外の部分である。

本部分アドレスの選択方法が有効である理由はキャッシ
ュメモリはほぼ例外なく、メモリ内で１回にアクセスす
るビット数が過大に多くなるのを防止するために、カラ
ムアドレスで指定された記憶ビットのみをアクセスする
からである。このようにカラムアドレスで指定された記
憶ビットのみをアクセスするキャッシュメモリでは、も
し部分アドレスがカラムアドレスのすべてを含んでいな
いと、部分アドレスにあてはまるカラムアドレスが−意
に決まらない。すなわち、無効化される可能性のあるカ
ラムが複数個存在することになり、無効化のためのキャ
ッシュメモリの物理的アクセスが複数団栗することにな
り、処理速度を低下する要因となる。本発明に記載した
部分アドレスの選択方法によれば、カラムアドレスは一
意に決まるので、無効化のためのアクセスは一度ですむ
。

さらに、以上に述べた部分アドレスの選択方法の中で、
処理速度の観点から適する方法として、キャッシュの１
ブロックを単位をするアドレスの中の下位から連続する
アドレスを使用する選択方法を開示する。部分アドレス
にあてはまるブロックを無効化すると、主記憶アドレス
が属するブロックを無効化することはもちろんであるが
１部分アドレスにあてはまるそれ以外のブロックはデー
タは正しいにもかかわらず無効化され、そのデータは以
降のプロセッサの使用に供せられなくなる。

以下、このことを不本意な無効化とよぶ。不本意な無効
化のためキャッシュミス（キャッシュ内に要求データが
存在しないこと）が増加し、処理が遅延するので不本意
な無効化を最小化するべきである。ところで、アクセス
の局所性から、短時間の間のプロセッサのアクセスアド
レス集合には、上位アドレスのみ共通で下位アドレスは
異なる組み合わせは多いが、下位アドレスのみ共通で上
位アドレスは異なる組み合わせは少ないという傾向があ
る０本発明により示される下位から連続するアドレスを
部分アドレスとして用いると、その不本意な無効化は下
位アドレスのみ共通で上位アドレスは異なるアドレスに
起こるのみであるから、その発生頻度は少なくなる傾向
となり、処理速度の向上につながる。

〔作用〕

本発明によって示された部分アドレスを使用することに
よって階層キャッシュ構成の情報処理装置において、複
雑な制御を必要とせず、また内側のキャッシュの端子数
の増加を従来例に比べて小さく抑えつつキャッシュメモ
リの完全な無効化制御が可能となる。

さらに部分アドレスとして、キャッシュのカラムアドレ
スを含むようなアドレスを用いることによって、無効化
のキャッシュメモリアクセス回数を１回ですませること
にでき、処理効率の低下をもたらさない。

さらに部分アドレスとして、キャッシュのブロックを単
位をするアドレスのうち下位から連続するアドレスを用
いることにより、主記憶アドレスが属するブロック以外
のブロックが無効化されることによる処理速度の低下を
低減することができる。

最後に、本発明は複数階層のキャッシュにおいて特に有
効であるが、必ずしも複数の複数階層のキャッシュを有
する情報処理装置に適用を限られる訳ではない。単一階
層のキャッシュに対しても本発明の部分アドレスは適用
可能である。階層数に限定されない作用を以下に列挙す
る。

キャッシュの無効化処理のために比較器を専用にもつな
らば、本発明によりその比較器の論理規模を小さくする
ことができる。また、比較すべき信号線の本数が削減さ
れるので、ＩＣ内の配線の面積を減らすことができる。

また、アドレスアレイのタグの部分を無効化処理のため
に２ポート化する必要があるとき、本特許の使用により
２ボート化するべきビット数を低減することができる。

また、比較器の比較ビット数の減少に関連して、主記憶
バスの値が確定してから、無効化処理を起動するまでの
、信号遅延時間も減少する。

〔実施例〕

第１図に本情報処理装置のメモリアクセスに関する部分
の全体図を示す。本情報処理装置は２個のプロセッサと
１個の入出力装置からなる。１０はプロセッサ、１１は
内側のキャッシュ、１２は外側のキャッシュである。本
情報処理装置のプロセッサ１０と内側のキャッシュ１１
．また外側のキャッシュ１２の間のデータの授受は４８
ビット方式のアドレスと６４ビット方式のデータを使用
して行われる。データは６４ビツト、すなわち。

８バイト１回に授受できるから、４８ビット方式のアド
レスのうち下位３ビツトは不要で、物理的には４８ビツ
トのうちの上位４５ビツトのアドレ入信量線として実現
する。６４ビット方式のデータ線は物理的にも６４ビツ
トの信号線によって実現する。

プロセッサ１０と内側のキャッシュ１１はＰＡ（４７−
３）という名称の４５ビツトのプロセッサアドレス！１
３．ＰＤ（６３−０）という名称の６４ビツトのプロセ
ッサデータ線１４を使用して情報の授受を行う。ただし
、ＰＡ（４７−３）はＰＡ（４７）、ＰＡ（４６）、・
・　、ＰＡ（３）という４５本の信号線をまとめてあら
れす記法である。

また、カッコの中の数字はビット番号である。内側のキ
ャッシュ１１と外側のキャッシュ１２はＣＡ（４７−３
）という名称の４５ビツトのキャッシュ間アドレス線１
５、ＣＤ（６３−０）という名称の６４ビツトのキャッ
シュ間データ線１６を使用して情報の授受を行う、２０
−２６は１０−１６と全く同じもので構成されているの
で説明は省略する。ただし、信号名の混用を防ぐため。

２３−２６の信号線名称はそれぞれＰＡ’（４７−３）
、ＰＤ’　（６３−０）、ＣＡ’　（４７−３）。

ＣＤ’　（６３−０）とする。主記憶装置Ｅ４２に対す
るデータの授受はすべて、それぞれＭＡ（４７−２４Ｌ
　ＭＡ（２３−５）、ＭＡ（４−３）　という名称の主
記憶アドレス線３１，３２，３３、およびＭＤ（６３−
０）という名称の６４ビツトのデータアドレス線３４を
用いて行う。主記憶アドレス線３１．３２．３３、デー
タアドレス線３４は外側のキャッシュ１２，２２、およ
び入出力装置４１とつながっている。

主記憶アドレス線３１，３２．３３は名称からも明らか
なようにビット番号によって分けられている。主記憶ア
ドレス線３１はビット番号４７−２４からなる。主記憶
アドレス線３２はビット番号２３−５からなり、さらに
主記憶バスのバス開始信号、リード／ライト識別信号、
その他、主記憶に対して書き込みアクセス、またデータ
一致プロトコル上書き込みと同値の意味を持つアクセス
が行われたことを認識するのに必要なコントロール信号
も含む。アドレスバスのビット番号２３−４が部分アド
レスである。主記憶アドレス線３３はビット番号４−３
からなる。

本発明において、主記憶アドレス線３２が、内側のキャ
ッシュ１１．２１に直接与えられる。直接に与えられる
アドレスが、主記憶アドレス線３２であり、主記憶アド
レス線３１を含まないものであることが、本発明におい
て重要なことである。

キャッシュに書き込みアクセスを行った場合のキャッシ
ュ内の処理としてはライトスルー法とコピーバック法の
２通りがある。ライトスルー法は書き込みアクセスのた
びに、自キャッシュの外側に書き込みを行う方法であり
、コピーバック法は自キャッシュにのみ書き込み、自キ
ャッシュの外側には書き込まない方法である。１層のキ
ャッシュのシステムの例で言うとライトスルー法では常
に主記憶に書き込むため主記憶とキャッシュメモリとの
間で記憶内容の不一致が起こらないが、コピーバック法
では一時的に主記憶の内容とキャッシュメモリの内容が
異なることがある。本実施例では内側のキャッシュ１１
．２１はライトスルー法、外側のキャッシュ１２．２２
はコピーバック法を用いている。

内側のキャッシュ１１の構成図を第３図に示す。

内側のキャッシュは３２キロバイトのキャッシュ容量を
もつ。ただし、１キロバイトとは１０２４バイトである
。そして、ブロック長は３２バイト、連想方式は２ウエ
イ・セットアソシアティブ方式である。以上のことから
内側のキャッシュのアドレス構成を計算することができ
る。計算の結果、ビット番号４７−１４はタグアドレス
であり、ビット番号１３−５はカラムアドレスであり、
ビット番号４−３はブロック内アドレスである。タグア
ドレスのうちビット番号４７−２４を上位タグアドレス
、ビット番号２３−１４を下位タグアドレスとよぶ。

内側のキャッシュ１１は２ウエイセツトアソシアテイブ
構成のため、アドレスアレイ２００、データアレイ２０
１、比較器２０７，２０８をそれぞれ２つ有する。

アドレスアレイ２００はタグおよびデータアレイの記憶
が有効であることを示す１ビツトのフラグ（Ｖ　ｂｉｔ
　）　　を組にして１列分とした記憶部を多数列持って
いて、その記憶部は、入力アトレスのカラムアドレスに
よっていずれか１列が選択される。アドレスアレイ２０
０はプロセッサ１０のカラムアドレス２１１．主記憶バ
スのカラムアドレス２１８を入力としているが、カラム
アドレス２１８によって読みだすのは記憶部のうちの下
位タグの部分とＶビットの部分である。そして該当部分
はデュアルポートのＲＡＭによって構成されているので
、２つの入力に対して独立に動作可能であり、同時に異
なる列に対してアクセスすることができる。データアレ
イ２０１は１ブロック分のデータの記憶部からなる列を
アドレスアレイ２００とちょうど同数列もち、そのデー
タは信号線２２０を介して読み書きのアクセスが可能で
ある。データアレイ２０１の各列はアドレスアレイ２０
０の各列と１対１に対応している。

あるカラムアドレスに対応する列のアドレスアレイ２０
０のＶビットが１のとき、アドレスアレイ２００から読
み呂したタグアドレスと該カラムアドレスとを組合せた
アドレスから始まる１ブロック分のデータをデータアレ
イ２０１は有していることを示し、Ｖビットが０のとき
には、そのブロックは何も格納していないことを示す。

アドレスアレイ、データアレイがダイレクトマツプ方式
をとる場合には、以上に述べたアドレスアレイ、データ
アレイの個数が２でなく、１になる。本発明はダイレク
トマツプ方式のキャッシュに適用しても何ら障害はない
。２０２，２０３，２０４はアドレス線のスイッチ、２
０５，２０６はデータ線のスイッチである。２０９はキ
ャッシュ１１の全体の制御を行なう制御回路である。制
御回路２０９はキャッシュがブロックの転送をするのに
必要なアドレスの保持も行う。

プロセッサ１０からのアクセスが発生した場合のキャッ
シュ１１の動作を以下に述べる。要求元がアクセスした
データがキャッシュ内に存在することをヒツトという。

キャッシュはアクセスのたびにヒツトしたか否か次のよ
うにして調べる。

プロセッサ１０からのアクセスが発生すると当アクセ不
アドレスのカラムアドレス２１１によって２つのアドレ
スアレイ２００についてそれぞれ１列を選択し、その記
憶内容を読みだす。読み出した２つのタグアドレスは信
号線２１３に出力される。この２つのタグアドレスとア
クセスアドレスのタグアドレス２１０とを比較する。ア
ドレスが一致し、かつアドレスアレイ２００のＶビット
が１となる、という条件がいずれかのウェイで満たされ
ればヒツトである。すなわち、（アドレス一致）ｘ　（
ｖ＝１）がヒツト条件である。その判断は２個のヒツト
判定器２０８が行ない、その結果は信号線２１５を介し
て制御回路２０９に伝えられる。

プロセッサ１０が読み出しアクセスを発行した場合、も
しヒツトすれば内側のキャッシュ１１はヒツトしたウェ
イのデータアレイ２０１からプロセッサ１０ヘデータを
供給する。ヒツトしなかった場合には要求するデータが
内側のキャッシュ１１内に存在しないことを意味するの
で内側のキャッシュ１１は外側のキャッシュ１２に対し
該当ブロックのリード要求を出す。そして該当ブロック
のデータを獲得すると同時にプロセッサ１０にデータを
供給し、アドレスアレイ２００のタグをプロセッサの要
求アドレスに書き換える。またＶビットを１に書き換え
る。次にプロセッサ１０が書き込みアクセスを発行した
場合は、もしヒツトすれば内側のキャッシュ１１はデー
タをデータアレイ２０１と外側のキャッシュ１２の両方
に書き込み、ヒツトしなかった場合にはデータを外側の
キャッシュ１２にのみ書き込む。

内側のキャッシュ１１の無効化制御について以下に説明
する。主記憶バスのり一ド／ライト識別信号、パススタ
ート信号等の制御信号は信号線２１９を介して内側のキ
ャッシュの制御回路２０９に入力されているので、内側
のキャッシュ１１は主記憶装［４２に対する書き込みを
知ることができる。主記憶バス上で書き込みアクセスが
行なわれるたびに、主記憶部分アドレスのカラムアドレ
ス２１８を使って２つのアドレスアレイ２００のそれぞ
れの１列を選択し、その記憶内容を読みだす。その結果
読み出した２つの下位タグアドレスは信号線２１４に出
力される。この信号線２１４上の下位タグアドレスと主
記憶バスの下位タグアドレス２１７とを比較し、もし、
いずれかのウェイで（下位タグアドレス−教）Ｘ（Ｖビ
ット＝１）であったら、該光列の該当ウェイのＶビット
を０に書き換える。その判断は２個のヒツト判定器２０
７が行ない、その結果は信号線２１６を介して制御回路
２０９に伝えられる。

ここで、１つ注意したいのは下位タグアドレスはタグア
ドレスの部分集合であり、下位タグアドレス同士の比較
は不完全なアドレスの比較処理であるため、比較器２０
７の比較結果は２つのウェイでヒツトを示すことがある
。一般にｎウェイセットアソシアティブ方式とすると最
大ｎウェイでではヒツトを示すことがある。このことは
比較器２０８では起こらないことである。

本発明においては、２つのウェイでヒツトが起こった場
合には、２つののＶビットが両方ともＶ＝０とする。−
膜化すると複数個のウェイでヒントが起こった場合には
、ヒツトした複数個のＶビットかみなり＝０とする。本
実施例では、ウェイごとにＲＡＭマットを独立した構成
とし、それぞれのヒツト判定結果２１５がそれぞれのＲ
ＡＭマットの書き込み信号に変換されるようノＡ−ドウ
エアを構成しているので、複数個のＶビットに書き込む
がために、複数ステップの処理時間を要しない。

外側のキャッシュ１２の構成図を第４図に示す。

３００−３２０は内側のキャッシュの２００−２２０と
それぞれ等しいもので構成されている。

しかし、若干の相違点はある。

第１の相違点は外側のキャッシュの容量他の数値である
。外側のキャッシュは２５６キロバイトのキャッシュ容
量をもつ。そして、ブロック長番ま３２バイト、連想方
式は４ウエイ・セットアソシアティブ方式である。以上
のことから外側のキャッシュのアドレス構成を計算する
と、ビット番号４７−１６はタグアドレスであり、ビッ
ト番号１５−５はカラムアドレスであり、ビット番号４
−３はブロック内アドレスである。タグアドレスのうち
ビット番号４７−３６を上位タグアドレス、ビット番号
２３−１６を下位タグアドレスとよぶ。

第２の相違点は、アドレスアレイ３００はアドレスアレ
イ２００に比べ１列につき１ビツトの記憶部を余計にも
っていることである。これは更新ビット（ｔＪｂｉｔ）
　　といい、コピーパック法を可能とするために存在す
る。具体的には１ブロック分のデータを主記憶では更新
せずに、あるキャッシュでのみ更新するときに、そのブ
ロックのフラグをＶ＝Ｕ＝１とする。

第３の相違点は、制御回路３０９は主記憶バスのアドレ
ス３１，３２．３３を直接入力することである。

内側のキャッシュ１１からのアクセスが発生した場合の
外側のキャッシュ１２の動作を以下に述べる。内側のキ
ャッシュ１１が読み出しアクセスを発行した場合、もし
ヒツトすれば外側のキャッシュ１２はデータアレイ３０
１から内側のキャッシュ１１へデータを供給する。ヒツ
トしなかった場合には要求するデータがキャッシュ内に
存在しないことを意味するので外側のキャッシュ１２は
主記憶装置３１に対し該当ブロックのリード要求を出す
。そして該当ブロックを獲得すると同時に内側のキャッ
シュ１１にデータを供給する。また内側のキャッシュ１
１が書き込みアクセスを発行した場合は、もしヒツトし
、かつＵビット＝１の場合はデータをデータアレイ３０
１にのみ書き込む。ヒツトし、Ｕビット＝０のときはデ
ータをデータアレイ３０１と主記憶装置３０の両方に書
き込み、Ｕビット＝１とする。ヒツトしなかった場合に
は該当ブロックを主記憶装置３１より転送し、その後デ
ータをデータアレイ３０１と主記憶装置３０の両方に書
き込みＵビット＝１とする。なお当然のことであるが、
外側のキャッシュ１２が主記憶装置１３０よりブロック
を転送する場合、代りにデータアレイ３０１から追い出
されるブロックがＶ＝Ｕ＝１の状態にあるならば、その
追い出されるブロックを主記憶装置３０に転送し、記憶
の内容の不一致を解消しなければならない。

外側のキャッシュ１２の無効化は内側のキャッシュ１１
の無効化とまったく同様の方法で実現される。ただし無
効化されるブロックがＶ＝Ｕ＝１であるならば、記憶の
一致をとるために、主記憶上のアクセスを処理中断させ
、主記憶アドレスバス３０，３１，３２の値を制御回路
３０９内部に格納し、次に該アドレスを使用して、Ｖ＝
Ｕ＝１のブロックを主記憶袋Ｗ４２に転送し、その後に
無効化をする必要がある。

以上で内側のキャッシュと外側のキャッシュのアクセス
に対する処理手順、および無効化の方法を説明できた。

あるアドレスで無効化が行われたとしよう。無効化が達
成された結果、プロセッサ１０の読み出しアクセス時に
内側のキャッシュ１１で該当ブロックのアドレスをアク
セスしても、Ｖビット＝Ｏであるためヒツトとならず、
外側のキャッシュ１２にアクセスすることになる。そし
て外側のキャッシュ１２においても同様の無効化の機構
によってヒツトしないので、結果として主記憶袋ｗ３０
内にある最新のデータを読むことが保証される。

なお、アドレスアレイ２００，３００のＶビット、Ｕビ
ットと下位タグの部分は、デュアルポートのＲＡＭによ
って構成されているので、プロセッサ１０の側からのア
クセスと、主記憶バスの側からのアクセスは、独立に同
時に行なうことが可能であり、ゆえに本発明の機構を用
いたことによって処理効率は低下しない。

本実施例の情報処理装置の特性を、従来例を用いた場合
と比較しよう。従来例の第１の方法を用いると、入出力
装置４１が主記憶装置４２に書き込むとき、また外側の
キャッシュ２２が主記憶袋［４２に書き込むとき、内側
のキャッシュ１１は外側のキャッシュ１２から、主記憶
アドレスの報告を受けることにキャッシュ間アドレスバ
スを使用するので、その間、内側のキャッシュ１１から
外側のキャッシュ１２ヘアクセスすることができなくな
り、著しく処理速度を低下する。従来例の第２の方法と
、本実施例においてはその減少は起こらない。

ゆえに従来例の第２の方法と、本実施例を比較する。内
側のキャッシュ１１を１つのＩＣで構成した場合、その
アドレスバスと、データバスの信号ピン数の合計は、仮
に従来例の第２の方法を用いた場合では、４５＋６４＋４５＋６４＋４３’＝２６１ピン要する。

対して本実施例では、４５＋６４＋４５＋６４＋１９＝２３７ピンですむ、こ
の２４ピンの差はＩＣの製造コストの低減につながるも
のである。

次に、内側のキャッシュ１１の無効化処理のために使用
する比較器の論理規模を比較する。仮に従来例の第２の
方法を用いた場合では、３４ビツトの比較器が必要であ
るが、本実施例においては、１０ビツトの比較器ですむ
。よって本実施例を用いることによってＩＣの論理規模
が小さくなり、同時に、比較時間が短縮されることに基
づき、主記憶バスの値が確定してから、無効化処理を起
動するまでの、信号遅延時間も減少する。

外側のキャッシュ１２の無効化処理のための比較器の論
理規模を比較する。仮に従来例の第２の方法を用いた場
合では、３２ビツトの比較器が必要であるが、本実施例
においては、２０ビツトの比較器ですむ。ゆえに論理規
模の点と信号遅延時間の点において、内側のキャッシュ
１１と同様に本実施例は利点がある。

本実施例で、従来例の第２の方法と比較して、唯一の欠
点は先に説明した不本意な無効化が起こることであるが
１本実施例において、内側のキャッシュの無効化処理で
は下位２４ビツトの比較は正しいため、不本意な無効化
は、主記憶の書き込みアドレスと下位２４ビツトが等し
いブロックでのみ起こる。下位２４ビツトが等しい２つ
のアドレスは最低４メガバイト離れている。よってアク
セス領域の局所性により不本意な無効化が起こる頻度は
非常に小さい。

また外側のキャッシュでは、下位３６ビツトの比較は正
しく、下位３６ビツトが等しい２つのアドレスは、最低
６４ギガバイト離れているので。

内側のキャッシュ以上に不本意な無効化が起こる頻度は
小さい。

〔発明の効果〕

本発明を用いたことにより、無効化を完全に行うことが
でき、なおかつ従来例で問題となった、無効化通知のた
めに本来のアクセスが中断され、処理の低下をもたらす
か、または主記憶バスの中のキャッシュの１ブロックを
単位とするアドレス信号線を、直接に内側のキャッシュ
に与えたために起こった。内側のキャッシュの外部端子
数の大きな増加を、もたらさない。

なおかつ、本発明を用いたことにより、従来例の、主記
憶バスの中のキャッシュの１ブロックを単位とするアド
レス信号線を、直接に内側のキャッシュに与える例と比
べ、主記憶バスのタグの比較器の論理規模を／１１さく
することができ、それに付随して、主記憶バスの値が確
定してから、無効化処理を起動するまでの、信号遅延時
間も減少する。

さらに部分アドレスとして、キャッシュのブロックを単
位とするアドレスのうち下位から連続するアドレスを用
いることにより、主記憶アドレスが属するブロック以外
のブロックが無効化されることによる処理速度の低下を
低減することができる。

【図面の簡単な説明】

第１図は本情報処理装置のメモリアクセスに関する部分
の全体図、第２図は本情報処理装置と対比説明するため
に用いた別の情報処理装置のメモリアクセスに関する部
分の全体図、第３図は内側のキャッシュ１１の構成図、
第４図は外側のキャッシュ１２の構成図である。１０．２０，１１０・・・プロセッサ、１１，２１゜１
１１・・・内側のキャッシュ、１２，２２，１１２・・
・外側のキャッシュ、１３，２３，１１３・・・プロセ
ッサアドレス線、１５，２５，１１５・・・キャッシュ
間アドレス線、１４，２４，１１４・・・プロセッサデ
ータ線、１６，２６，１１６・・・キャッシュ間データ
線、４２，１３０・・・主記憶装置、３１゜３２．３３
，１３１・・・主記憶アドレスバス、３４゜１３２・・
・主記憶データバス、４１，１３３・・・入出力装置、
２００，３００−７ドＬｚスフＬ／イ、２０１゜３０１
・・・データアレイ、２０２，２０３，２０４゜３０２
．３０３，３０４・・・アドレス線のスイッチ、２０５
．２０６，３０５，３０６−・・データ線ノスイッチ、
２０７，２０８，３０７，３０８・・・ヒツト判定器、
２０９，３０９・・・コントロールブロック、２１０，
３１０・・・タグアドレス、２１１゜２１８．３１１，
３１８・・・カラムアドレス、２１２゜３１２・・・ブ
ロック内アドレス、２１３，３１３・・・アドレスアレ
イのタグ読み呂し結果、２１４゜３１４・・・アドレス
アレイの下位タグ読み出し結果、２１５．２１６，３１
５，３１６・・・ヒツト判定結果、２１７，３１７・・
・タグアドレスの一部分、２１９．３１９・・・主記憶
バス制御線、２２０゜′ｌＪ＋　　図４１　　　　　似！Ｊ　２　図／ｌθ　７°口ぜ、Ｖす／／／　　　口１イぢとＪｎｆｆｖ、ノシくＬノｂ　　
入ム刀に置不　３Ｌ７１第　４　口Ｓ　）　５ｊｌｊｌ’３

Claims

【特許請求の範囲】１、主記憶装置、プロセッサ、主記憶装置とプロセッサ
の間に存在するキャッシュ記憶を有し、主記憶アドレス
信号のうち、キャッシュ記憶の１ブロックを単位をする
アドレスの一部分の信号を、ある１つの、ないしは複数
の階層のキャッシュに入力し、キャッシュ記憶のうちで
、該一部分のアドレスに合致しうるブロックをすべて無
効化することによってデータの一致性を保つことを特徴
とする情報処理装置。２、請求項第１項記載のキャッシュ記憶の１ブロックを
単位をするアドレスの一部分の信号として、キャッシュ
記憶の１ブロックを単位をするアドレスからキャッシュ
記憶のアドレスアレイに格納されるアドレスを除いたア
ドレスであるカラムアドレスを含むアドレスを使用する
情報処理装置。３、請求項第２項記載のキャッシュ記憶の１ブロックを
単位をするアドレスの一部分の信号として、キャッシュ
記憶の１ブロックを単位をするアドレスのうちの下位か
ら連続するアドレスを使用する情報処理装置。