JP2781047B2 - ガリウム砒素半導体集積回路装置 - Google Patents
ガリウム砒素半導体集積回路装置Info
- Publication number
- JP2781047B2 JP2781047B2 JP2037102A JP3710290A JP2781047B2 JP 2781047 B2 JP2781047 B2 JP 2781047B2 JP 2037102 A JP2037102 A JP 2037102A JP 3710290 A JP3710290 A JP 3710290A JP 2781047 B2 JP2781047 B2 JP 2781047B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- source
- potential
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ガリウム砒素半導体集積回路装置に関
し、特に該装置に搭載したソースカップル型回路の特性
の改善に関するものである。
し、特に該装置に搭載したソースカップル型回路の特性
の改善に関するものである。
第３図は、例えば1981年電子通信学会技術研究報告SS
D81−83の29〜36ページに記載の従来のガリウム砒素半
導体集積回路におけるソースカップル型回路の構成図で
あり、図において、１はGNDとノード３の間に接続され
た抵抗素子、２はGNDとノード４の間に接続された抵抗
素子、５はドレインがノード3,ゲートがノード7,ソース
がノード９に接続されたノーマリオフ型MESFET、６はド
レインがノード4,ゲートがノード8,ソースがノード９に
接続されたノーマリオフ型MESFET、10はノード９と負の
電源VEE11の間に接続された抵抗素子である。ここで、
上記ノード３及び４は共に出力ノードVOUT1,VOUT2で、
ノード７はリファレンス電位VREFの入力ノード、ノード
８は信号VINの入力ノードである。
D81−83の29〜36ページに記載の従来のガリウム砒素半
導体集積回路におけるソースカップル型回路の構成図で
あり、図において、１はGNDとノード３の間に接続され
た抵抗素子、２はGNDとノード４の間に接続された抵抗
素子、５はドレインがノード3,ゲートがノード7,ソース
がノード９に接続されたノーマリオフ型MESFET、６はド
レインがノード4,ゲートがノード8,ソースがノード９に
接続されたノーマリオフ型MESFET、10はノード９と負の
電源VEE11の間に接続された抵抗素子である。ここで、
上記ノード３及び４は共に出力ノードVOUT1,VOUT2で、
ノード７はリファレンス電位VREFの入力ノード、ノード
８は信号VINの入力ノードである。
次に動作について説明する。
本回路は、ノード７（VREF）に一定電位を与え、ノー
ド８（VIN）に入力信号を与えることにより動作する。
ここではよく用いられる値として、VINにはECLレベル，
つまりHighレベルが−0.9V,Lowレベルが−1.7Vの信号が
入力し、VREFにはその中間電位の−1.3Vが入力するもの
とする。また、負電源11の電位は−2V、ノーマリオフ型
MESFETのしきい値電圧Vthは0.1Vとする。
ド８（VIN）に入力信号を与えることにより動作する。
ここではよく用いられる値として、VINにはECLレベル，
つまりHighレベルが−0.9V,Lowレベルが−1.7Vの信号が
入力し、VREFにはその中間電位の−1.3Vが入力するもの
とする。また、負電源11の電位は−2V、ノーマリオフ型
MESFETのしきい値電圧Vthは0.1Vとする。
入力信号VIN（ノード８）がLowレベル（−1.7V）のと
き、リファレンス電圧VREFの方が−1.3Vと入力信号VIN
より高くなるため、ノーマリオフ型MESFET5の方が、ノ
ーマリオフ型MESFET6よりも、ノード９のソース電位に
対するゲート電位が高く、電流駆動能力が大きい。この
とき、ノード９あるいは出力ノード3,4の電位は、構成
する各素子の電流駆動能力の被によって決まるが、ノー
マリオフ型MESFET5の方がノーマリオフ型MESFET6よりも
電流駆動能力が高いため、ノード３の電位はノード４の
電位よりも、より負電源VEE11側へ電流が引き抜かれ、
電位は高くなる。ノード３と４の電位差は抵抗1,2の抵
抗値によって変化するため、この抵抗値を適当に選ぶこ
とにより、1.2V程度とすることができる。このように、
入力信号VINがLowレベルのときは、ノード３がLowレベ
ル，ノード４がHighレベルとなり、その電位差は1.2Vと
することができる。このとき、ノード９の電位は−1.3V
程度となる。
き、リファレンス電圧VREFの方が−1.3Vと入力信号VIN
より高くなるため、ノーマリオフ型MESFET5の方が、ノ
ーマリオフ型MESFET6よりも、ノード９のソース電位に
対するゲート電位が高く、電流駆動能力が大きい。この
とき、ノード９あるいは出力ノード3,4の電位は、構成
する各素子の電流駆動能力の被によって決まるが、ノー
マリオフ型MESFET5の方がノーマリオフ型MESFET6よりも
電流駆動能力が高いため、ノード３の電位はノード４の
電位よりも、より負電源VEE11側へ電流が引き抜かれ、
電位は高くなる。ノード３と４の電位差は抵抗1,2の抵
抗値によって変化するため、この抵抗値を適当に選ぶこ
とにより、1.2V程度とすることができる。このように、
入力信号VINがLowレベルのときは、ノード３がLowレベ
ル，ノード４がHighレベルとなり、その電位差は1.2Vと
することができる。このとき、ノード９の電位は−1.3V
程度となる。
逆に、入力信号VINがHighレベル（−0.9V）のとき、
今度はリファレンス電位VREFの方が入力信号VINより低
くなるため、ノーマリオフ型MESFET6の方がノーマリオ
フ型MESFET5よりも電流駆動能力が高く、ノード４がノ
ード３よりも負電源VEE11側へ電流が引き抜かれ、その
結果ノード３がHighレベル，ノード４がLowレベルとな
る。またノード３と４の電位差はやはり1.2V程度とな
る。
今度はリファレンス電位VREFの方が入力信号VINより低
くなるため、ノーマリオフ型MESFET6の方がノーマリオ
フ型MESFET5よりも電流駆動能力が高く、ノード４がノ
ード３よりも負電源VEE11側へ電流が引き抜かれ、その
結果ノード３がHighレベル，ノード４がLowレベルとな
る。またノード３と４の電位差はやはり1.2V程度とな
る。
第４図に、入力信号VINを−1.7Vから−0.9Vまで変化
させたときのシミュレーションによる出力ノードVOUT2
の電位変化の様子を示す。
させたときのシミュレーションによる出力ノードVOUT2
の電位変化の様子を示す。
以上のように、本回路により、入力信号VINのHigh,Lo
wレベルに対して、出力ノードVOUT1及びVOUT2からHigh,
Low及びLow,Highの相補信号をそれぞれ得ることができ
る。
wレベルに対して、出力ノードVOUT1及びVOUT2からHigh,
Low及びLow,Highの相補信号をそれぞれ得ることができ
る。
従来のソースカップル型回路は以上ように構成されて
いるので、例えば、上記ECL入力等の一定の入力レベル
に対し動作の電源電圧依存性が大きく、動作電圧範囲が
小さいという問題があった。
いるので、例えば、上記ECL入力等の一定の入力レベル
に対し動作の電源電圧依存性が大きく、動作電圧範囲が
小さいという問題があった。
すなわち、負電源VEEが低下すると、ノード９の電位
が低下するため、ノーマリオフ型MESFET5及び６が共にO
N状態となり、動作が劣化する。第５図に、負電源VEE−
2.0,−2.2,−2.4Vに対して、入力信号VINが−1.7Vから
−0.9Vまで変化した場合の、シミュレーションによる出
力ノードVOUT2の変化の様子を示す。この図から負電源V
EEが低下すると、入力に対する論理しきい値レベルが低
下し、負電源VEEが−2.4V以下では動作しなくなること
がわかる。すなわち、ECL等の決まった入力に対し電源
電圧に対する動作マージンが小さく、これはソースカッ
プル型回路を集積回路の入力回路として用いた場合、集
積回路そのものの電源電圧特性を悪くする要因となる。
が低下するため、ノーマリオフ型MESFET5及び６が共にO
N状態となり、動作が劣化する。第５図に、負電源VEE−
2.0,−2.2,−2.4Vに対して、入力信号VINが−1.7Vから
−0.9Vまで変化した場合の、シミュレーションによる出
力ノードVOUT2の変化の様子を示す。この図から負電源V
EEが低下すると、入力に対する論理しきい値レベルが低
下し、負電源VEEが−2.4V以下では動作しなくなること
がわかる。すなわち、ECL等の決まった入力に対し電源
電圧に対する動作マージンが小さく、これはソースカッ
プル型回路を集積回路の入力回路として用いた場合、集
積回路そのものの電源電圧特性を悪くする要因となる。
この発明は上記のような問題点を解消するためになさ
れたもので、ソースカップル型回路の電源電圧依存性を
改善でき、電源電圧依存性の良好なガリウム砒素半導体
集積回路装置を得ることを目的とする。
れたもので、ソースカップル型回路の電源電圧依存性を
改善でき、電源電圧依存性の良好なガリウム砒素半導体
集積回路装置を得ることを目的とする。
この発明に係るガリウム砒素半導体集積回路装置は、
GND側の第１及び第２の負荷素子と、負電源側の第３の
負荷素子との間に第１及び第２のMESFETを接続してなる
ソースカップル型の回路構成に加えて、上記負電源側の
第３の負荷素子とGNDとの間にショットキダイオードを
挿入し、上記MESFETの共通ソースを所定電位にクランプ
するようにしたものである。
GND側の第１及び第２の負荷素子と、負電源側の第３の
負荷素子との間に第１及び第２のMESFETを接続してなる
ソースカップル型の回路構成に加えて、上記負電源側の
第３の負荷素子とGNDとの間にショットキダイオードを
挿入し、上記MESFETの共通ソースを所定電位にクランプ
するようにしたものである。
この発明においては、ソースカップル形回路を構成す
るMESFETの共通ソースをショットキダイオードにより所
定電位にクランプするようにしたから、負電源が低下し
ても、上記MESFETの共通ソースの電位が変化しにくくな
り、つまり上記ソースカップル回路の入力しきい値電圧
が負電源に対して変化しにくくなり、これにより上記ソ
ースカップル回路の電源電圧依存性を低減することがで
きる。
るMESFETの共通ソースをショットキダイオードにより所
定電位にクランプするようにしたから、負電源が低下し
ても、上記MESFETの共通ソースの電位が変化しにくくな
り、つまり上記ソースカップル回路の入力しきい値電圧
が負電源に対して変化しにくくなり、これにより上記ソ
ースカップル回路の電源電圧依存性を低減することがで
きる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるガリウム砒素半導体
集積回路装置を説明するための図であり、該装置に搭載
したソースカップル形回路の回路構成を示している。図
において、１はGNDとノード３の間に接続された抵抗素
子、２はGNDとノード４の間に接続された抵抗素子、５
はドレインがノード3,ゲートがノード7,ソースがノード
９に接続されたノーマリオフ型MESFET、６はドレインが
ノード4,ゲートがノード8,ソースがノード９に接続され
たノーマリオフ型MESFET、10はノード９と負の電源VEE1
1との間に接続された抵抗素子である。また、12,13は上
記ノード９とGNDとの間に直列に挿入されたショットキ
ーダイオードで、それぞれアノードをGND側，カソード
をノード９側として接続されている。
集積回路装置を説明するための図であり、該装置に搭載
したソースカップル形回路の回路構成を示している。図
において、１はGNDとノード３の間に接続された抵抗素
子、２はGNDとノード４の間に接続された抵抗素子、５
はドレインがノード3,ゲートがノード7,ソースがノード
９に接続されたノーマリオフ型MESFET、６はドレインが
ノード4,ゲートがノード8,ソースがノード９に接続され
たノーマリオフ型MESFET、10はノード９と負の電源VEE1
1との間に接続された抵抗素子である。また、12,13は上
記ノード９とGNDとの間に直列に挿入されたショットキ
ーダイオードで、それぞれアノードをGND側，カソード
をノード９側として接続されている。
ここでノード３及び４は共に出力ノードVOUT1,VOUT2
で、ノード７はリファレンス電位VREFの入力ノード、ノ
ード８は信号VINの入力ノードである。
で、ノード７はリファレンス電位VREFの入力ノード、ノ
ード８は信号VINの入力ノードである。
次に動作について説明する。
負電源VEEが−2.0Vのときは、従来例と全く同じ動作
をする。すなわち、ショットキダイオードはアノードと
カソード間を0.7V程度でクランプするため、２つのショ
ットキダイオード12及び13でクランプされるノード９は
−1.4V程度でクランプされるが、従来例で述べたよう
に、ノード９の電位は−1.3Vとなるため、ショットキダ
イオード12及び13のクランプ効果は全く現れない。従っ
て、従来例と全く同様に、入力信号VINのECLレベル入力
のHigh及びLowレベルに対し、出力VOUT1及びVOUT2から
はHigh,Low及びLow,Highの相補信号が出力される。ま
た、出力信号の振巾は1.2Vとすることができる。
をする。すなわち、ショットキダイオードはアノードと
カソード間を0.7V程度でクランプするため、２つのショ
ットキダイオード12及び13でクランプされるノード９は
−1.4V程度でクランプされるが、従来例で述べたよう
に、ノード９の電位は−1.3Vとなるため、ショットキダ
イオード12及び13のクランプ効果は全く現れない。従っ
て、従来例と全く同様に、入力信号VINのECLレベル入力
のHigh及びLowレベルに対し、出力VOUT1及びVOUT2から
はHigh,Low及びLow,Highの相補信号が出力される。ま
た、出力信号の振巾は1.2Vとすることができる。
ここで、負電源VEEが低下すると、従来例ではノード
９の電位が急速に低下していたが、本実施例においては
ショットキダイオード12及び13によるクランプ効果のた
めに−1.4V以下には低下しなくなる。従って、入力しき
い値レベル及び出力レベルとも負電源VEEにはほとんど
依存しなくなる。
９の電位が急速に低下していたが、本実施例においては
ショットキダイオード12及び13によるクランプ効果のた
めに−1.4V以下には低下しなくなる。従って、入力しき
い値レベル及び出力レベルとも負電源VEEにはほとんど
依存しなくなる。
第２図に本実施例における、入力信号VIN（−1.7〜−
0.9V）に対する出力VOUT2のシミュレーションによる変
化の様子の示す。従来例においてはVEEが−2.4V以下で
は動作せず、また出力レベルの変化も大きかったが、本
実施例では、VEEが−3.0Vまで、入力論理しきい値，出
力レベル共ほとんど変化しないことがわかる。
0.9V）に対する出力VOUT2のシミュレーションによる変
化の様子の示す。従来例においてはVEEが−2.4V以下で
は動作せず、また出力レベルの変化も大きかったが、本
実施例では、VEEが−3.0Vまで、入力論理しきい値，出
力レベル共ほとんど変化しないことがわかる。
このように本実施例では、ショットキダイオード12及
び13によって負電源VEE側ノード９の電位を所定電位に
クランプするようにしたので、負電源VEEが低下して
も、ノード９の電位が低下しにくくなり、ソースカップ
ル型回路の電源電圧依存性を低減できる。
び13によって負電源VEE側ノード９の電位を所定電位に
クランプするようにしたので、負電源VEEが低下して
も、ノード９の電位が低下しにくくなり、ソースカップ
ル型回路の電源電圧依存性を低減できる。
なお、上記実施例では、MESFETとしてノーマリオフ型
MESFET5及び６を用いたが、これはしきい値電圧Vthが負
のノーマリオン型MESFETであってもよい。
MESFET5及び６を用いたが、これはしきい値電圧Vthが負
のノーマリオン型MESFETであってもよい。
また、上記実施例では、負荷素子として抵抗素子1,2
及び10を用いたが、これは後えばゲートとソースを共通
としたノーマリオン型MESFET等他の負荷素子でもよく、
上記実施例と同様の効果を奏する。
及び10を用いたが、これは後えばゲートとソースを共通
としたノーマリオン型MESFET等他の負荷素子でもよく、
上記実施例と同様の効果を奏する。
以上のように、この発明によれば、GND側の第１及び
第２の負荷素子と、負電源側の第３の負荷素子との間に
第１及び第２のMESFETを接続してなるソースカップル型
の回路構成に加えて、上記負電源側の第３の負荷素子と
GNDとの間にショットキダイオードを挿入し、上記両MES
FETと負電源側負荷素子との接続点，つまり両MESFETの
共通ソースを所定電位にクランプするようにしたので、
上記ソースカップル型回路の電源電圧依存性を低減で
き、電源電圧マージンの広いガリウム砒素半導体集積回
路装置を得ることができる。
第２の負荷素子と、負電源側の第３の負荷素子との間に
第１及び第２のMESFETを接続してなるソースカップル型
の回路構成に加えて、上記負電源側の第３の負荷素子と
GNDとの間にショットキダイオードを挿入し、上記両MES
FETと負電源側負荷素子との接続点，つまり両MESFETの
共通ソースを所定電位にクランプするようにしたので、
上記ソースカップル型回路の電源電圧依存性を低減で
き、電源電圧マージンの広いガリウム砒素半導体集積回
路装置を得ることができる。
第１図はこの発明の一実施例によるガリウム砒素半導体
集積回路装置に搭載したソースカップル型回路の構成
図、第２図は本実施例回路における、負電源VEEをパラ
メータとした入力VINと出力VOUT2との関係をグラフで示
す図、第３図は従来のガリウム砒素半導体集積回路装置
におけるソースカップル型回路の構成図、第４図は従来
例におけるVOUT2とVINの関係をグラフで示す図、第５図
は従来装置における、負電源VEEをパラメータとした入
力VINと出力VOUT2との関係をグラフで示す図である。 1,2及び10は抵抗素子、３及び４は出力ノード、５及び
６はノーマリオフ型MESFET、７及び８は入力ノード、９
はソース共通ノード、11は負の電源、12及び13はショッ
トキダイオードである。 なお図中同一符号は同一又は相当部分を示す。
集積回路装置に搭載したソースカップル型回路の構成
図、第２図は本実施例回路における、負電源VEEをパラ
メータとした入力VINと出力VOUT2との関係をグラフで示
す図、第３図は従来のガリウム砒素半導体集積回路装置
におけるソースカップル型回路の構成図、第４図は従来
例におけるVOUT2とVINの関係をグラフで示す図、第５図
は従来装置における、負電源VEEをパラメータとした入
力VINと出力VOUT2との関係をグラフで示す図である。 1,2及び10は抵抗素子、３及び４は出力ノード、５及び
６はノーマリオフ型MESFET、７及び８は入力ノード、９
はソース共通ノード、11は負の電源、12及び13はショッ
トキダイオードである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】ガリウム砒素半導体基板上に形成され、各
ドレインが第1,第２の負荷素子を介して第１の電源に接
続され、各ソースが第３の負荷素子を介して第２の電源
に接続された第1,第２のMESFETを有し、該両MESFETのゲ
ートを第1,第２の入力、上記各ドレインを第1,第２の出
力とするソースカップル回路を備えたガリウム砒素半導
体集積回路装置において、 上記第１の電源と上記第３の負荷素子との間に、ショッ
トキダイオードを１個または複数個直列に挿入し、 上記両MESFETの共通ソースを所定電位にクランプするよ
うにしたことを特徴とするガリウム砒素半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037102A JP2781047B2 (ja) | 1990-02-16 | 1990-02-16 | ガリウム砒素半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037102A JP2781047B2 (ja) | 1990-02-16 | 1990-02-16 | ガリウム砒素半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240316A JPH03240316A (ja) | 1991-10-25 |
| JP2781047B2 true JP2781047B2 (ja) | 1998-07-30 |
Family
ID=12488224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037102A Expired - Lifetime JP2781047B2 (ja) | 1990-02-16 | 1990-02-16 | ガリウム砒素半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781047B2 (ja) |
-
1990
- 1990-02-16 JP JP2037102A patent/JP2781047B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03240316A (ja) | 1991-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4791323A (en) | Level translation circuit | |
| US4626715A (en) | MOS FET amplifier output stage | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| JPH0328850B2 (ja) | ||
| US10727834B2 (en) | Level shifter in half bridge GaN driver applications | |
| US5467044A (en) | CMOS input circuit with improved supply voltage rejection | |
| CN113114194A (zh) | 氮化镓功率器件栅驱动电路 | |
| JP2781047B2 (ja) | ガリウム砒素半導体集積回路装置 | |
| US4529894A (en) | Means for enhancing logic circuit performance | |
| US4792706A (en) | ECL gates using diode-clamped loads and Schottky clamped reference bias | |
| JPS59208926A (ja) | シユミツトトリガ回路 | |
| EP0161015B1 (en) | Input circuit for producing discharge path to enhance operation | |
| US5276361A (en) | TTL compatible input buffer | |
| JPS625725A (ja) | スイツチング電界効果トランジスタの制御ゲ−トに論理信号を加える論理回路 | |
| JPH09246945A (ja) | 出力レベル変換回路 | |
| US4857771A (en) | Method of making an ECL logic circuit having diode-clamped loads and reference bias | |
| JPH0311129B2 (ja) | ||
| JP2705169B2 (ja) | 定電流供給回路 | |
| JP2545712B2 (ja) | ガリウム砒素半導体集積回路 | |
| JPS63253722A (ja) | レベルシフト回路 | |
| JPH01311711A (ja) | クリップ回路 | |
| JP2655913B2 (ja) | Ｆｅｔ半導体集積回路 | |
| JPH07105708B2 (ja) | Ｔｔｌ−ｅｃｌレベル変換回路 | |
| JPH02137418A (ja) | 半導体回路 | |
| JP2655912B2 (ja) | 半導体集積回路 |