JP2779528B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2779528B2 JP1267207A JP26720789A JP2779528B2 JP 2779528 B2 JP2779528 B2 JP 2779528B2 JP 1267207 A JP1267207 A JP 1267207A JP 26720789 A JP26720789 A JP 26720789A JP 2779528 B2 JP2779528 B2 JP 2779528B2
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【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体基板上に形成するエアブリッジ配線の
形成方法に関する。
DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for forming an air bridge wiring formed on a semiconductor substrate.

〈従来の技術〉 従来から、集積回路においてその配線を多層化し、基
板内に配置された各素子間の結合に自由度を与え高密度
のデバイスを形成するために、各種の多層配線化技術が
提案されている。しかし、多層配線にすることによっ
て、上層配線と下層配線との間に発生する寄生静電容量
が集積回路の信号伝播速度の高速化を制限している。そ
こで、この欠点をなくすためにエアブリッジ配線が開発
されている。
<Conventional technology> Conventionally, various multilayer wiring technologies have been used to form multi-layered wiring in an integrated circuit and to form a high-density device by giving a degree of freedom in coupling between elements arranged in a substrate. Proposed. However, with the multilayer wiring, the parasitic capacitance generated between the upper wiring and the lower wiring limits the increase in the signal propagation speed of the integrated circuit. Therefore, an air bridge wiring has been developed to eliminate this drawback.

このエアブリッジ配線の形成方法としては、従来より
以下の方法があった。
As a method of forming the air bridge wiring, there has been conventionally the following method.

この方法は、下層配線と上層配線とが接触する領域が
露出したレジストパターンを形成した後、全面に薄い金
属層を形成し、更に、上層配線とする予定の領域のみが
露出するレジストパターンを形成する。その後、目的の
上層配線をメッキによって形成し、レジストを除去す
る。このメッキによる上層配線の下方のレジストが除去
されることにより、該上層配線の下方に空間を形成する
ものである。
In this method, after forming a resist pattern in which a region where the lower wiring and the upper wiring are in contact with each other is exposed, a thin metal layer is formed on the entire surface, and further, a resist pattern in which only a region to be an upper wiring is exposed is formed. I do. Thereafter, a desired upper layer wiring is formed by plating, and the resist is removed. By removing the resist under the upper wiring by the plating, a space is formed below the upper wiring.

また、次のような方法も用いられている。この方法
は、まず下層配線上に柱部を立設した後、下層配線及び
柱部を覆うように剥離層を被着し、さらに柱部上面のみ
が露出するようにする。その後、全面に上層配線となる
金属層を被着し、その上にフォトリソグラフィーによっ
て上層配線の領域上にのみレジストパターンを形成し、
エッチングによってレジストパターンがない領域の金属
層を除去する。最後に、下層配線または基板と上層配線
の間の剥離層を除去することにより、エアブリッジ配線
が形成される。
The following method is also used. In this method, first, a pillar portion is erected on a lower layer wiring, then a release layer is applied so as to cover the lower layer wiring and the pillar portion, and only the upper surface of the pillar portion is exposed. After that, a metal layer to be an upper layer wiring is applied on the entire surface, and a resist pattern is formed only on the upper wiring region by photolithography thereon,
The metal layer in a region where there is no resist pattern is removed by etching. Finally, an air bridge wiring is formed by removing a lower layer wiring or a peeling layer between the substrate and the upper wiring.

〈発明が解決しようとする課題〉 しかしながら、このような従来の半導体装置の製造方
法にあっては、メッキによる場合は、上層配線を形成す
るために、スパッタ法とそれとはまったく異質の化学的
な方法であるメッキ法の両方を用いる必要がある。ま
た、下層及び上層のレジスト層をメッキに耐えうるよう
に充分にベーキングしなくてはならないなど、工程が煩
雑である。
<Problems to be Solved by the Invention> However, in such a conventional method of manufacturing a semiconductor device, in the case of plating, in order to form an upper layer wiring, a sputtering method and a completely different chemical method are used. It is necessary to use both plating methods. Further, the steps are complicated, for example, the lower and upper resist layers must be baked sufficiently to withstand plating.

また、後者の形成方法では、柱部の立設後、上層配線
となる金属層の下の剥離層と、上のレジスト層という二
層の剥離層を被着しなければならず、工程数が覆いとい
う不具合があった。
In addition, in the latter formation method, after the pillars are erected, two release layers, ie, a release layer below the metal layer serving as the upper wiring and an upper resist layer must be applied. There was a problem of covering.

そこで、本発明に係る半導体装置の製造方法は、その
形成工程を簡素化することをその目的としている。
Therefore, a method of manufacturing a semiconductor device according to the present invention has an object to simplify the forming process.

〈課題を解決するための手段〉 本発明は、半導体基板上に下層配線を形成し、下層配
線上に柱部を立設し、下層配線および柱部を覆うよう
に、イメージリバース用ホトレジストを被着し、イメー
ジリバース用ホトレジストを選択的にイニシャル露光
し、イメージリバース用ホトレジストをリバーサルベー
クし、イメージリバース用ホトレジスト全面へのフラッ
ド露光を行い、イメージリバース用ホトレジストを現像
してイメージリバース用ホトレジストに溝を形成するこ
とにより、柱部上面を露出させ、この溝の深さよりも薄
い金属層をイメージリバース用ホトレジストの上面に被
着し、イメージリバース用ホトレジストおよび溝底面に
被着した金属層以外の金属層を除去することにより、残
った金属層の下方に空間を形成する半導体装置の製造方
法である。
<Means for Solving the Problems> According to the present invention, a lower wiring is formed on a semiconductor substrate, a pillar is erected on the lower wiring, and a photoresist for image reverse is coated so as to cover the lower wiring and the pillar. The photoresist for image reverse is selectively initial-exposed, the photoresist for image reverse is reversal baked, the entire surface of the photoresist for image reverse is flood-exposed, the photoresist for image reverse is developed, and grooves are formed on the photoresist for image reverse. By exposing the upper surface of the pillar portion, a metal layer thinner than the depth of the groove is deposited on the upper surface of the photoresist for image reverse, and the metal other than the metal layer deposited on the photoresist for image reverse and the bottom of the groove is formed. By removing the layer, a semiconductor device that forms a space below the remaining metal layer It is a manufacturing method.

〈作用〉 本発明に係る半導体装置の製造方法にあっては、柱部
をイメージリバース用ホトレジストで覆い、このホトレ
ジストにイメージリバースリソグラフィ法により所定
幅、所定深さの溝を形成する。そして、この溝の底面上
に上層配線を被着する。この上層配線層の形成時に段切
れを行う。この後、ホトレジストとともに、上層配線に
は不必要な金属層を剥離、除去する。このように、上層
配線形成時のホトレジストの除去と同時に、不要金属層
をも除去する。この結果、その工程数が減少し、その工
程を簡素化できることとなる。また、イメージリバース
法によるため、溝のテーパを明確に形成することがで
き、配線パターンを正確に形成することができる。
<Operation> In the method of manufacturing a semiconductor device according to the present invention, the pillar portion is covered with an image reverse photoresist, and a groove having a predetermined width and a predetermined depth is formed in the photoresist by an image reverse lithography method. Then, an upper wiring is attached on the bottom surface of the groove. Step formation is performed when the upper wiring layer is formed. Thereafter, together with the photoresist, an unnecessary metal layer for the upper wiring is peeled off and removed. In this manner, the unnecessary metal layer is removed simultaneously with the removal of the photoresist when forming the upper wiring. As a result, the number of steps is reduced, and the steps can be simplified. Further, since the image reverse method is used, the taper of the groove can be formed clearly, and the wiring pattern can be formed accurately.

〈実施例〉 以下、本発明に係る半導体装置の製造方法の実施例を
図面を参照して説明する。
<Example> Hereinafter, an example of a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.

第1図(a)〜(g)は本発明の一実施例に係るエア
ブリッジ配線の形成方法の各工程を説明するための断面
図である。
1 (a) to 1 (g) are cross-sectional views for explaining steps of a method for forming an air bridge wiring according to one embodiment of the present invention.

半導体基板11に所定のパターンの金属等からなる下層
配線12、または13を形成する(第1図(a))。
A lower wiring 12 or 13 made of a predetermined pattern of metal or the like is formed on a semiconductor substrate 11 (FIG. 1A).

そして、下層配線12を跨いで下層配線13、13同士を接
続するため、これらの上に例えばリフトオフ法等を用い
て金属製の柱部14、14をそれぞれ立設する(同図
(b))。
Then, in order to connect the lower layer wirings 13 across the lower layer wirings 12, metal pillars 14, 14 are respectively erected on the lower wirings 13 by using, for example, a lift-off method (FIG. 2B). .

次に、これらの下層配線12、13および柱部14、14を覆
うようにホトレジスト15(剥離層)をスピンナによって
所定厚さ(例えば2〜4μm程度)に回転塗布する。こ
のレジスト15は一定の露光量とリバーサルベーク条件の
もとで現像液に対する溶解速度を減少させるような感光
剤が添加されているポジ型レジストである。
Next, a photoresist 15 (release layer) is spin-coated to a predetermined thickness (for example, about 2 to 4 μm) by a spinner so as to cover the lower wirings 12 and 13 and the pillars 14 and 14. The resist 15 is a positive resist to which a photosensitizing agent is added so as to reduce the dissolution rate in a developer under a constant exposure dose and reversal baking conditions.

この後、イメージリバースホトリソグラフィー法によ
って所定の底部に柱部14の高さより薄い厚さのレジスト
が残り、断面が底部から開口部に向かうに従って狭くな
る逆テーパ状の溝17をレジスト15に形成する(同図
(d)、(e))。
Thereafter, a resist having a thickness smaller than the height of the column portion 14 remains at a predetermined bottom portion by image reverse photolithography, and a reverse tapered groove 17 whose cross section becomes narrower from the bottom portion toward the opening is formed in the resist 15. (FIGS. (D) and (e)).

すなわち、レジストのスピンコーティング後、プリベ
ークをし、ホトマスク16を介して光源からの弱い光でイ
ニシャル露光する(同図(d))。この結果、ホトマス
クのパターンがレジスト15に転写される。そして、リバ
ーサルベークをして、レジスト15のイニシャル露光部分
を安定化する。次に、レジスト15全面へのフラッド露光
を行い、上記工程での未露光部分のレジストのアルカリ
現像液に対する溶解速度を増加させる。すなわち、イニ
シャル露光された部分は現像液に対して溶け難くなる一
方、未露光部分のレジストは溶け易くなるものである。
そして、アルカリ現像液による現像によって所定の深さ
の溝17を逆テーパ状に形成する(同図(e))。このと
き、フラッド露光の露光量を通常の場合より少なくする
ことにより、溝17の底面に上記柱部14、14の先端が露出
する程度の厚さのレジストを残す。残すレジストの厚さ
は、フラッド露光の露光量を調節することによって制御
できる。
That is, after spin coating of a resist, pre-baking is performed, and initial exposure is performed with weak light from a light source via a photomask 16 (FIG. 4D). As a result, the pattern of the photomask is transferred to the resist 15. Then, a reversal bake is performed to stabilize the initial exposed portion of the resist 15. Next, flood exposure is performed on the entire surface of the resist 15 to increase the dissolution rate of the unexposed portion of the resist in the alkali developing solution in the above process. That is, the initially exposed portion becomes less soluble in the developing solution, whereas the unexposed portion of the resist becomes more soluble.
Then, a groove 17 having a predetermined depth is formed in an inversely tapered shape by development with an alkali developing solution (FIG. 3E). At this time, by making the exposure amount of the flood exposure smaller than usual, a resist having a thickness enough to expose the tips of the pillars 14 and 14 is left on the bottom surface of the groove 17. The thickness of the remaining resist can be controlled by adjusting the exposure amount of the flood exposure.

そして、この状態から例えば真空蒸着法等によって金
属を所定の厚さに被着させる。この金属膜18の厚さは上
記溝17の深さよりも薄いものとする。したがって、レジ
スト15の全面に均一の厚さに被着された金属膜18は溝17
の底面部分とそれ以外の部分とで段切れを生じている
(第1図(f))。また、金属膜18の溝17底面被着部で
は、この金属膜18は柱部14上面に直接堆積、被着されて
いる。
Then, from this state, a metal is deposited to a predetermined thickness by, for example, a vacuum evaporation method or the like. The thickness of the metal film 18 is smaller than the depth of the groove 17. Therefore, the metal film 18 applied with a uniform thickness over the entire surface of the resist 15
(FIG. 1 (f)). The metal film 18 is directly deposited and deposited on the upper surface of the pillar portion 14 at the portion where the groove 17 of the metal film 18 is deposited on the bottom surface of the groove 17.

この後、ホトレジスト15を有機溶媒によって溶解等し
て除去することにより、溝17底部の金属膜18以外の金属
膜18は同時に除去されることとなる。この結果、第1図
(g)に示すように、上層配線として残った金属膜18の
下方には空間が形成されることとなる。すなわち、下層
配線12、13の上方に柱部14、14に支持された上層配線18
が形成されることとなり、エアブリッジ配線が完成され
るものである。
Thereafter, by removing the photoresist 15 by dissolving it with an organic solvent or the like, the metal films 18 other than the metal film 18 at the bottom of the groove 17 are simultaneously removed. As a result, as shown in FIG. 1 (g), a space is formed below the metal film 18 remaining as the upper layer wiring. That is, the upper wiring 18 supported by the pillars 14 and 14 above the lower wirings 12 and 13
Is formed, and the air bridge wiring is completed.

〈効果〉 以上説明してきたように、本発明によれば、上層配線
形成時の剥離層除去と同時に、不要金属層をも除去する
ため、例えばエッチング工程等の工程数が減少し、全体
としてその工程を簡素化することができた。
<Effect> As described above, according to the present invention, since the unnecessary metal layer is also removed simultaneously with the removal of the peeling layer at the time of forming the upper wiring, the number of steps such as an etching step is reduced, and the overall The process could be simplified.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)〜(g)は本発明の一実施例に係る半導体
装置の製造方法を説明するための各工程を示すその断面
図である。 11……半導体基板、 13……下層配線、 14……柱部、 15……ホトレジスト(剥離層)、 17……溝、 18……金属膜。
1 (a) to 1 (g) are cross-sectional views showing steps for explaining a method of manufacturing a semiconductor device according to one embodiment of the present invention. 11 ... semiconductor substrate, 13 ... lower wiring, 14 ... pillar, 15 ... photoresist (peeling layer), 17 ... groove, 18 ... metal film.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に下層配線を形成し、 下層配線上に柱部を立設し、 下層配線および柱部を覆うように、イメージリバース用
ホトレジストを被着し、 イメージリバース用ホトレジストを選択的にイニシャル
露光し、 イメージリバース用ホトレジストをリバーサルベーク
し、 イメージリバース用ホトレジスト全面へのフラッド露光
を行い、 イメージリバース用ホトレジストを現像してイメージリ
バース用ホトレジストに溝を形成することにより、柱部
上面を露光させ、 この溝の深さよりも薄い金属層をイメージリバース用ホ
トレジストの上面に被着し、 イメージリバース用ホトレジストおよび溝底面に被着し
た金属層以外の金属層を除去することにより、残った金
属層の下方に空間を形成する半導体装置の製造方法。
A lower wiring is formed on a semiconductor substrate, a pillar is erected on the lower wiring, a photoresist for image reverse is applied to cover the lower wiring and the pillar, and a photoresist for image reverse is formed. Selective initial exposure, reversal baking of the image reverse photoresist, flood exposure of the entire surface of the image reverse photoresist, developing the image reverse photoresist and forming grooves in the image reverse photoresist, By exposing the upper surface, a metal layer thinner than the depth of the groove is deposited on the upper surface of the image reverse photoresist, and the remaining metal layers other than the image reverse photoresist and the metal layer deposited on the groove bottom are removed. A method of manufacturing a semiconductor device, wherein a space is formed below a metal layer.
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JPS6312156A (en) * 1986-07-02 1988-01-19 Mitsubishi Electric Corp Minute pattern forming method

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