JP2773462B2 - 電荷結合素子の信号処理回路 - Google Patents
電荷結合素子の信号処理回路Info
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- JP2773462B2 JP2773462B2 JP3125183A JP12518391A JP2773462B2 JP 2773462 B2 JP2773462 B2 JP 2773462B2 JP 3125183 A JP3125183 A JP 3125183A JP 12518391 A JP12518391 A JP 12518391A JP 2773462 B2 JP2773462 B2 JP 2773462B2
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Description
【０００１】
【産業上の利用分野】本発明は、並列に配置された少な
くとも２本のシフトレジスタを有する電荷結合素子（以
下、「ＣＣＤ」という）の信号処理回路に関する。
くとも２本のシフトレジスタを有する電荷結合素子（以
下、「ＣＣＤ」という）の信号処理回路に関する。
【０００２】
【従来の技術】近時、ＣＣＤを使用した撮像装置は、解
像度向上とチップサイズの縮小化を目的として多画素化
及び高密度化される傾向にあるが、それに伴って種々の
問題が発生している。とりわけ高精細度テレビジョンに
対応したものでは、水平方向電極ピッチの縮小化に伴っ
て半導体製造プロセスのパターンルールが厳しくなり、
且つ水平の電荷転送をより高速で行う必要があるために
駆動が困難になるといった欠点があった。これらの欠点
を解決する一つの手段として提案されたのが、水平シフ
トレジスタを複数本並列に配置する構造とし、水平方向
電極ピッチを緩和すると同時に、水平シフトレジスタ１
本当たりの転送周波数を低減するようにした技術であ
る。
像度向上とチップサイズの縮小化を目的として多画素化
及び高密度化される傾向にあるが、それに伴って種々の
問題が発生している。とりわけ高精細度テレビジョンに
対応したものでは、水平方向電極ピッチの縮小化に伴っ
て半導体製造プロセスのパターンルールが厳しくなり、
且つ水平の電荷転送をより高速で行う必要があるために
駆動が困難になるといった欠点があった。これらの欠点
を解決する一つの手段として提案されたのが、水平シフ
トレジスタを複数本並列に配置する構造とし、水平方向
電極ピッチを緩和すると同時に、水平シフトレジスタ１
本当たりの転送周波数を低減するようにした技術であ
る。
【０００３】図４には、一例として、撮像領域５１に対
して水平シフトレジスタ５２，５３を２本並列に配置し
た構造が示されている。同図において、撮像領域５１で
光電変換された信号電荷のうち隣り合う垂直シフトレジ
スタ（図示せず）からの信号電荷は、トランスファゲー
ト電極（図示せず）を挟んで並列に配置された上下の水
平シフトレジスタ５２，５３に振り分けて転送される。
次いで、これらの信号電荷は水平シフトレジスタ５２，
５３中を水平方向に並列に転送され、夫々電荷検出部５
４，５５で電荷から電圧に変換された後に、夫々出力ア
ンプ５６，５７を介してチップ外に出力される。電荷検
出部５４，５５は、夫々、浮遊拡散領域５８，５９と、
１８０°位相が異なるリセットパルスΦR1、ΦR2が印加
されるリセットゲート電極６０，６１と、直流電圧Ｖ
RD1 ，ＶRD2 が印加されるリセットドレイン６２，６３
とが直列接続されて構成されている。このような構造と
することによって、各水平シフトレジスタ５２，５３の
転送周波数が半減されるので、駆動回路への負担が軽減
されると共に、水平シフトレジスタ５２，５３の一転送
段分の転送電極は水平画素ピッチの２倍毎に構成すれば
良いので、より緩いパターンルールを採用できる。
して水平シフトレジスタ５２，５３を２本並列に配置し
た構造が示されている。同図において、撮像領域５１で
光電変換された信号電荷のうち隣り合う垂直シフトレジ
スタ（図示せず）からの信号電荷は、トランスファゲー
ト電極（図示せず）を挟んで並列に配置された上下の水
平シフトレジスタ５２，５３に振り分けて転送される。
次いで、これらの信号電荷は水平シフトレジスタ５２，
５３中を水平方向に並列に転送され、夫々電荷検出部５
４，５５で電荷から電圧に変換された後に、夫々出力ア
ンプ５６，５７を介してチップ外に出力される。電荷検
出部５４，５５は、夫々、浮遊拡散領域５８，５９と、
１８０°位相が異なるリセットパルスΦR1、ΦR2が印加
されるリセットゲート電極６０，６１と、直流電圧Ｖ
RD1 ，ＶRD2 が印加されるリセットドレイン６２，６３
とが直列接続されて構成されている。このような構造と
することによって、各水平シフトレジスタ５２，５３の
転送周波数が半減されるので、駆動回路への負担が軽減
されると共に、水平シフトレジスタ５２，５３の一転送
段分の転送電極は水平画素ピッチの２倍毎に構成すれば
良いので、より緩いパターンルールを採用できる。
【０００４】出力アンプ５６，５７からの出力信号は夫
々ＣＣＤ雑音除去回路６４，６５でＣＣＤ固有のリセッ
ト雑音や１／ｆ雑音が取り除かれた後、信号合成回路６
６で１画素周期毎に交互に合成されて連続信号に変換さ
れ、その後ビデオプロセス回路６７によって通常のビデ
オ信号に変換された後、外部に出力される。
々ＣＣＤ雑音除去回路６４，６５でＣＣＤ固有のリセッ
ト雑音や１／ｆ雑音が取り除かれた後、信号合成回路６
６で１画素周期毎に交互に合成されて連続信号に変換さ
れ、その後ビデオプロセス回路６７によって通常のビデ
オ信号に変換された後、外部に出力される。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来のＣＣＤ撮像装置は、再生画像に１画素毎の縦じま
妨害又はモアレが発生しやすい欠点を有している。これ
は水平シフトレジスタ５２，５３、電荷検出部５４，５
５、出力アンプ５６，５７及びＣＣＤ雑音除去回路６
４，６５での直流オフセットレベルのバラツキに大きく
起因している。とりわけ、電源投下時又は温度変化時に
この現象が顕著となり、再生画像を著しく劣化させてい
る。
従来のＣＣＤ撮像装置は、再生画像に１画素毎の縦じま
妨害又はモアレが発生しやすい欠点を有している。これ
は水平シフトレジスタ５２，５３、電荷検出部５４，５
５、出力アンプ５６，５７及びＣＣＤ雑音除去回路６
４，６５での直流オフセットレベルのバラツキに大きく
起因している。とりわけ、電源投下時又は温度変化時に
この現象が顕著となり、再生画像を著しく劣化させてい
る。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、再生画像の１画素毎の縦じま妨害及びモア
レを自動的に補正することができるＣＣＤの信号処理回
路を提供することを目的とする。
のであって、再生画像の１画素毎の縦じま妨害及びモア
レを自動的に補正することができるＣＣＤの信号処理回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るＣＣＤの信
号処理回路は、電荷結合素子により構成され並列に配置
された少なくとも２本のシフトレジスタと、各シフトレ
ジスタの一端に接続された浮遊拡散領域とリセットゲー
ト電極とリセットドレインとの直列接続体からなる電荷
検出部と、前記各浮遊拡散領域に接続された出力アンプ
と、各出力アンプに接続された雑音除去回路と、これら
の雑音除去回路からの信号を加算合成する信号合成回路
と、この信号合成回路の出力部に接続されたチャネル間
直流レベル差検出回路とを有し、このチャネル間直流レ
ベル差検出回路は、前記信号合成回路の出力及びオプテ
ィカルブラックパルスが入力され前記信号合成回路の出
力から前記オプティカルブラック期間の信号のみを抜き
出す第１ゲート回路と、抜き出された信号を容量結合す
るカップリングコンデンサと、このカップリングコンデ
ンサの出力及びゲートパルスが入力されこのゲートパル
スにより決まる期間の前記信号とその平均値との差に関
する信号を出力する第２ゲート回路と、この第２ゲート
回路の出力を積算してチャネル間直流レベルの前記誤差
電圧を出力する積分加算器から構成され、前記チャネル
間直流レベル差検出回路から出力される前記誤差電圧に
よって所定の前記リセットドレインに印加される直流バ
イアス電圧を制御することを特徴とする。
号処理回路は、電荷結合素子により構成され並列に配置
された少なくとも２本のシフトレジスタと、各シフトレ
ジスタの一端に接続された浮遊拡散領域とリセットゲー
ト電極とリセットドレインとの直列接続体からなる電荷
検出部と、前記各浮遊拡散領域に接続された出力アンプ
と、各出力アンプに接続された雑音除去回路と、これら
の雑音除去回路からの信号を加算合成する信号合成回路
と、この信号合成回路の出力部に接続されたチャネル間
直流レベル差検出回路とを有し、このチャネル間直流レ
ベル差検出回路は、前記信号合成回路の出力及びオプテ
ィカルブラックパルスが入力され前記信号合成回路の出
力から前記オプティカルブラック期間の信号のみを抜き
出す第１ゲート回路と、抜き出された信号を容量結合す
るカップリングコンデンサと、このカップリングコンデ
ンサの出力及びゲートパルスが入力されこのゲートパル
スにより決まる期間の前記信号とその平均値との差に関
する信号を出力する第２ゲート回路と、この第２ゲート
回路の出力を積算してチャネル間直流レベルの前記誤差
電圧を出力する積分加算器から構成され、前記チャネル
間直流レベル差検出回路から出力される前記誤差電圧に
よって所定の前記リセットドレインに印加される直流バ
イアス電圧を制御することを特徴とする。
【０００８】
【作用】本発明においては、雑音除去回路から出力され
た信号は信号合成回路により加算合成され、合成信号は
チャネル間直流レベル差検出回路に入力される。そし
て、このチャネル間直流レベル差検出回路により、この
レベル差に基づく誤差電圧が求められ、この誤差電圧に
より所定のリセットドレインに印加される直流バイアス
電圧が制御される。
た信号は信号合成回路により加算合成され、合成信号は
チャネル間直流レベル差検出回路に入力される。そし
て、このチャネル間直流レベル差検出回路により、この
レベル差に基づく誤差電圧が求められ、この誤差電圧に
より所定のリセットドレインに印加される直流バイアス
電圧が制御される。
【０００９】このようにしてＣＣＤシフトレジスタ、電
荷検出部、出力アンプ又はＣＣＤ雑音除去回路で発生し
た直流オフセットレベルのバラツキが自動的に補正され
るので、再生画像に発生し易い１画素毎の縦じま妨害及
びモアレを未然に防止できる。従って、本発明に係るＣ
ＣＤの信号処理回路によれば、電源投入時又は周囲温度
が変化するとき等においても、良好な再生画像を得るこ
とができる。
荷検出部、出力アンプ又はＣＣＤ雑音除去回路で発生し
た直流オフセットレベルのバラツキが自動的に補正され
るので、再生画像に発生し易い１画素毎の縦じま妨害及
びモアレを未然に防止できる。従って、本発明に係るＣ
ＣＤの信号処理回路によれば、電源投入時又は周囲温度
が変化するとき等においても、良好な再生画像を得るこ
とができる。
【００１０】
【実施例】以下、本発明の実施例について添付の図面を
参照して説明する。図１は本発明の実施例に係るＣＣＤ
の信号処理回路を適用してＣＣＤ撮像装置を示すブロッ
ク図である。撮像領域１で光電変換された信号電荷のう
ち、隣り合う垂直シフトレジスタ（図示せず）からの信
号電荷は、トランスファゲート電極（図示せず）を挟ん
で並列に配置された上下の水平シフトレジスタ２，３に
振り分けて転送される。次いで、これらの信号電荷は水
平シフトレジスタ２，３中を水平方向に並列に転送さ
れ、電荷検出部４，５で電荷から電圧に変換された後
に、夫々出力アンプ６，７を介してチップ外に出力され
るようになっている。
参照して説明する。図１は本発明の実施例に係るＣＣＤ
の信号処理回路を適用してＣＣＤ撮像装置を示すブロッ
ク図である。撮像領域１で光電変換された信号電荷のう
ち、隣り合う垂直シフトレジスタ（図示せず）からの信
号電荷は、トランスファゲート電極（図示せず）を挟ん
で並列に配置された上下の水平シフトレジスタ２，３に
振り分けて転送される。次いで、これらの信号電荷は水
平シフトレジスタ２，３中を水平方向に並列に転送さ
れ、電荷検出部４，５で電荷から電圧に変換された後
に、夫々出力アンプ６，７を介してチップ外に出力され
るようになっている。
【００１１】電荷検出部４，５は、夫々、浮遊拡散領域
８，９と、夫々１８０°位相が異なるリセットパルスΦ
R1、ΦR2が印加されるリセットゲート電極１０，１１
と、後述するチャネル間直流レベル差検出回路１８から
の誤差電圧が印加されるリセットドレイン１２及び一定
の直流電圧ＶRD2 が印加されるリセットドレイン１３と
が直列接続されて構成されている。
８，９と、夫々１８０°位相が異なるリセットパルスΦ
R1、ΦR2が印加されるリセットゲート電極１０，１１
と、後述するチャネル間直流レベル差検出回路１８から
の誤差電圧が印加されるリセットドレイン１２及び一定
の直流電圧ＶRD2 が印加されるリセットドレイン１３と
が直列接続されて構成されている。
【００１２】ＣＣＤ雑音除去回路１４，１５は夫々出力
アンプ６，７からの出力信号からＣＣＤ固有のリセット
雑音及び１／ｆ雑音を除去する。信号合成回路１６はこ
の雑音が取り除かれた信号を、１画素周期毎に交互に合
成して連続信号に変換する。ビデオプロセス回路１７は
この連続信号を通常のビデオ信号に変換して外部に出力
する。
アンプ６，７からの出力信号からＣＣＤ固有のリセット
雑音及び１／ｆ雑音を除去する。信号合成回路１６はこ
の雑音が取り除かれた信号を、１画素周期毎に交互に合
成して連続信号に変換する。ビデオプロセス回路１７は
この連続信号を通常のビデオ信号に変換して外部に出力
する。
【００１３】信号合成回路１６からの出力信号はチャネ
ル間直流レベル差検出回路１８にも印加され、ここで、
水平シフトレジスタ２と電荷検出部４と出力アンプ６と
ＣＣＤ雑音除去回路１４とを含む第１のチャネルと、水
平シフトレジスタ３と電荷検出部５と出力アンプ７とＣ
ＣＤ雑音除去回路１５とを含む第２のチャネルとの間の
直流レベル差が検出され、この直流レベル差が誤差電圧
としてリセットドレイン１２にフィードバックされる。
ル間直流レベル差検出回路１８にも印加され、ここで、
水平シフトレジスタ２と電荷検出部４と出力アンプ６と
ＣＣＤ雑音除去回路１４とを含む第１のチャネルと、水
平シフトレジスタ３と電荷検出部５と出力アンプ７とＣ
ＣＤ雑音除去回路１５とを含む第２のチャネルとの間の
直流レベル差が検出され、この直流レベル差が誤差電圧
としてリセットドレイン１２にフィードバックされる。
【００１４】このフィードバック動作は第１のチャネル
と第２のチャネルの直流レベル差が無くなって安定状態
に達するまで繰り返される。また、このフィードバック
動作は間断なく行われているので、電源投入時や周囲温
度の急激な変化に対しても十分追従可能である。
と第２のチャネルの直流レベル差が無くなって安定状態
に達するまで繰り返される。また、このフィードバック
動作は間断なく行われているので、電源投入時や周囲温
度の急激な変化に対しても十分追従可能である。
【００１５】次に、チャネル間直流レベル差検出回路１
８の構成について説明する。この回路は本願出願人の先
願に記載された積分型チャネル間直流レベル差検出回路
（特願平1-93416 号であり、その構成を図２に示す。図
２に示す如く、オプティカルブラックパルスΦOBが印加
されるゲート回路１９と、ＣＣＤのクロック周波数付近
の成分を通過させるバンドパスフィルタ２０と、反転増
幅器２１と、カップリングコンデンサ２２と、ナイキス
ト周波数（＝クロック周波数÷２）に等しいゲートパル
スΦG が印加されるゲート回路２３と、積分加算器２４
と、レベルシフト回路２５とが直列接続されて構成され
ている。
８の構成について説明する。この回路は本願出願人の先
願に記載された積分型チャネル間直流レベル差検出回路
（特願平1-93416 号であり、その構成を図２に示す。図
２に示す如く、オプティカルブラックパルスΦOBが印加
されるゲート回路１９と、ＣＣＤのクロック周波数付近
の成分を通過させるバンドパスフィルタ２０と、反転増
幅器２１と、カップリングコンデンサ２２と、ナイキス
ト周波数（＝クロック周波数÷２）に等しいゲートパル
スΦG が印加されるゲート回路２３と、積分加算器２４
と、レベルシフト回路２５とが直列接続されて構成され
ている。
【００１６】次に、上述のごとく構成されたＣＣＤの信
号処理回路の動作について図１、２の外に、図３も参照
して説明する。この図３は図２の信号Ａ，Ｂ，Ｃの波形
を示すものである。先ず、従来回路と同様にして、信号
合成回路１６から合成信号が得られ、この合成信号はビ
デオプロセス回路１７に入力されると共に、チャネル間
直流レベル差検出回路１８にも入力される。チャネル間
直流レベル差検出回路１８においては、図３のタイミン
グ図に示す如く、信号合成回路１６からの出力信号Ａが
ゲート回路１９に入力され、ここでオプティカルブラッ
クパルスΦOBによってオプティカルブラック（０Ｂ）期
間の信号のみが抜き出される。
号処理回路の動作について図１、２の外に、図３も参照
して説明する。この図３は図２の信号Ａ，Ｂ，Ｃの波形
を示すものである。先ず、従来回路と同様にして、信号
合成回路１６から合成信号が得られ、この合成信号はビ
デオプロセス回路１７に入力されると共に、チャネル間
直流レベル差検出回路１８にも入力される。チャネル間
直流レベル差検出回路１８においては、図３のタイミン
グ図に示す如く、信号合成回路１６からの出力信号Ａが
ゲート回路１９に入力され、ここでオプティカルブラッ
クパルスΦOBによってオプティカルブラック（０Ｂ）期
間の信号のみが抜き出される。
【００１７】次いで、バンドパスフィルタ２０によって
連続信号に変換された後、反転増幅器２１で所定のレベ
ルまで増幅され、カップリングコンデンサ２２を介して
ゲート回路２３に印加される。ここでゲート回路２３に
印加される信号は容量結合されているために、信号Ｂに
示す如く、平均値レベルＶAVを中心に上下対称の信号と
なっている。ゲート回路２３では、ゲートパルスΦGに
よって、上記第１のチャネルに対応した信号期間と平均
値レベルＶAVの電位差のみが抜き出され、積分加算器２
４によって逐次加算され、これがチャネル間直流レベル
の誤差電圧Ｃとなる。
連続信号に変換された後、反転増幅器２１で所定のレベ
ルまで増幅され、カップリングコンデンサ２２を介して
ゲート回路２３に印加される。ここでゲート回路２３に
印加される信号は容量結合されているために、信号Ｂに
示す如く、平均値レベルＶAVを中心に上下対称の信号と
なっている。ゲート回路２３では、ゲートパルスΦGに
よって、上記第１のチャネルに対応した信号期間と平均
値レベルＶAVの電位差のみが抜き出され、積分加算器２
４によって逐次加算され、これがチャネル間直流レベル
の誤差電圧Ｃとなる。
【００１８】積分加算器２４から出力される誤差電圧Ｃ
はレベルシフト回路２５によってＣＣＤのリセットドレ
イン電圧として適切な値、通常は１０〜１５Ｖの電圧Ｄ
にレベル変換された後に、リセットドレイン１２に印加
される。
はレベルシフト回路２５によってＣＣＤのリセットドレ
イン電圧として適切な値、通常は１０〜１５Ｖの電圧Ｄ
にレベル変換された後に、リセットドレイン１２に印加
される。
【００１９】このようにして、例えば第１のチャネルの
直流オフセットレベルが第２のチャネルのオフセットレ
ベルに比して低い場合には、誤差電圧Ｃはプラス方向に
変化し、これに伴いリセットドレイン１２に印加される
電圧Ｄも高くなるので、両チャネル間の直流レベル差は
徐々に小さくなり、最終的には誤差電圧Ｃが一定の電圧
ＶSTになった時点で直流レベル差がなくなり、フィード
バックループは安定状態となる。
直流オフセットレベルが第２のチャネルのオフセットレ
ベルに比して低い場合には、誤差電圧Ｃはプラス方向に
変化し、これに伴いリセットドレイン１２に印加される
電圧Ｄも高くなるので、両チャネル間の直流レベル差は
徐々に小さくなり、最終的には誤差電圧Ｃが一定の電圧
ＶSTになった時点で直流レベル差がなくなり、フィード
バックループは安定状態となる。
【００２０】これにより、電荷検出部、出力アンプ、Ｃ
ＣＤ雑音除去回路等で発生した直流オフセットレベルの
ばらつきが自動的に補正されるので、電源投入時及び周
囲温度変化時等においても、再生画像に１画素毎の縦じ
ま妨害又はモアレが発生することを防止でき、良好な再
生画像を得ることができる。なお、上述の実施例は、Ｃ
ＣＤ撮像装置について説明したが、本発明はこれに限定
されず、例えば、ＣＣＤアナログ遅延線、ＣＣＤフィー
ルドメモリ等にも適用可能である。
ＣＤ雑音除去回路等で発生した直流オフセットレベルの
ばらつきが自動的に補正されるので、電源投入時及び周
囲温度変化時等においても、再生画像に１画素毎の縦じ
ま妨害又はモアレが発生することを防止でき、良好な再
生画像を得ることができる。なお、上述の実施例は、Ｃ
ＣＤ撮像装置について説明したが、本発明はこれに限定
されず、例えば、ＣＣＤアナログ遅延線、ＣＣＤフィー
ルドメモリ等にも適用可能である。
【００２１】
【発明の効果】以上述べたように、本発明に係るＣＣＤ
の信号処理回路によれば、チャネル間の直流レベルのバ
ラツキに起因した１画素毎の縦すじ妨害及びモワレの発
生を防止することができ、ＣＣＤ撮像装置に本発明を適
用した場合には電源投入時又は温度変化時に拘らず、常
に良好な再生画像を得ることができる。
の信号処理回路によれば、チャネル間の直流レベルのバ
ラツキに起因した１画素毎の縦すじ妨害及びモワレの発
生を防止することができ、ＣＣＤ撮像装置に本発明を適
用した場合には電源投入時又は温度変化時に拘らず、常
に良好な再生画像を得ることができる。
【図１】本発明の実施例に係るＣＣＤの信号処理回路を
適用したＣＣＤ撮像装置を示すブロック図である。
適用したＣＣＤ撮像装置を示すブロック図である。
【図２】図１に示すチャネル間直流レベル差検出路の詳
細をブロック図である。
細をブロック図である。
【図３】このチャネル間直流レベル差検出回路の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図４】従来のＣＣＤ撮像装置を示すブロック図であ
る。
る。
１，５１；撮像領域、２，３，５２，５３；水平シフト
レジスタ、４，５，５４，５５；電荷検出部、６，７，
５６，５７；出力アンプ、８，９，５８，５９；浮遊拡
散領域、１０，１１，６０，６１；リセットゲート電
極、１２，１３，６２，６３；リセットドレイン、１
４，１５，６４，６５；ＣＣＤ雑音除去回路、１６，６
６；信号合成回路、１７，６７；ビデオプロセス回路、
１８；チャネル間直流レベル差検出回路、１９，２３；
ゲート回路、２０；バンドパスフィルタ、２１；反転増
幅器、２２；カップリングコンデンサ、２４；積分加算
器、２５；レベルシフト回路
レジスタ、４，５，５４，５５；電荷検出部、６，７，
５６，５７；出力アンプ、８，９，５８，５９；浮遊拡
散領域、１０，１１，６０，６１；リセットゲート電
極、１２，１３，６２，６３；リセットドレイン、１
４，１５，６４，６５；ＣＣＤ雑音除去回路、１６，６
６；信号合成回路、１７，６７；ビデオプロセス回路、
１８；チャネル間直流レベル差検出回路、１９，２３；
ゲート回路、２０；バンドパスフィルタ、２１；反転増
幅器、２２；カップリングコンデンサ、２４；積分加算
器、２５；レベルシフト回路
Claims (1)
- 【請求項１】 電荷結合素子により構成され並列に配置
された少なくとも２本のシフトレジスタと、各シフトレ
ジスタの一端に接続された浮遊拡散領域とリセットゲー
ト電極とリセットドレインとの直列接続体からなる電荷
検出部と、前記各浮遊拡散領域に接続された出力アンプ
と、各出力アンプに接続された雑音除去回路と、これら
の雑音除去回路からの信号を加算合成する信号合成回路
と、この信号合成回路の出力部に接続されたチャネル間
直流レベル差検出回路とを有し、このチャネル間直流レ
ベル差検出回路は、前記信号合成回路の出力及びオプテ
ィカルブラックパルスが入力され前記信号合成回路の出
力から前記オプティカルブラック期間の信号のみを抜き
出す第１ゲート回路と、抜き出された信号を容量結合す
るカップリングコンデンサと、このカップリングコンデ
ンサの出力及びゲートパルスが入力されこのゲートパル
スにより決まる期間の前記信号とその平均値との差に関
する信号を出力する第２ゲート回路と、この第２ゲート
回路の出力を積算してチャネル間直流レベルの前記誤差
電圧を出力する積分加算器から構成され、前記チャネル
間直流レベル差検出回路から出力される前記誤差電圧に
よって所定の前記リセットドレインに印加される直流バ
イアス電圧を制御することを特徴とする電荷結合素子の
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125183A JP2773462B2 (ja) | 1991-04-26 | 1991-04-26 | 電荷結合素子の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125183A JP2773462B2 (ja) | 1991-04-26 | 1991-04-26 | 電荷結合素子の信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328969A JPH04328969A (ja) | 1992-11-17 |
| JP2773462B2 true JP2773462B2 (ja) | 1998-07-09 |
Family
ID=14903961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125183A Expired - Fee Related JP2773462B2 (ja) | 1991-04-26 | 1991-04-26 | 電荷結合素子の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773462B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635325B2 (ja) * | 1987-04-17 | 1997-07-30 | キヤノン株式会社 | 固体撮像装置 |
| JP2650275B2 (ja) * | 1987-10-27 | 1997-09-03 | ソニー株式会社 | 固体撮像装置の出力回路 |
-
1991
- 1991-04-26 JP JP3125183A patent/JP2773462B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04328969A (ja) | 1992-11-17 |
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