JP2768352B2 - 図形描画処理システム - Google Patents
図形描画処理システムInfo
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- JP2768352B2 JP2768352B2 JP8153050A JP15305096A JP2768352B2 JP 2768352 B2 JP2768352 B2 JP 2768352B2 JP 8153050 A JP8153050 A JP 8153050A JP 15305096 A JP15305096 A JP 15305096A JP 2768352 B2 JP2768352 B2 JP 2768352B2
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Description
【０００１】
【発明の属する技術分野】本発明は、図形処理システム
に関し、特に、中央処理装置（ＣＰＵ）とは別に、図形
描画処理を高速に行うために、１又は複数のプロセッサ
とメモリ等を有したグラフィックアクセラレータ（Ｇｒ
ａｐｈｉｃｓ Ａｃｃｅｌｅｒａｔｏｒ；「ＧＡ」とも
いう）をハードウェアとして具備してなる図形描画シス
テムに関する。
に関し、特に、中央処理装置（ＣＰＵ）とは別に、図形
描画処理を高速に行うために、１又は複数のプロセッサ
とメモリ等を有したグラフィックアクセラレータ（Ｇｒ
ａｐｈｉｃｓ Ａｃｃｅｌｅｒａｔｏｒ；「ＧＡ」とも
いう）をハードウェアとして具備してなる図形描画シス
テムに関する。
【０００２】
【従来の技術】この種の図形描画方式の従来の技術とし
て、例えば特開平５−２６６２０２号公報には、図形プ
ロセッサと、図形プロセッサとは別に並列動作が可能な
図形描画制御部において、図形プロセッサと図形描画制
御部との並列実行度を高めることで図形描画を高速に転
送することを図るべく、図形描画制御部が複数のパラメ
ータのそれぞれに対して先入れ先出し型レジスタである
ＦＩＦＯ（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏｕｔ）を備
え、メモリ制御部による描画よりも、図形プロセッサか
らのＦＩＦＯへのパラメータ入力が速く、ＦＩＦＯがフ
ル（満杯）となった場合に、図形プロセッサがパラメー
タを図形描画制御部へ転送する前に、必ずＦＩＦＯの状
態をチェックし、図形描画制御部からの応答信号をＦＩ
ＦＯがある程度のデータ量以下になるまで抑止して、図
形プロセッサからの次のパラメータ転送を抑止するよう
にした構成が提案されている。
て、例えば特開平５−２６６２０２号公報には、図形プ
ロセッサと、図形プロセッサとは別に並列動作が可能な
図形描画制御部において、図形プロセッサと図形描画制
御部との並列実行度を高めることで図形描画を高速に転
送することを図るべく、図形描画制御部が複数のパラメ
ータのそれぞれに対して先入れ先出し型レジスタである
ＦＩＦＯ（ＦｉｒｓｔＩｎ Ｆｉｒｓｔ Ｏｕｔ）を備
え、メモリ制御部による描画よりも、図形プロセッサか
らのＦＩＦＯへのパラメータ入力が速く、ＦＩＦＯがフ
ル（満杯）となった場合に、図形プロセッサがパラメー
タを図形描画制御部へ転送する前に、必ずＦＩＦＯの状
態をチェックし、図形描画制御部からの応答信号をＦＩ
ＦＯがある程度のデータ量以下になるまで抑止して、図
形プロセッサからの次のパラメータ転送を抑止するよう
にした構成が提案されている。
【０００３】このように、上記公報記載の従来技術
（「第１の従来技術」という）においては、パラメータ
毎のＦＩＦＯを設けたことでグラフィックユニットが動
作中でも命令実行ユニットはパラメータを転送して処理
を続行することができる。
（「第１の従来技術」という）においては、パラメータ
毎のＦＩＦＯを設けたことでグラフィックユニットが動
作中でも命令実行ユニットはパラメータを転送して処理
を続行することができる。
【０００４】さらに、制御フラグを持ち、変更しなかっ
たパラメータにも、起動パラメータ書き込み時に、その
ことを識別するフラグを書き、有効なパラメータのみパ
ラメータ保持レジスタへセットすることで、グラフィッ
クコア部がパラメータをＦＩＦＯからレジスタへ読み出
すオーバヘッドを軽減することを可能としてる。
たパラメータにも、起動パラメータ書き込み時に、その
ことを識別するフラグを書き、有効なパラメータのみパ
ラメータ保持レジスタへセットすることで、グラフィッ
クコア部がパラメータをＦＩＦＯからレジスタへ読み出
すオーバヘッドを軽減することを可能としてる。
【０００５】また、従来、グラフィックアクセラレータ
（ＧＡ）を使用して図形を描画する図形処理システムで
は、高速描画のためにグラフィックアクセラレータコマ
ンド（「ＧＡコマンド」という）をバッファリングし、
グラフィックアクセラレータのＦＩＦＯへ転送するが、
転送の度毎に、グラフィックアクセラレータのステータ
スレジスタを参照し、ＦＩＦＯがフル（満杯）でないこ
とを確認してから、コマンド転送を行っている（「第２
の従来技術」という）。
（ＧＡ）を使用して図形を描画する図形処理システムで
は、高速描画のためにグラフィックアクセラレータコマ
ンド（「ＧＡコマンド」という）をバッファリングし、
グラフィックアクセラレータのＦＩＦＯへ転送するが、
転送の度毎に、グラフィックアクセラレータのステータ
スレジスタを参照し、ＦＩＦＯがフル（満杯）でないこ
とを確認してから、コマンド転送を行っている（「第２
の従来技術」という）。
【０００６】
【発明が解決しようとする課題】上述した第１の従来の
技術は、図形描画制御部から図形プロセッサへの応答信
号を用いているため、図形プロセッサと図形描画制御部
の動作を制御するプロセッサが図形描画制御部以外の周
辺装置を扱うことが難しいという問題点を有している。
特に、一定時間以上応答信号が返らないと動作が保証さ
れないような装置を本プロセッサにて扱うことは困難で
ある。
技術は、図形描画制御部から図形プロセッサへの応答信
号を用いているため、図形プロセッサと図形描画制御部
の動作を制御するプロセッサが図形描画制御部以外の周
辺装置を扱うことが難しいという問題点を有している。
特に、一定時間以上応答信号が返らないと動作が保証さ
れないような装置を本プロセッサにて扱うことは困難で
ある。
【０００７】また、上記第２の従来技術は、グラフィッ
クアクセラレータのＦＩＦＯへの書き込みに関して、効
率的なコマンド転送ができないという問題がある。この
理由は、グラフィックアクセラレータのＦＩＦＯへ転送
するたびに、グラフィックアクセラレータの持つグラフ
ィックアクセラレータステータスレジスタを直接参照
し、グラフィックアクセラレータへコマンドが転送でき
る状態であることを確認した後で、グラフィックアクセ
ラレータへコマンド転送を行うため、ＣＰＵの負荷が大
きいことによる。
クアクセラレータのＦＩＦＯへの書き込みに関して、効
率的なコマンド転送ができないという問題がある。この
理由は、グラフィックアクセラレータのＦＩＦＯへ転送
するたびに、グラフィックアクセラレータの持つグラフ
ィックアクセラレータステータスレジスタを直接参照
し、グラフィックアクセラレータへコマンドが転送でき
る状態であることを確認した後で、グラフィックアクセ
ラレータへコマンド転送を行うため、ＣＰＵの負荷が大
きいことによる。
【０００８】また、グラフィックアクセラレータステー
タスレジスタの参照回数を減らすために、バッファリン
グを行い、転送回数を減らしているが、バッファリング
処理が追加されるので、ＣＰＵの負荷が大きかった。
タスレジスタの参照回数を減らすために、バッファリン
グを行い、転送回数を減らしているが、バッファリング
処理が追加されるので、ＣＰＵの負荷が大きかった。
【０００９】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、グラフィックアクセラ
レータ（ＧＡ）を装備したシステムにおいて、図形描画
処理を効率的に行う図形描画処理システムを提供するこ
とにある。
れたものであって、その目的は、グラフィックアクセラ
レータ（ＧＡ）を装備したシステムにおいて、図形描画
処理を効率的に行う図形描画処理システムを提供するこ
とにある。
【００１０】以下、本発明の目的の概要を述べる。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の図形描画処理システムは、ＣＰＵ側からグ
ラフィックアクセラレータに描画のためのコマンド及び
／又はパラメータを転送して表示画面上に表示出力する
図形描画処理システムにおいて、前記ＣＰＵから前記グ
ラフィックアクセラレータが具備するＦＩＦＯ（ファー
ストインファーストアウト型バッファ）にコマンド及び
／又はパラメータの転送を行う際に、前記ＣＰＵ側に備
えられた仮想ステータス情報を参照して前記ＦＩＦＯが
フル状態にないことを示すことを確認した後に前記コマ
ンド及び／又はパラメータの転送を行い、前記仮想ステ
ータス情報が前記ＦＩＦＯがフル状態を示す場合には、
該フル状態が解除されるまで転送を待ち合わせ、前記グ
ラフィックアクセラレータは、前記ＦＩＦＯのステータ
ス情報を、前記ＣＰＵ側の前記仮想ステータス情報に転
送する手段を備えたことを特徴とする
め、本発明の図形描画処理システムは、ＣＰＵ側からグ
ラフィックアクセラレータに描画のためのコマンド及び
／又はパラメータを転送して表示画面上に表示出力する
図形描画処理システムにおいて、前記ＣＰＵから前記グ
ラフィックアクセラレータが具備するＦＩＦＯ（ファー
ストインファーストアウト型バッファ）にコマンド及び
／又はパラメータの転送を行う際に、前記ＣＰＵ側に備
えられた仮想ステータス情報を参照して前記ＦＩＦＯが
フル状態にないことを示すことを確認した後に前記コマ
ンド及び／又はパラメータの転送を行い、前記仮想ステ
ータス情報が前記ＦＩＦＯがフル状態を示す場合には、
該フル状態が解除されるまで転送を待ち合わせ、前記グ
ラフィックアクセラレータは、前記ＦＩＦＯのステータ
ス情報を、前記ＣＰＵ側の前記仮想ステータス情報に転
送する手段を備えたことを特徴とする
【００１２】また、本発明においては、好ましくは、Ｃ
ＰＵがＦＩＦＯにグラフィックアクセラレータコマンド
を転送し、グラフィックアクセラレータが前記ＦＩＦＯ
からグラフィックアクセラレータコマンドを取り出して
図形描画処理を行う図形処理システムにおいて、前記グ
ラフィックアクセラレータが、前記ＦＩＦＯからグラフ
ィックアクセラレータコマンドを取り出して描画イメー
ジを生成し、フレームバッファ上に展開するグラフィッ
クアクセラレータ描画手段と、グラフィックアクセラレ
ータステータス情報を前記ＣＰＵ側にＤＭＡ転送するこ
とで、ＣＰＵ側に備えられた仮想グラフィックアクセラ
レータステータス情報の内容を更新するグラフィックア
クセラレータステータスＤＭＡ転送手段と、前記ＦＩＦ
ＯがＦＩＦＯ−フルになった時に、前記グラフィックア
クセラレータステータスＤＭＡ転送手段を起動すると共
に、前記ＦＩＦＯがＦＩＦＯ−エムプティになった時
に、前記グラフィックアクセラレータステータスＤＭＡ
転送手段を起動するグラフィックアクセラレータステー
タス情報設定手段と、を備え、ＣＰＵが、利用者プログ
ラムから図形コマンドからグラフィックアクセラレータ
コマンドを生成するグラフィックアクセラレータコマン
ド変換手段と、前記仮想グラフィックアクセラレータス
テータスレジスタ情報がＦＩＦＯ−フルの場合、ＦＩＦ
Ｏ−ノット−フルとなるまで待ち合わせ、仮想グラフィ
ックアクセラレータステータス情報がＦＩＦＯ−ノット
−フルなら、前記グラフィックアクセラレータコマンド
変換手段によって生成されたグラフィックアクセラレー
タマンドを前記ＦＩＦＯへ転送するグラフィックアクセ
ラレータステータス情報判定手段と、を有することを特
徴とする。
ＰＵがＦＩＦＯにグラフィックアクセラレータコマンド
を転送し、グラフィックアクセラレータが前記ＦＩＦＯ
からグラフィックアクセラレータコマンドを取り出して
図形描画処理を行う図形処理システムにおいて、前記グ
ラフィックアクセラレータが、前記ＦＩＦＯからグラフ
ィックアクセラレータコマンドを取り出して描画イメー
ジを生成し、フレームバッファ上に展開するグラフィッ
クアクセラレータ描画手段と、グラフィックアクセラレ
ータステータス情報を前記ＣＰＵ側にＤＭＡ転送するこ
とで、ＣＰＵ側に備えられた仮想グラフィックアクセラ
レータステータス情報の内容を更新するグラフィックア
クセラレータステータスＤＭＡ転送手段と、前記ＦＩＦ
ＯがＦＩＦＯ−フルになった時に、前記グラフィックア
クセラレータステータスＤＭＡ転送手段を起動すると共
に、前記ＦＩＦＯがＦＩＦＯ−エムプティになった時
に、前記グラフィックアクセラレータステータスＤＭＡ
転送手段を起動するグラフィックアクセラレータステー
タス情報設定手段と、を備え、ＣＰＵが、利用者プログ
ラムから図形コマンドからグラフィックアクセラレータ
コマンドを生成するグラフィックアクセラレータコマン
ド変換手段と、前記仮想グラフィックアクセラレータス
テータスレジスタ情報がＦＩＦＯ−フルの場合、ＦＩＦ
Ｏ−ノット−フルとなるまで待ち合わせ、仮想グラフィ
ックアクセラレータステータス情報がＦＩＦＯ−ノット
−フルなら、前記グラフィックアクセラレータコマンド
変換手段によって生成されたグラフィックアクセラレー
タマンドを前記ＦＩＦＯへ転送するグラフィックアクセ
ラレータステータス情報判定手段と、を有することを特
徴とする。
【００１３】本発明では、上述したように、ＦＩＦＯへ
のコマンド転送毎のグラフィックアクセラレータステー
タスレジスタの参照を行わず、グラフィックアクセラレ
ータステータスレジスタの参照回数を大幅に減少させ、
また、バッファリングを行わないため、ＣＰＵの負荷を
軽減し、グラフィックアクセラレータへのコマンド転送
を効率的に行い、図形描画を高速に行うことができる。
のコマンド転送毎のグラフィックアクセラレータステー
タスレジスタの参照を行わず、グラフィックアクセラレ
ータステータスレジスタの参照回数を大幅に減少させ、
また、バッファリングを行わないため、ＣＰＵの負荷を
軽減し、グラフィックアクセラレータへのコマンド転送
を効率的に行い、図形描画を高速に行うことができる。
【００１４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。図１は、本発明の実施の形
態の構成を示す図である。
を参照して詳細に説明する。図１は、本発明の実施の形
態の構成を示す図である。
【００１５】図１を参照すると、本発明の実施の形態に
おいては、ＣＰＵ側処理である図形処理システム２０
は、利用者プログラム１０から図形コマンドを受け取る
と、グラフィックアクセラレータ（ＧＡ）５０のＦＩＦ
Ｏ（ファーストインファーストアウト型バッファ）５１
へ転送するためのグラフィックアクセラレータコマンド
（「ＧＡコマンド」という）を図形コマンドから生成す
るグラフィックアクセラレータコマンド変換手段（「Ｇ
Ａコマンド変換手段」という）２１と、ＧＡコマンド変
換手段２１によって生成されたＧＡコマンドをＦＩＦＯ
５１へ転送し、仮想グラフィックアクセラレータステー
タス情報（「仮想ＧＡステータス情報」という）２３が
ＦＩＦＯ−フル（ＦＩＦＯが満杯）になった時に転送を
中断し、ＦＩＦＯ−ノット−フル（ＦＩＦＯが満杯でな
い）となるまで待ち合わせ、ＦＩＦＯ−ノット−フルな
ら転送を行うグラフィックアクセラレータステータス情
報判定手段（「ＧＡステータス情報判定手段」という）
２２と、を備える。
おいては、ＣＰＵ側処理である図形処理システム２０
は、利用者プログラム１０から図形コマンドを受け取る
と、グラフィックアクセラレータ（ＧＡ）５０のＦＩＦ
Ｏ（ファーストインファーストアウト型バッファ）５１
へ転送するためのグラフィックアクセラレータコマンド
（「ＧＡコマンド」という）を図形コマンドから生成す
るグラフィックアクセラレータコマンド変換手段（「Ｇ
Ａコマンド変換手段」という）２１と、ＧＡコマンド変
換手段２１によって生成されたＧＡコマンドをＦＩＦＯ
５１へ転送し、仮想グラフィックアクセラレータステー
タス情報（「仮想ＧＡステータス情報」という）２３が
ＦＩＦＯ−フル（ＦＩＦＯが満杯）になった時に転送を
中断し、ＦＩＦＯ−ノット−フル（ＦＩＦＯが満杯でな
い）となるまで待ち合わせ、ＦＩＦＯ−ノット−フルな
ら転送を行うグラフィックアクセラレータステータス情
報判定手段（「ＧＡステータス情報判定手段」という）
２２と、を備える。
【００１６】グラフィックアクセラレータ（ＧＡ）５０
は、ＦＩＦＯ５１のＦＩＦＯ−フル、またはＦＩＦＯ−
フル後のＦＩＦＯ−ノット−フル状態を監視し、グラフ
ィックアクセラレータステータス情報（「ＧＡステータ
ス情報」という）５４を設定するグラフィックアクセラ
レータ（ＧＡ）ステータス情報設定手段５３と、ＦＩＦ
Ｏ５１の“ＦＩＦＯ−フル”、またはＦＩＦＯ−フル後
に“ＦＩＦＯ−ノット−フル”となった時に、ＧＡステ
ータス情報５４の内容をＣＰＵ側の仮想ＧＡステータス
情報２３へＤＭＡ転送するＧＡステータス情報ＤＭＡ転
送手段５５と、ＦＩＦＯ５１からＧＡコマンドを取り出
し、取り出したコマンドからフレームバッファ（ＦＲ
Ｂ）６０上の描画イメージをＦＲＢ上に設定するグラフ
ィックアクセラレータレンダリング手段（「ＧＡレンダ
リング手段」という）５２と、を備えている。
は、ＦＩＦＯ５１のＦＩＦＯ−フル、またはＦＩＦＯ−
フル後のＦＩＦＯ−ノット−フル状態を監視し、グラフ
ィックアクセラレータステータス情報（「ＧＡステータ
ス情報」という）５４を設定するグラフィックアクセラ
レータ（ＧＡ）ステータス情報設定手段５３と、ＦＩＦ
Ｏ５１の“ＦＩＦＯ−フル”、またはＦＩＦＯ−フル後
に“ＦＩＦＯ−ノット−フル”となった時に、ＧＡステ
ータス情報５４の内容をＣＰＵ側の仮想ＧＡステータス
情報２３へＤＭＡ転送するＧＡステータス情報ＤＭＡ転
送手段５５と、ＦＩＦＯ５１からＧＡコマンドを取り出
し、取り出したコマンドからフレームバッファ（ＦＲ
Ｂ）６０上の描画イメージをＦＲＢ上に設定するグラフ
ィックアクセラレータレンダリング手段（「ＧＡレンダ
リング手段」という）５２と、を備えている。
【００１７】上記した本発明の実施の形態についてより
詳細に説明すべく実施例を図２から図７を参照して詳細
に説明する。
詳細に説明すべく実施例を図２から図７を参照して詳細
に説明する。
【００１８】図２は、ＧＡコマンド変換手段２１の処理
動作の一例を模式的に示したものである。利用者プログ
ラム１０では、座標値（１．０，１．０）から（１０．
０，１０．０）まで線幅が２．０の線を描画するため
に、“ｌｉｎｅｗｉｄｔｈ”関数の引数で線幅２．０を
指定し、“ｌｉｎｅ”関数で線の描画位置（１．０，
１．０）−（１０．０，１０．０）を指定している。
動作の一例を模式的に示したものである。利用者プログ
ラム１０では、座標値（１．０，１．０）から（１０．
０，１０．０）まで線幅が２．０の線を描画するため
に、“ｌｉｎｅｗｉｄｔｈ”関数の引数で線幅２．０を
指定し、“ｌｉｎｅ”関数で線の描画位置（１．０，
１．０）−（１０．０，１０．０）を指定している。
【００１９】利用者プログラム１０から図形コマンドを
受け取った図形処理システム２０のＧＡコマンド変換手
段２１では、利用者プログラム１０から呼ばれる（ＣＡ
ＬＬされる）関数とその引数とからＧＡコマンドを生成
する。すなわち、“線幅２．０”という図形コマンド２
１１と、“（１．０，１．０）から（１００．０，１０
０．０）位置に線描画”という図形コマンド２１２とを
解釈し、“線幅２．０”を指定する８バイト（Ｂｙｔ
ｅ）のＧＡコマンド２１３と、“線描画（１．０，１．
０）−（１０．０，１０．０）”を行う２０バイトのＧ
Ａコマンド２１４と、を生成する。
受け取った図形処理システム２０のＧＡコマンド変換手
段２１では、利用者プログラム１０から呼ばれる（ＣＡ
ＬＬされる）関数とその引数とからＧＡコマンドを生成
する。すなわち、“線幅２．０”という図形コマンド２
１１と、“（１．０，１．０）から（１００．０，１０
０．０）位置に線描画”という図形コマンド２１２とを
解釈し、“線幅２．０”を指定する８バイト（Ｂｙｔ
ｅ）のＧＡコマンド２１３と、“線描画（１．０，１．
０）−（１０．０，１０．０）”を行う２０バイトのＧ
Ａコマンド２１４と、を生成する。
【００２０】線幅のＧＡコマンド２１３の最初の２バイ
トには、線幅コマンドの全バイト数を示す値の“８”が
設定されている。次の２バイトには、このコマンドが
“線幅設定コマンド”であることを、グラフィックアク
セラレータ（ＧＡ）５０に知らせるオペレーションコー
ド“３５”が設定されている。次の４バイトには、線幅
の実際のデータ“２．０”が設定される。
トには、線幅コマンドの全バイト数を示す値の“８”が
設定されている。次の２バイトには、このコマンドが
“線幅設定コマンド”であることを、グラフィックアク
セラレータ（ＧＡ）５０に知らせるオペレーションコー
ド“３５”が設定されている。次の４バイトには、線幅
の実際のデータ“２．０”が設定される。
【００２１】続いて、線描画のＧＡコマンドを生成し、
最初の２バイトには、線描画コマンドの全バイト数を示
す“２０”が設定されている。次の２バイトには、この
コマンドが“線描画コマンド”であることをグラフィッ
クアクセラレータ（ＧＡ）５０に知らせるオペレーショ
ンコード“１７”が設定されている。次の１６バイトに
は、４バイト毎に、始点座標のｘ座標値の“１．０”、
ｙ座標値の“１．０”、終点座標値のｘ座標値の“１０
０．０”、ｙ座標値の“１００．０”が設定される。
最初の２バイトには、線描画コマンドの全バイト数を示
す“２０”が設定されている。次の２バイトには、この
コマンドが“線描画コマンド”であることをグラフィッ
クアクセラレータ（ＧＡ）５０に知らせるオペレーショ
ンコード“１７”が設定されている。次の１６バイトに
は、４バイト毎に、始点座標のｘ座標値の“１．０”、
ｙ座標値の“１．０”、終点座標値のｘ座標値の“１０
０．０”、ｙ座標値の“１００．０”が設定される。
【００２２】図３は、図形処理システム２０におけるＧ
Ａステータス情報判定手段の処理動作の一例を示す流れ
図である。
Ａステータス情報判定手段の処理動作の一例を示す流れ
図である。
【００２３】図３を参照して、ステップ２２１におい
て、ＧＡコマンド変換手段２１から呼ばれ（起動さ
れ）、仮想ＧＡステータス情報２３が、“ＦＩＦＯ−フ
ル”なら“ＦＩＦＯ−ノット−フル”となるまで待ち合
わせ、“ＦＩＦＯ−ノット−フル”ならば、生成したＧ
Ａコマンドをステップ２２２でＦＩＦＯ５１へ転送す
る。
て、ＧＡコマンド変換手段２１から呼ばれ（起動さ
れ）、仮想ＧＡステータス情報２３が、“ＦＩＦＯ−フ
ル”なら“ＦＩＦＯ−ノット−フル”となるまで待ち合
わせ、“ＦＩＦＯ−ノット−フル”ならば、生成したＧ
Ａコマンドをステップ２２２でＦＩＦＯ５１へ転送す
る。
【００２４】図４は、ＧＡレンダリング手段５２の処理
動作の一例を模式的に示す図である。ＧＡレンダリング
手段５２は、ＦＩＦＯ５１からＧＡコマンドを取り出
し、１コマンドずつ処理する。
動作の一例を模式的に示す図である。ＧＡレンダリング
手段５２は、ＦＩＦＯ５１からＧＡコマンドを取り出
し、１コマンドずつ処理する。
【００２５】まず、取り出したコマンド２１３を参照
し、コマンド長は８バイトであり、オペレーションコー
ドが“３５”であることから、これをデコードした結
果、線幅設定コマンドであると認識し、線幅レジスタ
に、“２．０”を設定する。
し、コマンド長は８バイトであり、オペレーションコー
ドが“３５”であることから、これをデコードした結
果、線幅設定コマンドであると認識し、線幅レジスタ
に、“２．０”を設定する。
【００２６】グラフィックアクセラレータ（ＧＡ）５０
の処理機構は、以後、線描画コマンドを受け付けると、
線幅２．０で処理する。
の処理機構は、以後、線描画コマンドを受け付けると、
線幅２．０で処理する。
【００２７】次のコマンド２１４を参照し、オペレーシ
ョンコードが“１７”であることから、線描画コマンド
であると認識し、線描画のための始点ｘ座標値レジスタ
に“１．０”、始点ｙ座標値レジスタに“１．０”、終
点ｘ座標値レジスタに“１００．０”、終点ｙ座標値レ
ジスタに“１００．０”をそれぞれ設定する。
ョンコードが“１７”であることから、線描画コマンド
であると認識し、線描画のための始点ｘ座標値レジスタ
に“１．０”、始点ｙ座標値レジスタに“１．０”、終
点ｘ座標値レジスタに“１００．０”、終点ｙ座標値レ
ジスタに“１００．０”をそれぞれ設定する。
【００２８】グラフィックアクセラレータ（ＧＡ）５０
の処理機構は、設定された値から、フレームバッファ
（ＦＲＢ）６０上の、線の始点と終点の座標値を計算
し、さらに始点と終点をつなぐビットの描画位置を計算
し、その生成したイメージをフレームバッファ（ＦＲ
Ｂ）６０に設定し、これにより図形表示装置７０には、
始点と終点を所定の線幅で結ぶ直線が描画出力される。
の処理機構は、設定された値から、フレームバッファ
（ＦＲＢ）６０上の、線の始点と終点の座標値を計算
し、さらに始点と終点をつなぐビットの描画位置を計算
し、その生成したイメージをフレームバッファ（ＦＲ
Ｂ）６０に設定し、これにより図形表示装置７０には、
始点と終点を所定の線幅で結ぶ直線が描画出力される。
【００２９】図５は、ＧＡステータス情報設定手段５３
の処理動作の一例を示す流れ図である。図５を参照し
て、ステップ５３１において、ＦＩＦＯ５１がＦＩＦＯ
−フルになった時に発生する電気信号からＧＡステータ
ス情報５４をＦＩＦＯ−フルに設定した後に、ＧＡステ
ータスＤＭＡ転送手段５５を起動し、ステップ５３２に
おいて、ＦＩＦＯ５１が“ＦＩＦＯ−フル”後の“ＦＩ
ＦＯ−空（エムプティ）”になった時に発生する電気信
号から、ＧＡステータス情報５４を設定した後に、ＧＡ
ステータスＤＭＡ転送手段５５を呼び出す。
の処理動作の一例を示す流れ図である。図５を参照し
て、ステップ５３１において、ＦＩＦＯ５１がＦＩＦＯ
−フルになった時に発生する電気信号からＧＡステータ
ス情報５４をＦＩＦＯ−フルに設定した後に、ＧＡステ
ータスＤＭＡ転送手段５５を起動し、ステップ５３２に
おいて、ＦＩＦＯ５１が“ＦＩＦＯ−フル”後の“ＦＩ
ＦＯ−空（エムプティ）”になった時に発生する電気信
号から、ＧＡステータス情報５４を設定した後に、ＧＡ
ステータスＤＭＡ転送手段５５を呼び出す。
【００３０】図６は、ＧＡステータスＤＭＡ転送手段５
５の処理動作の一例を示す流れ図である。図６を参照し
て、ステップ５５１において、ＧＡステータス情報をＤ
ＭＡ（ダイレクトメモリアクセス）転送し、ＣＰＵ側の
仮想ＧＡステータス情報２３を更新する。
５の処理動作の一例を示す流れ図である。図６を参照し
て、ステップ５５１において、ＧＡステータス情報をＤ
ＭＡ（ダイレクトメモリアクセス）転送し、ＣＰＵ側の
仮想ＧＡステータス情報２３を更新する。
【００３１】図７は、本発明の一実施例における図形描
画処理の処理フローを模式的に示す図である。から
へは時間の順に配置されている。
画処理の処理フローを模式的に示す図である。から
へは時間の順に配置されている。
【００３２】の時に、図形処理システム２０では仮想
ＧＡステータス情報２３をチェックし、“ＦＩＦＯ−ノ
ット−フル”であるので、において、ＦＩＦＯ５１へ
ＧＡコマンドを転送している。
ＧＡステータス情報２３をチェックし、“ＦＩＦＯ−ノ
ット−フル”であるので、において、ＦＩＦＯ５１へ
ＧＡコマンドを転送している。
【００３３】で、グラフィックアクセラレータ５０側
で“ＦＩＦＯ−フル”が発生し、ＧＡステータス情報５
４がＣＰＵ側へＤＭＡ転送される。ＤＭＡ転送中には、
情報の通信路であるバスがＤＭＡ転送の処理のために占
有されるため、ＣＰＵ側の図形処理部システム２０から
ＧＡコマンドをグラフィックアクセラレータ５０へ転送
することができない。ＤＭＡ転送により、仮想ＧＡステ
ータス情報２３はＦＩＦＯ−フルの状態に更新された後
に、図形処理システム２０のＧＡステータス情報判定手
段２２が仮想ＧＡステータス情報２３をチェックする
が、“ＦＩＦＯ−フル”となっているので、“ＦＩＦＯ
−ノット−フル”となるまで転送が待ち合わされる。
で“ＦＩＦＯ−フル”が発生し、ＧＡステータス情報５
４がＣＰＵ側へＤＭＡ転送される。ＤＭＡ転送中には、
情報の通信路であるバスがＤＭＡ転送の処理のために占
有されるため、ＣＰＵ側の図形処理部システム２０から
ＧＡコマンドをグラフィックアクセラレータ５０へ転送
することができない。ＤＭＡ転送により、仮想ＧＡステ
ータス情報２３はＦＩＦＯ−フルの状態に更新された後
に、図形処理システム２０のＧＡステータス情報判定手
段２２が仮想ＧＡステータス情報２３をチェックする
が、“ＦＩＦＯ−フル”となっているので、“ＦＩＦＯ
−ノット−フル”となるまで転送が待ち合わされる。
【００３４】の時に、“ＦＩＦＯ−エムプティ
（空）”が発生し、ＧＡステータス情報５４がＣＰＵ側
へＤＭＡ転送される。ＤＭＡ転送完了後、図形処理シス
テム２０の処理が実行される。ＤＭＡ転送により、仮想
ＧＡステータス情報２３が“ＦＩＦＯ−ノット−フル”
の状態に更新された後に、において、図形処理システ
ム２０のＧＡステータス情報判定手段２２が仮想ＧＡス
テータス情報２３をチェックした時には、“ＦＩＦＯ−
ノット−フル”であるため、でＦＩＦＯ５１へＧＡコ
マンドが転送される。
（空）”が発生し、ＧＡステータス情報５４がＣＰＵ側
へＤＭＡ転送される。ＤＭＡ転送完了後、図形処理シス
テム２０の処理が実行される。ＤＭＡ転送により、仮想
ＧＡステータス情報２３が“ＦＩＦＯ−ノット−フル”
の状態に更新された後に、において、図形処理システ
ム２０のＧＡステータス情報判定手段２２が仮想ＧＡス
テータス情報２３をチェックした時には、“ＦＩＦＯ−
ノット−フル”であるため、でＦＩＦＯ５１へＧＡコ
マンドが転送される。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ側は、アクセスの遅い、グラフィックアクセラレ
ータ側のＧＡステータス情報を直接アクセスするのでは
なく、ＣＰＵ側に仮想ＧＡステータス情報を用意したこ
とにより、グラフィックアクセラレータのＦＩＦＯ状態
の参照に必要とされた負荷を大きく低減し、これにより
図形描画を効率的に行うことができるという効果を有す
る。
ＣＰＵ側は、アクセスの遅い、グラフィックアクセラレ
ータ側のＧＡステータス情報を直接アクセスするのでは
なく、ＣＰＵ側に仮想ＧＡステータス情報を用意したこ
とにより、グラフィックアクセラレータのＦＩＦＯ状態
の参照に必要とされた負荷を大きく低減し、これにより
図形描画を効率的に行うことができるという効果を有す
る。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施例としてＧＡコマンド変換手段
の処理の様子を模式的に示す図である。
の処理の様子を模式的に示す図である。
【図３】本発明の一実施例としてＧＡステータス情報判
定手段の処理例を示す流れ図である。
定手段の処理例を示す流れ図である。
【図４】本発明の一実施例としてＧＡレンダリング手段
の処理例を模式的に示す図である。
の処理例を模式的に示す図である。
【図５】本発明の一実施例としてＧＡステータスＤＭＡ
転送手段の処理例を示す流れ図である。
転送手段の処理例を示す流れ図である。
【図６】本発明の一実施例としてＧＡステータス情報設
定手段の処理例を示す流れ図である。
定手段の処理例を示す流れ図である。
【図７】本発明の一実施例における図形描画処理の処理
の流れを時系列的に示す図である。
の流れを時系列的に示す図である。
１０ 利用者プログラム ２０ 図形処理部 ２１ ＧＡコマンド変換手段 ２２ ＧＡステータス情報判定手段 ２３ 仮想ＧＡステータス情報 ５０ グラフィックアクセラレータ（ＧＡ） ５１ ＦＩＦＯ（先入れ先出し方式；Ｆａｓｔ ｉｎ
Ｆａｓｔ ｏｕｔ）バッファ ５２ ＧＡレンダリング手段 ５３ ＧＡステータス情報設定手段 ５４ ＧＡステータス情報 ５５ ＧＡステータスＤＭＡ転送手段 ６０ ＦＲＢ（フレームバッファ） ７０ 図形表示装置
Ｆａｓｔ ｏｕｔ）バッファ ５２ ＧＡレンダリング手段 ５３ ＧＡステータス情報設定手段 ５４ ＧＡステータス情報 ５５ ＧＡステータスＤＭＡ転送手段 ６０ ＦＲＢ（フレームバッファ） ７０ 図形表示装置
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/36 ５３０ Ｇ０９Ｇ 5/36 ５３０Ｃ
Claims (2)
- 【請求項１】ＣＰＵ側からグラフィックアクセラレータ
に描画のためのコマンド及び／又はパラメータを転送し
て表示画面上に表示出力する図形描画処理システムにお
いて、 前記ＣＰＵから前記グラフィックアクセラレータが具備
するＦＩＦＯ（ファーストインファーストアウト型バッ
ファ）にコマンド及び／又はパラメータの転送を行う際
に、前記ＣＰＵ側に備えられた仮想ステータス情報を参
照して前記ＦＩＦＯがフル状態にないことを示すことを
確認した後に前記コマンド及び／又はパラメータの転送
を行い、前記仮想ステータス情報が前記ＦＩＦＯがフル
状態を示す場合には、該フル状態が解除されるまで転送
を待ち合わせ、 前記グラフィックアクセラレータは、前記ＦＩＦＯのス
テータス情報を、前記ＣＰＵ側の前記仮想ステータス情
報に転送する手段を備えたことを特徴とする図形描画処
理システム。 - 【請求項２】ＣＰＵがＦＩＦＯ（ファーストインファー
ストアウト型バッファ）にグラフィックアクセラレータ
コマンドを転送し、グラフィックアクセラレータが前記
ＦＩＦＯバッファからグラフィックアクセラレータコマ
ンドを取り出して図形描画処理を行う図形処理システム
において、 前記グラフィックアクセラレータが、 前記ＦＩＦＯからグラフィックアクセラレータコマンド
を取り出して描画イメージを生成し、フレームバッファ
上に展開するグラフィックアクセラレータ描画手段と、 グラフィックアクセラレータステータス情報を前記ＣＰ
Ｕ側にＤＭＡ転送することで、ＣＰＵ側に備えられた仮
想グラフィックアクセラレータステータス情報の内容を
更新するグラフィックアクセラレータステータスＤＭＡ
転送手段と、 前記ＦＩＦＯがＦＩＦＯ−フルになった時に、前記グラ
フィックアクセラレータステータスＤＭＡ転送手段を起
動すると共に、前記ＦＩＦＯがＦＩＦＯ−エムプティに
なった時に、前記グラフィックアクセラレータステータ
スＤＭＡ転送手段を起動するグラフィックアクセラレー
タステータス情報設定手段と、 を備え、 ＣＰＵが、 利用者プログラムから図形コマンドからグラフィックア
クセラレータコマンドを生成するグラフィックアクセラ
レータコマンド変換手段と、 前記仮想グラフィックアクセラレータステータスレジス
タ情報がＦＩＦＯ−フルの場合、ＦＩＦＯ−ノット−フ
ルとなるまで待ち合わせ、仮想グラフィックアクセラレ
ータステータス情報がＦＩＦＯ−ノット−フルなら、前
記グラフィックアクセラレータコマンド変換手段によっ
て生成されたグラフィックアクセラレータマンドを前記
ＦＩＦＯへ転送するグラフィックアクセラレータステー
タス情報判定手段と、 を有することを特徴とする図形描画処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153050A JP2768352B2 (ja) | 1996-05-24 | 1996-05-24 | 図形描画処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153050A JP2768352B2 (ja) | 1996-05-24 | 1996-05-24 | 図形描画処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319882A JPH09319882A (ja) | 1997-12-12 |
| JP2768352B2 true JP2768352B2 (ja) | 1998-06-25 |
Family
ID=15553893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153050A Expired - Fee Related JP2768352B2 (ja) | 1996-05-24 | 1996-05-24 | 図形描画処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768352B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952215B1 (en) | 1999-03-31 | 2005-10-04 | International Business Machines Corporation | Method and system for graphics rendering using captured graphics hardware instructions |
-
1996
- 1996-05-24 JP JP8153050A patent/JP2768352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09319882A (ja) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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