JP2754795B2 - ロジック制御線１本による３状態設定回路 - Google Patents
ロジック制御線１本による３状態設定回路Info
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Description
【発明の詳細な説明】 〔概要〕 移動通信の端末機の如くロジック部とアナログ部とが
分離していて、アナログ部の状態を設定する設定信号を
ロジック部にて発生し該アナログ部はマスタクロックも
電源オン時のリセット機能も無く該ロジック部と接続さ
れた制御線によりロジック部から送られて来た前記設定
信号を検出し各状態に応じた論理符号を出力する状態検
出部からなる状態設定回路に関し、 ロジック部とアナログ部を結ぶ制御線の数が１本であ
って，アナログ部にマスタクロックが無く且つパワーオ
ンリセットが無い場合に、ロジック部の制御部が、高レ
ベルＨと低レベルＬとクロックCLKの３つの状態の信号
を前記の制御線でアナログ部へ送り、アナログ部の状態
検出部にて３つの状態信号のレベルを検出し該検出結果
を符号化する論理回路が３状態の各状態に応じた論理符
号を送出できることを目的とし、 ロジック部が単一電源VDDと接地Ｇとを用いてアナロ
グ部の状態を設定するため電源電圧VDDに近い直流電圧
の高レベルＨと接地電位Ｇに近い直流電圧の低レベルＬ
と電源電圧VDDの半分に近い直流電圧を中心とした矩形
波のクロックCLKの３状態を信号を発生して一本の制御
線によりアナログ部に送り、アナログ部の状態検出部が
電源電圧VDDより小さく電源電圧の半分VDD/2より大きい
しきい値αと電源電圧の半分VDD/2より小さく接地電位
Ｇより大きいしきい値βにより前記一本の制御線の出力
信号からしきい値α以上の電圧，しきい値β以下の電
圧，しきい値αとしきい値βの間の電圧を夫々前記３状
態の設定信号として検出するように構成する。
分離していて、アナログ部の状態を設定する設定信号を
ロジック部にて発生し該アナログ部はマスタクロックも
電源オン時のリセット機能も無く該ロジック部と接続さ
れた制御線によりロジック部から送られて来た前記設定
信号を検出し各状態に応じた論理符号を出力する状態検
出部からなる状態設定回路に関し、 ロジック部とアナログ部を結ぶ制御線の数が１本であ
って，アナログ部にマスタクロックが無く且つパワーオ
ンリセットが無い場合に、ロジック部の制御部が、高レ
ベルＨと低レベルＬとクロックCLKの３つの状態の信号
を前記の制御線でアナログ部へ送り、アナログ部の状態
検出部にて３つの状態信号のレベルを検出し該検出結果
を符号化する論理回路が３状態の各状態に応じた論理符
号を送出できることを目的とし、 ロジック部が単一電源VDDと接地Ｇとを用いてアナロ
グ部の状態を設定するため電源電圧VDDに近い直流電圧
の高レベルＨと接地電位Ｇに近い直流電圧の低レベルＬ
と電源電圧VDDの半分に近い直流電圧を中心とした矩形
波のクロックCLKの３状態を信号を発生して一本の制御
線によりアナログ部に送り、アナログ部の状態検出部が
電源電圧VDDより小さく電源電圧の半分VDD/2より大きい
しきい値αと電源電圧の半分VDD/2より小さく接地電位
Ｇより大きいしきい値βにより前記一本の制御線の出力
信号からしきい値α以上の電圧，しきい値β以下の電
圧，しきい値αとしきい値βの間の電圧を夫々前記３状
態の設定信号として検出するように構成する。
本発明は、移動通信の端末機の如く、ロジック部とア
ナログ部とが分離していて、アナログ部の状態設定をロ
ジック部が行わねばならず且つアナログ部にマスタクロ
ックやバワーオンリセットを持たないで回路の簡素化が
要求される場合に、ロジック部で設定した状態信号を相
互を結ぶ制御線によりアナログ部へ伝送し、アナログ部
の状態検出部にて該状態信号を検出し符号化して出力す
るロジック制御線による状態設定回路に関する。
ナログ部とが分離していて、アナログ部の状態設定をロ
ジック部が行わねばならず且つアナログ部にマスタクロ
ックやバワーオンリセットを持たないで回路の簡素化が
要求される場合に、ロジック部で設定した状態信号を相
互を結ぶ制御線によりアナログ部へ伝送し、アナログ部
の状態検出部にて該状態信号を検出し符号化して出力す
るロジック制御線による状態設定回路に関する。
従来のロジック制御線による状態設定回路は、第４図
に示す如く、ロジック部10とアナログ部20とが分離され
て、ロジック部10の制御部1Aが設定したレベル“H",
“L"の２レベル値で表された状態信号を，制御線２によ
りアナログ部20へ伝送し、アナログ部20はマスタクロッ
クが無く且つ電源オン時に出力をリセットするパワーオ
ンリセット機能も無い場合、アナログ部20の状態検出部
3Aの検出回路31Aは、制御線２を通って来た状態信号の
レベルを検出し該検出結果を符号化する論理回路32Aが
各状態信号に応じた論理符号を送出する。
に示す如く、ロジック部10とアナログ部20とが分離され
て、ロジック部10の制御部1Aが設定したレベル“H",
“L"の２レベル値で表された状態信号を，制御線２によ
りアナログ部20へ伝送し、アナログ部20はマスタクロッ
クが無く且つ電源オン時に出力をリセットするパワーオ
ンリセット機能も無い場合、アナログ部20の状態検出部
3Aの検出回路31Aは、制御線２を通って来た状態信号の
レベルを検出し該検出結果を符号化する論理回路32Aが
各状態信号に応じた論理符号を送出する。
そして制御線２が１本2aの場合は、ロジック部10の制
御部１が２つの状態の設定を行い，アナログ部20の状態
検出部3Aが状態１と状態２の論理符号を送出するが、制
御線２が２本2a,2bの場合は、制御部１が各２つで計４
つの状態の設定を行い、アナログ部20の状態検出部3Aが
状態１〜状態４の論理符号を送出する構成となってい
た。
御部１が２つの状態の設定を行い，アナログ部20の状態
検出部3Aが状態１と状態２の論理符号を送出するが、制
御線２が２本2a,2bの場合は、制御部１が各２つで計４
つの状態の設定を行い、アナログ部20の状態検出部3Aが
状態１〜状態４の論理符号を送出する構成となってい
た。
〔発明が解決しようとする課題〕 上記の従来の方法では、アナログ部20の状態検出部3A
にマスタクロックが無く且つパワーオンリセット機能が
無いので、制御線２が１本2aの場合は、ロジック部10と
制御部１が１本の制御線2aに直列データとクロックを入
力した時、アナログ部20の状態検出部3Aの検出回路31A
はそれらデータとクロックのレベルを検出しても、論理
回路32Aがそれらの検出結果を符号化して各状態信号の
論理符号を出力することが出来ない。したがって、アナ
ログ部20の状態検出部3Aにマスタクロックが無く且つパ
ワーオンリセット機能が無い条件下では、１本の制御線
2aでは２つの状態の設定,2本の制御線2a,2bでは４つの
状態の設定しか行えないという問題点があった。但し制
御線２が３本の場合は、データ，クロック，ストローブ
の３信号により所謂シリアルインタフェースの構成が可
能なので、問題点の発生の範囲は、制御線２の数が２本
までに限定される。本発明は、互に分離されているロジ
ック部10とアナログ部20を結ぶ制御線２の数が１本であ
って，アナログ部20の状態検出部３にマスタクロックが
無く且つパワーオンリセット機能が無い場合に、ロジッ
ク部10の制御部１が、高レベルＨと低レベルＬとクロッ
クCLKの３つの状態の信号を１本の制御線２でアナログ
部20へ送り、アナログ部20の状態検出部３の検出回路31
にて該３つの状態信号のレベルを検出し該検出結果を符
号化する論理回路32が３状態の各状態に応じた論理符号
を送出できるロジック制御線１本による３状態設定回路
の提供を課題とする。
にマスタクロックが無く且つパワーオンリセット機能が
無いので、制御線２が１本2aの場合は、ロジック部10と
制御部１が１本の制御線2aに直列データとクロックを入
力した時、アナログ部20の状態検出部3Aの検出回路31A
はそれらデータとクロックのレベルを検出しても、論理
回路32Aがそれらの検出結果を符号化して各状態信号の
論理符号を出力することが出来ない。したがって、アナ
ログ部20の状態検出部3Aにマスタクロックが無く且つパ
ワーオンリセット機能が無い条件下では、１本の制御線
2aでは２つの状態の設定,2本の制御線2a,2bでは４つの
状態の設定しか行えないという問題点があった。但し制
御線２が３本の場合は、データ，クロック，ストローブ
の３信号により所謂シリアルインタフェースの構成が可
能なので、問題点の発生の範囲は、制御線２の数が２本
までに限定される。本発明は、互に分離されているロジ
ック部10とアナログ部20を結ぶ制御線２の数が１本であ
って，アナログ部20の状態検出部３にマスタクロックが
無く且つパワーオンリセット機能が無い場合に、ロジッ
ク部10の制御部１が、高レベルＨと低レベルＬとクロッ
クCLKの３つの状態の信号を１本の制御線２でアナログ
部20へ送り、アナログ部20の状態検出部３の検出回路31
にて該３つの状態信号のレベルを検出し該検出結果を符
号化する論理回路32が３状態の各状態に応じた論理符号
を送出できるロジック制御線１本による３状態設定回路
の提供を課題とする。
この課題は、第１図の如く、ロジック部10の制御部１
から１本の制御線２で送られて来た信号から高レベルＨ
と低レベルＬとクロックCLKの３つの状態のアナログ信
号を分離して送出するバッファ30と、該バッファの出力
の３状態の信号の直流付近のレベルの成分を検出する検
出回路31、即ち高レベルＨの入力に対しては電源電圧V
DD付近の直流電圧を出力し，低レベルＬの入力に対して
は接地Ｇ付近の直流電圧を出力し，クロックCLKの入力
に対しては電源電圧の半分VDD/2付近の直流電圧を出力
する低域フィルタLPF311と、該フィルタLPFの出力の３
状態の直流付近のレベルを，しきい値α（VDD/2＜α＜V
DD）とβ（Ｇ＜β＜VDD/2）で検出して，α以上の電
圧，β以下の電圧，αとβの間の電圧を出力するウイン
ドウコンパレータ312からなる検出回路31と、該ウイン
ドウコンパレータ312の出力の３つの信号を判定し状態
1,2,3を設定する論理回路32で、アナログ部20の状態検
出部３を構成するようにした本発明によって解決され
る。
から１本の制御線２で送られて来た信号から高レベルＨ
と低レベルＬとクロックCLKの３つの状態のアナログ信
号を分離して送出するバッファ30と、該バッファの出力
の３状態の信号の直流付近のレベルの成分を検出する検
出回路31、即ち高レベルＨの入力に対しては電源電圧V
DD付近の直流電圧を出力し，低レベルＬの入力に対して
は接地Ｇ付近の直流電圧を出力し，クロックCLKの入力
に対しては電源電圧の半分VDD/2付近の直流電圧を出力
する低域フィルタLPF311と、該フィルタLPFの出力の３
状態の直流付近のレベルを，しきい値α（VDD/2＜α＜V
DD）とβ（Ｇ＜β＜VDD/2）で検出して，α以上の電
圧，β以下の電圧，αとβの間の電圧を出力するウイン
ドウコンパレータ312からなる検出回路31と、該ウイン
ドウコンパレータ312の出力の３つの信号を判定し状態
1,2,3を設定する論理回路32で、アナログ部20の状態検
出部３を構成するようにした本発明によって解決され
る。
本発明のロジック制御線１本による３状態設定回路の
基本構成を示す第１図の原理図において、 １は、ロジック部10の制御部であって、単一電源VDD
と接地Ｇを用い、アナログ部２の３つの状態を設定する
信号の高レベルＨと低レベルＬとクロックCLKの３つの
信号を発生し、１本の制御線２を介してアナログ部20へ
伝送する。
基本構成を示す第１図の原理図において、 １は、ロジック部10の制御部であって、単一電源VDD
と接地Ｇを用い、アナログ部２の３つの状態を設定する
信号の高レベルＨと低レベルＬとクロックCLKの３つの
信号を発生し、１本の制御線２を介してアナログ部20へ
伝送する。
２は、ロジック部10の制御部１からの高レベルＨと低
レベルＬとクロックCLKの３つの状態信号をアナログ部2
0へ伝送する１本の制御線である。
レベルＬとクロックCLKの３つの状態信号をアナログ部2
0へ伝送する１本の制御線である。
３は、１本の制御線２で送られて来た高レベルＨと低
レベルＬとクロックCLKの３つの信号のレベルを検出し
論理符号を出力するアナログ部20の状態検出部であっ
て、バッファ30と、低域フィルタLPF311とウインドウコ
ンパレータ312の検出回路31と、論理回路32とで構成さ
れる。
レベルＬとクロックCLKの３つの信号のレベルを検出し
論理符号を出力するアナログ部20の状態検出部であっ
て、バッファ30と、低域フィルタLPF311とウインドウコ
ンパレータ312の検出回路31と、論理回路32とで構成さ
れる。
30は、ロジック部10の制御部１から送られて来た信号
から３つの状態のアナログ信号を分離して出力するバッ
ファである。
から３つの状態のアナログ信号を分離して出力するバッ
ファである。
31は、バッファ30の出力の３状態の信号の直流付近の
成分を検出する検出回路であって、低域フィルタ311と
ウインドウコンパレータ312から構成される。
成分を検出する検出回路であって、低域フィルタ311と
ウインドウコンパレータ312から構成される。
低域フィルタ311は、バッファ30からの３状態の信号
付近の直流電圧、即ち、高レベルＨの入力に対しては電
源電圧VDD付近の直流電圧を出力し，低レベルＬの入力
に対しては接地Ｇ付近の直流電圧を出力し，クロックCL
Kの入力に対しては電源電圧の半分VDD/2付近の直流電圧
を出力する低域フィルタLPFである。
付近の直流電圧、即ち、高レベルＨの入力に対しては電
源電圧VDD付近の直流電圧を出力し，低レベルＬの入力
に対しては接地Ｇ付近の直流電圧を出力し，クロックCL
Kの入力に対しては電源電圧の半分VDD/2付近の直流電圧
を出力する低域フィルタLPFである。
ウインドウコンパレータ312は、低域フィルタ311から
の３つの直流電圧を，しきい値α（VDD/2＜α＜VDD）と
β（Ｇ＜β＜VDD/2）により、α以上の電圧，β以下の
電圧，αとβの間の電圧を検出するウインドウコンパレ
ータである。
の３つの直流電圧を，しきい値α（VDD/2＜α＜VDD）と
β（Ｇ＜β＜VDD/2）により、α以上の電圧，β以下の
電圧，αとβの間の電圧を検出するウインドウコンパレ
ータである。
32は、検出回路31のウインドウコンパレータ312の出
力により，入力信号の３つの状態を判定し、ロジック部
10の制御部１が指定した状態1,2,3の論理符号として出
力する論理回路である。
力により，入力信号の３つの状態を判定し、ロジック部
10の制御部１が指定した状態1,2,3の論理符号として出
力する論理回路である。
１本の制御線２でロジック部10と接続されたアナログ
部20の状態検出部３の検出回路31の低域フィルタ3
11は、制御線２からの入力信号が高レベルＨの場合は、
電源電圧VDD付近の直流電圧を，低レベルＬの場合は接
地電位Ｇ付近の直流電圧を，クロックCLKの場合は電源
電圧の半分VDD/2付近の直流電圧を取り出し、ウインド
ウコンパレータ312へ出力する。ウインドウコンパレー
タ312は、しいき値α（VDD/2＜α＜VDD）とβ（Ｇ＜β
＜VDD/2）を有し、α以上の電圧，β以下の電圧，αと
βの間の電圧を検出して、論理回路32へ出力する。
部20の状態検出部３の検出回路31の低域フィルタ3
11は、制御線２からの入力信号が高レベルＨの場合は、
電源電圧VDD付近の直流電圧を，低レベルＬの場合は接
地電位Ｇ付近の直流電圧を，クロックCLKの場合は電源
電圧の半分VDD/2付近の直流電圧を取り出し、ウインド
ウコンパレータ312へ出力する。ウインドウコンパレー
タ312は、しいき値α（VDD/2＜α＜VDD）とβ（Ｇ＜β
＜VDD/2）を有し、α以上の電圧，β以下の電圧，αと
βの間の電圧を検出して、論理回路32へ出力する。
論理回路32は、検出回路31のウインドウコンパレータ
312からの出力により３状態を判定し、状態1,2,3に応じ
た論理符号を出力する。以上により、１本の制御線２に
より、アナログ部20の状態検出部３は、ロジック部10の
制御部１が指定した高レベルH,低レベルL,クロックCLK
の３状態の信号の設定が可能となるので問題は解決され
る。
312からの出力により３状態を判定し、状態1,2,3に応じ
た論理符号を出力する。以上により、１本の制御線２に
より、アナログ部20の状態検出部３は、ロジック部10の
制御部１が指定した高レベルH,低レベルL,クロックCLK
の３状態の信号の設定が可能となるので問題は解決され
る。
第２図は本発明の実施例のロジック制御線１本による
３状態設定回路の構成を示すもので、アナログ部の状態
検出部の回路図である。そして第３図はその動作を説明
するための３状態の信号のレベル図である。第２図の状
態検出部の回路図において、バッファ30は、図示しない
一本の制御線２を介しロジック部10の制御部１から送出
されて来た高レベルH,低レベルL,クロックCLKの３状態
の信号を受信し増幅する増幅器Ｂで構成され、その出力
を検出回路31の低域フィルタ311に入力する。
３状態設定回路の構成を示すもので、アナログ部の状態
検出部の回路図である。そして第３図はその動作を説明
するための３状態の信号のレベル図である。第２図の状
態検出部の回路図において、バッファ30は、図示しない
一本の制御線２を介しロジック部10の制御部１から送出
されて来た高レベルH,低レベルL,クロックCLKの３状態
の信号を受信し増幅する増幅器Ｂで構成され、その出力
を検出回路31の低域フィルタ311に入力する。
検出回路31の低域フィルタ311は直列の抵抗Ｒと高域
分を接地ＧにパスするコンデンサＣからなるフィルタLP
Fと，その出力が正入力端＋に入力され，その出力端Ａ
の信号が負入力端−に帰還される差動増幅器（ボルテー
ジフォロア）で構成される。そして検出回路31のウイン
ドウコンパレータ312は、２並列の差動アンプOP12-1,OP
12-2で構成され、それぞれの正入力端＋には共に低減フ
ィルタ311の差動増幅器の出力端Ａの信号が入力され、
差動アンプOP12-1の負入力端−には、電源電圧VDDを抵
抗R11,R12で分割したしきい値αを入力し、又、差動ア
ンプOP12-2の負入力端−には電源電圧VDDを抵抗R21,R22
で分割したしきい値βを入力する。そしてウインドウコ
ンパレータ312は、低域フィルタ311の差動アンプO
P12-1,OP12-2の両出力をアンド処理するゲートAND1と、
差動アンプOP12-1の反転出力とOP12-2の出力をアンド処
理するゲートAND2と、差動アンプOP12-1,OP12-2の両出
力をオア処理し反転するゲートNORから構成され、ウイ
ンドウコンパレータ312のゲートAND1の出力Ｈが制御線
２がの状態１の出力の高レベルＨに対応し、ゲートAND2
の出力Ｈが制御線２の状態２の出力クロックCLKに対応
し、ゲートNORの出力Ｈが制御線２の状態３の出力の低
レベルＬに対応して出力される。
分を接地ＧにパスするコンデンサＣからなるフィルタLP
Fと，その出力が正入力端＋に入力され，その出力端Ａ
の信号が負入力端−に帰還される差動増幅器（ボルテー
ジフォロア）で構成される。そして検出回路31のウイン
ドウコンパレータ312は、２並列の差動アンプOP12-1,OP
12-2で構成され、それぞれの正入力端＋には共に低減フ
ィルタ311の差動増幅器の出力端Ａの信号が入力され、
差動アンプOP12-1の負入力端−には、電源電圧VDDを抵
抗R11,R12で分割したしきい値αを入力し、又、差動ア
ンプOP12-2の負入力端−には電源電圧VDDを抵抗R21,R22
で分割したしきい値βを入力する。そしてウインドウコ
ンパレータ312は、低域フィルタ311の差動アンプO
P12-1,OP12-2の両出力をアンド処理するゲートAND1と、
差動アンプOP12-1の反転出力とOP12-2の出力をアンド処
理するゲートAND2と、差動アンプOP12-1,OP12-2の両出
力をオア処理し反転するゲートNORから構成され、ウイ
ンドウコンパレータ312のゲートAND1の出力Ｈが制御線
２がの状態１の出力の高レベルＨに対応し、ゲートAND2
の出力Ｈが制御線２の状態２の出力クロックCLKに対応
し、ゲートNORの出力Ｈが制御線２の状態３の出力の低
レベルＬに対応して出力される。
アナログ部20の状態検出部３のバッファ30の出力が、
第３図（ａ）−に示す如く、クロック“CLK"である場
合は、低域フィルタ311の抵抗ＲとコンデンサＣがフィ
ルタLPFを形成するので、その出力の差動増幅器の出力
端Ａの信号は、第３図の（ａ）−に示す如き三角波形
となり、その振幅は次段のウインドウコンパレータ312
のしきい値αとβの間になる。従ってウインドウコンパ
レータ312の差動アンプOP12-1の出力は低レベル“L"と
なり、差動アンプ012-2の出力は高レベル“H"となって
論理回路32へ入力され、論理回路32のゲートAND2の出力
のみ“H"となって、制御線２の出力の状態２のクロック
“CLK"に対応した出力となる。
第３図（ａ）−に示す如く、クロック“CLK"である場
合は、低域フィルタ311の抵抗ＲとコンデンサＣがフィ
ルタLPFを形成するので、その出力の差動増幅器の出力
端Ａの信号は、第３図の（ａ）−に示す如き三角波形
となり、その振幅は次段のウインドウコンパレータ312
のしきい値αとβの間になる。従ってウインドウコンパ
レータ312の差動アンプOP12-1の出力は低レベル“L"と
なり、差動アンプ012-2の出力は高レベル“H"となって
論理回路32へ入力され、論理回路32のゲートAND2の出力
のみ“H"となって、制御線２の出力の状態２のクロック
“CLK"に対応した出力となる。
バッファ30の出力が状態１の高レベルＨである場合
は、フィルタLPFの差動増幅器の出力端Ａの信号動作
は、第３図の（ｂ）の如くなり、ウインドウコンパレー
タ312の差動アンプOP12-1と差動アンプOP12-2の出力は
共に高レベル“H"となって論理回路32へ入力され、論理
回路32のゲートAND1のみその出力が“H"となって、制御
線２の出力の状態１の高レベルＨに対応した出力とな
る。
は、フィルタLPFの差動増幅器の出力端Ａの信号動作
は、第３図の（ｂ）の如くなり、ウインドウコンパレー
タ312の差動アンプOP12-1と差動アンプOP12-2の出力は
共に高レベル“H"となって論理回路32へ入力され、論理
回路32のゲートAND1のみその出力が“H"となって、制御
線２の出力の状態１の高レベルＨに対応した出力とな
る。
バッファ30の出力が状態３の低レベルＬである場合
は、フィルタLPFの差動増幅器の出力端Ａの信号動作
は、第３図の（ｃ）の如くなり、ウインドウコンパレー
タ312の差動アンプOP12-1と差動アンプOP12-2の出力は
共に低レベル“L"となって論理回路32へ入力され、論理
回路32のゲートNORのみその出力が“H"となって、制御
線２の出力の状態３の低レベルＬに対応した出力とな
る。
は、フィルタLPFの差動増幅器の出力端Ａの信号動作
は、第３図の（ｃ）の如くなり、ウインドウコンパレー
タ312の差動アンプOP12-1と差動アンプOP12-2の出力は
共に低レベル“L"となって論理回路32へ入力され、論理
回路32のゲートNORのみその出力が“H"となって、制御
線２の出力の状態３の低レベルＬに対応した出力とな
る。
以上の動作により本発明の実施例の第２図のアナログ
部20の状態検出部３は、図示しない１本の制御線２によ
り、ロジック部10の制御部１が指定した高レベルH,クロ
ックCLK,低レベルＬの３状態の信号の設定が可能とな
り、アナログ部20の図示しない例えば利得の切換やパス
の切換通に使用できるので、問題は無い。
部20の状態検出部３は、図示しない１本の制御線２によ
り、ロジック部10の制御部１が指定した高レベルH,クロ
ックCLK,低レベルＬの３状態の信号の設定が可能とな
り、アナログ部20の図示しない例えば利得の切換やパス
の切換通に使用できるので、問題は無い。
以上説明した如く、本発明によれば、ロジック部の制
御部の信号を、高レベルH,低レベルL,クロックCLKの３
状態とすることにより、制御線１本によるアナログ部の
３状態の設定が可能となり、また、アナログ部の低域フ
ィルタを構成する抵抗ＲとコンデンサＣの値は、クロッ
クCLKの速度を速めることにより，小さな値とすること
が出来て、回路をIC化する場合に内蔵可能となり、ま
た、IC回路の所要の接続ピンの数を削減できる効果も得
られる。
御部の信号を、高レベルH,低レベルL,クロックCLKの３
状態とすることにより、制御線１本によるアナログ部の
３状態の設定が可能となり、また、アナログ部の低域フ
ィルタを構成する抵抗ＲとコンデンサＣの値は、クロッ
クCLKの速度を速めることにより，小さな値とすること
が出来て、回路をIC化する場合に内蔵可能となり、ま
た、IC回路の所要の接続ピンの数を削減できる効果も得
られる。
第１図は本発明のロジック制御線１本による３状態設定
回路の基本構成を示す原理図、 第２図は本発明の実施例のロジック制御線１本による３
状態設定回路のアナログ部の状態検出部の構成を示す回
路図、 第３図は本発明の実施例の動作を説明するための３状態
の信号のレベル図、 第４図は従来のロジック制御線による状態設定回路のブ
ロック図である。 図において、１はロジック部10の制御部、２は制御線、
３はアナログ部20の状態検出部、30はバッファ、31は検
出回路、311は低域フィルタ、312はウインドウコンパレ
ータ、32は論理回路である。
回路の基本構成を示す原理図、 第２図は本発明の実施例のロジック制御線１本による３
状態設定回路のアナログ部の状態検出部の構成を示す回
路図、 第３図は本発明の実施例の動作を説明するための３状態
の信号のレベル図、 第４図は従来のロジック制御線による状態設定回路のブ
ロック図である。 図において、１はロジック部10の制御部、２は制御線、
３はアナログ部20の状態検出部、30はバッファ、31は検
出回路、311は低域フィルタ、312はウインドウコンパレ
ータ、32は論理回路である。
Claims (1)
- 【請求項１】アナログ部（20）の状態を設定する設定信
号を該アナログ部と分離したロジック部（10）にて発生
し該アナログ部はマスタクロックも電源オン時のリセッ
ト機能も無く該ロジック部と接続された制御線（２）に
より該ロジック部から送られて来た前記設定信号を検出
し各状態に応じた論理符号を出力する状態検出部（３）
からなる回路において、 該ロジック部（10）が単一電源（VDD）と接地（Ｇ）を
用いて該アナログ部（20）の状態を設定する電源電圧
（VDD）に近い直流電圧の高レベルＨと接地電位（Ｇ）
に近い直流電圧の低レベルＬと該電源電圧（VDD）の半
分に近い直流電圧を中心とした矩形波のクロックCLKの
３状態の信号を発生して一本の制御線（２）により該ア
ナログ部（20）に送り、該アナログ部の状態検出部
（３）が電源電圧（VDD）より小さく電源電圧の半分（V
DD/2）より大きいしきい値αと電源電圧の半分（VDD/
2）より小さく接地電位（Ｇ）より大きいしきい値βに
より前記一本の制御線（２）の出力信号からしきい値α
以上の電圧，しきい値β以下の電圧，しきい値αとしき
い値βの間の電圧を前記３状態の設定信号として検出す
ることを特徴としたロジック制御線１本による３状態設
定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286106A JP2754795B2 (ja) | 1989-11-02 | 1989-11-02 | ロジック制御線１本による３状態設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286106A JP2754795B2 (ja) | 1989-11-02 | 1989-11-02 | ロジック制御線１本による３状態設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147423A JPH03147423A (ja) | 1991-06-24 |
| JP2754795B2 true JP2754795B2 (ja) | 1998-05-20 |
Family
ID=17700013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286106A Expired - Fee Related JP2754795B2 (ja) | 1989-11-02 | 1989-11-02 | ロジック制御線１本による３状態設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754795B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007505292A (ja) * | 2003-09-02 | 2007-03-08 | サーフ テクノロジー インコーポレイテッド | 衛星測位システム受信機のための制御と機能 |
-
1989
- 1989-11-02 JP JP1286106A patent/JP2754795B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03147423A (ja) | 1991-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |