JP2000207073A - バス・システム及び方法 - Google Patents
バス・システム及び方法Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 ｎビットのデータを伝送できるバス・システ
ムを提供する。 【解決手段】 高速バス・アーキテクチャは、低い信号
レベルと、差動検出と、４本のワイヤ伝送線路群上の０
の正味電流和とを特徴とする。このバス・システムは、
ｎビットのデータを伝送するためのシステムを備え、ｎ
ビットのデータを受信しｍ個の信号（正味電流和は０で
ある）を出力するエンコーディング・システム１２を有
し、ｍ個の信号を搬送するｍ本の伝送線路１６と、ｍ個
の信号を受信し、差動増幅器を用いてｍ個の信号をｎビ
ットのデータに変換するデコーディング・システム１８
とを有する。
ムを提供する。 【解決手段】 高速バス・アーキテクチャは、低い信号
レベルと、差動検出と、４本のワイヤ伝送線路群上の０
の正味電流和とを特徴とする。このバス・システムは、
ｎビットのデータを伝送するためのシステムを備え、ｎ
ビットのデータを受信しｍ個の信号（正味電流和は０で
ある）を出力するエンコーディング・システム１２を有
し、ｍ個の信号を搬送するｍ本の伝送線路１６と、ｍ個
の信号を受信し、差動増幅器を用いてｍ個の信号をｎビ
ットのデータに変換するデコーディング・システム１８
とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送システムに関
し、特に、高速バス・アーキテクチャに関する。
し、特に、高速バス・アーキテクチャに関する。
【０００２】
【従来の技術】新しいマイクロプロセッサは、絶えず増
大する速度でデータを処理し続けるが、データをマイク
ロプロセッサに送ることのできる速度すなわちバス速度
は、追随することができなかった。従って、システム設
計者にとっての重要な挑戦は、高速のマイクロプロセッ
サがデータを待ったまま動きが取れなくならないよう
に、いかにしてバス速度を増大するかということであ
る。特に、高速のマイクロプロセッサを設計された速度
で作動させるためには、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）のようなメモリデバイスから
マイクロプロセッサまでのデータフローの速度を増大で
きる新しい技術が求められている。
大する速度でデータを処理し続けるが、データをマイク
ロプロセッサに送ることのできる速度すなわちバス速度
は、追随することができなかった。従って、システム設
計者にとっての重要な挑戦は、高速のマイクロプロセッ
サがデータを待ったまま動きが取れなくならないよう
に、いかにしてバス速度を増大するかということであ
る。特に、高速のマイクロプロセッサを設計された速度
で作動させるためには、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）のようなメモリデバイスから
マイクロプロセッサまでのデータフローの速度を増大で
きる新しい技術が求められている。
【０００３】
【発明が解決しようとする課題】残念なことに、バスが
データを送ることができる速度に関する幾つかの限界フ
ァクタが存在する。最も重大なことは、より速いバス速
度はノイズに関連する問題に対してより影響を受けやす
いという事実に関する。さらに、バス信号レベルが減少
するにつれて、ノイズは益々問題をはらんでくる。従っ
て、ノイズを排除するにはより高い電圧のバス信号が好
ましい。残念なことに、高電圧信号を切り替えるには、
低電圧信号と比較してより大きな電流ドライブを必要と
するので、より長い時間を必要とする。
データを送ることができる速度に関する幾つかの限界フ
ァクタが存在する。最も重大なことは、より速いバス速
度はノイズに関連する問題に対してより影響を受けやす
いという事実に関する。さらに、バス信号レベルが減少
するにつれて、ノイズは益々問題をはらんでくる。従っ
て、ノイズを排除するにはより高い電圧のバス信号が好
ましい。残念なことに、高電圧信号を切り替えるには、
低電圧信号と比較してより大きな電流ドライブを必要と
するので、より長い時間を必要とする。
【０００４】最後に考慮することは、ラップトップおよ
び携帯電話機のような移動システムにとって特に重要な
電力に関することである。高速バス・システムは、一般
に、特殊なアプリケーションに必要とされるものに対処
できるより大きな電力を必要とする。高速バスは、大き
な電力を引き込む傾向にある。というのは、現在のバス
・アーキテクチャは、各々の伝送線路の少なくとも一端
において、または多くの場合両端において、抵抗終端に
よる伝送線路技術を必要とするからである。バス上に終
端抵抗を必要とすることによって、かなりの電力消費が
そのシステムでなされる。従って、抵抗終端された伝送
線路上にＣＭＯＳ論理フルレベルをドライブするには、
高電力消費の大型でかつ非常に低速のドライバが用いら
れる。スキューの小さい小型で高速のドライバが得られ
るが、それらドライバは、典型的な終端伝送線路のイン
ピーダンスをドライブするとき、ＣＭＯＳ論理フルレベ
ルより小さいレベルを生じる。より小さい論理レベルが
可能ではあるが、より小さい論理レベルは、特殊な技術
によって保護されないと、周囲のノイズの影響を受けや
すくなる。
び携帯電話機のような移動システムにとって特に重要な
電力に関することである。高速バス・システムは、一般
に、特殊なアプリケーションに必要とされるものに対処
できるより大きな電力を必要とする。高速バスは、大き
な電力を引き込む傾向にある。というのは、現在のバス
・アーキテクチャは、各々の伝送線路の少なくとも一端
において、または多くの場合両端において、抵抗終端に
よる伝送線路技術を必要とするからである。バス上に終
端抵抗を必要とすることによって、かなりの電力消費が
そのシステムでなされる。従って、抵抗終端された伝送
線路上にＣＭＯＳ論理フルレベルをドライブするには、
高電力消費の大型でかつ非常に低速のドライバが用いら
れる。スキューの小さい小型で高速のドライバが得られ
るが、それらドライバは、典型的な終端伝送線路のイン
ピーダンスをドライブするとき、ＣＭＯＳ論理フルレベ
ルより小さいレベルを生じる。より小さい論理レベルが
可能ではあるが、より小さい論理レベルは、特殊な技術
によって保護されないと、周囲のノイズの影響を受けや
すくなる。
【０００５】明らかなように、高速，低電力のノイズの
ないバス・アーキテクチャを提供することを困難にする
競合ファクタが存在する。これらの問題を克服するため
に様々な試みがなされてきたが、現在安価な解決方法は
存在しない。
ないバス・アーキテクチャを提供することを困難にする
競合ファクタが存在する。これらの問題を克服するため
に様々な試みがなされてきたが、現在安価な解決方法は
存在しない。
【０００６】
【課題を解決するための手段】本発明は、ｎビット・パ
ケットのバイナリ・データを伝送できるバス・システム
を提供することによって、従来技術の前述した問題を克
服する。
ケットのバイナリ・データを伝送できるバス・システム
を提供することによって、従来技術の前述した問題を克
服する。
【０００７】このバス・システムは、各々のｎビット・
パケットのデータをｍ個の信号の固有な組に変換するエ
ンコーダ・システムを伝送端部に備え、ｍ個の信号は、
０の正味電流和を有し、ｍ個の信号を伝送するｍ本の伝
送線路と、ｍ個の信号を受信しそれらを元のｎビット・
パケットのデータに変換する、受信端部上のデコーダと
を備える。０の正味電流の和を与えるために、エンコー
ダは、異なる極性の信号を提供するドライバを有する。
パケットのデータをｍ個の信号の固有な組に変換するエ
ンコーダ・システムを伝送端部に備え、ｍ個の信号は、
０の正味電流和を有し、ｍ個の信号を伝送するｍ本の伝
送線路と、ｍ個の信号を受信しそれらを元のｎビット・
パケットのデータに変換する、受信端部上のデコーダと
を備える。０の正味電流の和を与えるために、エンコー
ダは、異なる極性の信号を提供するドライバを有する。
【０００８】０の正味電流和を有する１組の信号を与え
ることによって、伝送線路は、リターン信号のための外
部基準（例えば、グランド）をもはや必要としない。む
しろ、回路は、伝送線路自身内に実現される。本発明
は、外部基準の必要性をなくすので、外部基準と伝送線
路との間の電圧差に係るノイズの問題はなくなる。従っ
て、例えば、５０または１００ｍＶの比較的低圧の信号
を用いることができる。
ることによって、伝送線路は、リターン信号のための外
部基準（例えば、グランド）をもはや必要としない。む
しろ、回路は、伝送線路自身内に実現される。本発明
は、外部基準の必要性をなくすので、外部基準と伝送線
路との間の電圧差に係るノイズの問題はなくなる。従っ
て、例えば、５０または１００ｍＶの比較的低圧の信号
を用いることができる。
【０００９】本発明はまた、混合された極性のｍ個の信
号をバイナリ・データに変換するために、受信端部での
差動検出を特徴とする。さらに、ｍ本の信号線路は、デ
ータの一部としての相対論的なクロックを正確に伝送す
るのに用いられ、従って、信号−クロックのスキューの
殆どの問題を避けることができる。
号をバイナリ・データに変換するために、受信端部での
差動検出を特徴とする。さらに、ｍ本の信号線路は、デ
ータの一部としての相対論的なクロックを正確に伝送す
るのに用いられ、従って、信号−クロックのスキューの
殆どの問題を避けることができる。
【００１０】最後に、構成の単純化の故に、システム
は、複数のｎビット・パケットを扱うために容易に複製
でき、従って、事実上無制限のバス幅を有する拡張シス
テムを提供することができる。
は、複数のｎビット・パケットを扱うために容易に複製
でき、従って、事実上無制限のバス幅を有する拡張シス
テムを提供することができる。
【００１１】本発明の前述のおよび他の目的，特徴，利
点は、添付した図面に示すように、本発明の好適な実施
例である以下のおよび特定の説明の中で明らかになるで
あろう。
点は、添付した図面に示すように、本発明の好適な実施
例である以下のおよび特定の説明の中で明らかになるで
あろう。
【００１２】
【発明の実施の形態】本発明の好適な実施例を、添付さ
れた図面と共に以下に説明する。ここで、同じ符号は、
同じ構成要素を示す。
れた図面と共に以下に説明する。ここで、同じ符号は、
同じ構成要素を示す。
【００１３】図１は、本発明によるバス・システムのハ
イレベル図を示す。まず、ｎビット信号１０は、エンコ
ーディング・システム１２に入力され、０の正味電流和
を有するｍ個の信号に変換される。ｎビット信号は、デ
ータ，命令，クロック信号，あるいはそれらの組合わせ
を含むあらゆる種類の情報を含むことができる。エンコ
ーディング・システム１２は、一般に、ｎビットの値
（例えば、００１）を異なる極性のｍ個の信号（例え
ば、＋１，０，−１，０）に変換する論理素子および電
流ドライバを有する。ｎビットの組における各々の可能
な値は、ｍ個の信号よりなる固有の組を有する。さら
に、ｍ個の信号よりなる各々の組は、０の正味電流和を
有している。すなわち、ｍ個の信号の各々の電流の和は
０である。０の正味電流和は、ｍ個の信号よりなる各々
の組の中に逆の極性の信号を用いることによって実現さ
れる。エンコーディング・プロセスは、以下の図２〜図
５を参照してより詳細に説明される。
イレベル図を示す。まず、ｎビット信号１０は、エンコ
ーディング・システム１２に入力され、０の正味電流和
を有するｍ個の信号に変換される。ｎビット信号は、デ
ータ，命令，クロック信号，あるいはそれらの組合わせ
を含むあらゆる種類の情報を含むことができる。エンコ
ーディング・システム１２は、一般に、ｎビットの値
（例えば、００１）を異なる極性のｍ個の信号（例え
ば、＋１，０，−１，０）に変換する論理素子および電
流ドライバを有する。ｎビットの組における各々の可能
な値は、ｍ個の信号よりなる固有の組を有する。さら
に、ｍ個の信号よりなる各々の組は、０の正味電流和を
有している。すなわち、ｍ個の信号の各々の電流の和は
０である。０の正味電流和は、ｍ個の信号よりなる各々
の組の中に逆の極性の信号を用いることによって実現さ
れる。エンコーディング・プロセスは、以下の図２〜図
５を参照してより詳細に説明される。
【００１４】一旦エンコードされると、ｍ個の信号は、
ｍ個の信号を搬送して伝送する一群のｍ本の伝送線路１
６上に配置される。ｍ個の信号は、０の正味電流和を有
するので、伝送線路には基準回路，グランド回路，また
はリターン回路を必要としない。ｍ本の伝送線路の受信
端部では、デコーディング・システム１８が、ｍ個の信
号をデコードし元のｎビットのバイナリ値２０を生成す
る。デコーディング・プロセスは、差動検出プロセスを
用いて、元のｎビット値を再生成することができる。そ
のプロセスを、図２および図６〜図７を参照して説明す
る。
ｍ個の信号を搬送して伝送する一群のｍ本の伝送線路１
６上に配置される。ｍ個の信号は、０の正味電流和を有
するので、伝送線路には基準回路，グランド回路，また
はリターン回路を必要としない。ｍ本の伝送線路の受信
端部では、デコーディング・システム１８が、ｍ個の信
号をデコードし元のｎビットのバイナリ値２０を生成す
る。デコーディング・プロセスは、差動検出プロセスを
用いて、元のｎビット値を再生成することができる。そ
のプロセスを、図２および図６〜図７を参照して説明す
る。
【００１５】図２は、本発明のバス・アーキテクチャの
好適な実施例を示す。バス・システムは、４本の伝送線
路１，２，３，４よりなる群２８と、バスの伝送端部の
３つの切替可能な電流源（または電流ドライバ）２２，
２４，２６と、バスの受信端部の３個の差動増幅器３
０，３２，３４とを有する。この実施例によると、４本
の伝送線路群２８が、３ビットのデータ、すなわち信号
Ａ，Ｂ，Ｃを伝送するのに用いられる。伝送端部では、
バイナリ・データを含む３つの信号は、０の正味電流和
を有する４つの信号にエンコードされる。エンコーディ
ング・プロセスは、電流ドライバ２２，２４，２６によ
り実現される。３つの電流ドライバ２２，２４，２６の
各々は、３つの信号Ａ，Ｂ，Ｃのうちの固有の１つに対
応している。作動の際、各々の電流ドライバは、左の位
置（バイナリ１をエンコードするための）または右の位
置（バイナリ０をエンコードするための）のいずれかに
切り替えられる。
好適な実施例を示す。バス・システムは、４本の伝送線
路１，２，３，４よりなる群２８と、バスの伝送端部の
３つの切替可能な電流源（または電流ドライバ）２２，
２４，２６と、バスの受信端部の３個の差動増幅器３
０，３２，３４とを有する。この実施例によると、４本
の伝送線路群２８が、３ビットのデータ、すなわち信号
Ａ，Ｂ，Ｃを伝送するのに用いられる。伝送端部では、
バイナリ・データを含む３つの信号は、０の正味電流和
を有する４つの信号にエンコードされる。エンコーディ
ング・プロセスは、電流ドライバ２２，２４，２６によ
り実現される。３つの電流ドライバ２２，２４，２６の
各々は、３つの信号Ａ，Ｂ，Ｃのうちの固有の１つに対
応している。作動の際、各々の電流ドライバは、左の位
置（バイナリ１をエンコードするための）または右の位
置（バイナリ０をエンコードするための）のいずれかに
切り替えられる。
【００１６】左下の電流ドライバ２４は、線路２（図に
示すような左の位置）または線路１（右の位置）のいず
れかに負の電圧を供給することによって、信号Ａをエン
コードするのに用いられる。右下の電流ドライバ２６
は、線路４（左の位置）または線路３（図に示すような
右の位置）に負の電圧を供給することによって、信号Ｂ
をエンコードするのに用いられる。上の電流ドライバ２
２は、線路４および３（左の位置）または線路２および
１（図に示すような右の位置）のいずれかに正の電圧を
供給することによって、信号Ｃをエンコードするのに用
いられる。電流ドライバ２２は２本の線路をドライブす
るので、下の２つの電流ドライバ２４および２６の和に
等しい大きさを有する。この構成により、ドライバ２２
は、伝送線路の１つを＋１にドライブし、および下のド
ライバ２４または２６の一方と共に、第２の線路を０に
ドライブさせる。他方の下のドライバは、第３の線路を
−１にドライブする。最後に、第４の線路は、影響され
ないままであり、従って０のままである。従って、その
結果、与えられた３ビット値に対するスイッチ・セッテ
ィングは、電圧＋１，０，０，−１の４つの信号を常に
生成し、すべての４本の伝送線路の正味電流和がないこ
とを保証する。３ビットの情報を４つの信号にエンコー
ドする真理値表を図３に示し、以下に説明する。
示すような左の位置）または線路１（右の位置）のいず
れかに負の電圧を供給することによって、信号Ａをエン
コードするのに用いられる。右下の電流ドライバ２６
は、線路４（左の位置）または線路３（図に示すような
右の位置）に負の電圧を供給することによって、信号Ｂ
をエンコードするのに用いられる。上の電流ドライバ２
２は、線路４および３（左の位置）または線路２および
１（図に示すような右の位置）のいずれかに正の電圧を
供給することによって、信号Ｃをエンコードするのに用
いられる。電流ドライバ２２は２本の線路をドライブす
るので、下の２つの電流ドライバ２４および２６の和に
等しい大きさを有する。この構成により、ドライバ２２
は、伝送線路の１つを＋１にドライブし、および下のド
ライバ２４または２６の一方と共に、第２の線路を０に
ドライブさせる。他方の下のドライバは、第３の線路を
−１にドライブする。最後に、第４の線路は、影響され
ないままであり、従って０のままである。従って、その
結果、与えられた３ビット値に対するスイッチ・セッテ
ィングは、電圧＋１，０，０，−１の４つの信号を常に
生成し、すべての４本の伝送線路の正味電流和がないこ
とを保証する。３ビットの情報を４つの信号にエンコー
ドする真理値表を図３に示し、以下に説明する。
【００１７】正味のグランド・リターン電流のないシス
テムを与えることによって、最小の“グランド・プレー
ン・バウンス（ｇｒｏｕｎｄ ｐｌａｎｅ ｂｏｕｎｃ
ｅ）”が生起される。グランド・プレーン・バウンス
は、次のような場合に生じる。すなわち、グランド・プ
レーンが、伝送線路上の高いリターン電流のようなある
種の干渉を受けるとき、あるいは、ある無関係な構成要
素が、グランド・プレーンの基準電圧に瞬間的なバウン
スまたはスパイクを生じさせるときである。グランド・
プレーン・バウンスが発生すると、伝送線路上の信号と
グランド・プレーンとの間の電圧降下は、もはや正確な
値を示すことができず、従って、不良データとなる可能
性がある。本発明のシステムは、伝送線路群に“ビルト
・イン（ｂｕｉｌｔ−ｉｎ）”されたリターン回路を有
する伝送システムであるので、通常のプリント基板カー
ドの遮蔽およびインピーダンス制御を与えることを除い
て、グランド・プレーンは必要とされない。
テムを与えることによって、最小の“グランド・プレー
ン・バウンス（ｇｒｏｕｎｄ ｐｌａｎｅ ｂｏｕｎｃ
ｅ）”が生起される。グランド・プレーン・バウンス
は、次のような場合に生じる。すなわち、グランド・プ
レーンが、伝送線路上の高いリターン電流のようなある
種の干渉を受けるとき、あるいは、ある無関係な構成要
素が、グランド・プレーンの基準電圧に瞬間的なバウン
スまたはスパイクを生じさせるときである。グランド・
プレーン・バウンスが発生すると、伝送線路上の信号と
グランド・プレーンとの間の電圧降下は、もはや正確な
値を示すことができず、従って、不良データとなる可能
性がある。本発明のシステムは、伝送線路群に“ビルト
・イン（ｂｕｉｌｔ−ｉｎ）”されたリターン回路を有
する伝送システムであるので、通常のプリント基板カー
ドの遮蔽およびインピーダンス制御を与えることを除い
て、グランド・プレーンは必要とされない。
【００１８】４つのエンコードされた信号は、３個の差
動増幅器３０，３２，３４からなるデコーダ・システム
により、バスの受信端部でデコードされる。各々の差動
増幅器は、２つの入力値の差によりバイナリ１または０
のいずれかを出力する。正の値はバイナリ１に変換さ
れ、負の値はバイナリ０に変換される。差動増幅器の回
路の例を図６および図７に示す。差動増幅器３０は、伝
送線路１および２上の電圧を測定することによって信号
Ａをデコードするのに用いられる。簡略化して説明する
ために、伝送線路上の信号レベルは＋１Ｖ，０Ｖ，−１
Ｖであるとする。図示の場合、線路１は１Ｖを有し、線
路２は０Ｖを有し、その結果、バイナリ１の出力を生じ
ている。差動増幅器３２は、線路３と４との間の電圧差
をとることによって、同様にして、信号Ｂをデコードす
る。図示の場合、線路３は−１Ｖを有し、線路４は０Ｖ
を有し、その結果、バイナリ０の出力を生じている。差
動増幅器３４は、２個の加算デバイスを使用して信号Ｃ
をデコードする。第１の加算デバイスは、線路３および
４の電圧を加算または平均化し、第２の加算デバイス
は、線路１および２の電圧を加算または平均化する。次
に、これら２つの加算の結果は、差動増幅器３４によっ
て評価され信号Ｃを与える。図示の場合、−１の差を生
じ、これによりバイナリ０を出力させる。このようにし
て、図２のスイッチ・セッティングに対してデコードさ
れた値は１００となり、これは、電流源２２，２４，２
６の元の左，右，右のスイッチ・セッティングに対応す
る。従って、図２の差動増幅器は、コモン・モード・リ
ジェクションを最大にし、従って、ノイズを最小にする
ように設計される。
動増幅器３０，３２，３４からなるデコーダ・システム
により、バスの受信端部でデコードされる。各々の差動
増幅器は、２つの入力値の差によりバイナリ１または０
のいずれかを出力する。正の値はバイナリ１に変換さ
れ、負の値はバイナリ０に変換される。差動増幅器の回
路の例を図６および図７に示す。差動増幅器３０は、伝
送線路１および２上の電圧を測定することによって信号
Ａをデコードするのに用いられる。簡略化して説明する
ために、伝送線路上の信号レベルは＋１Ｖ，０Ｖ，−１
Ｖであるとする。図示の場合、線路１は１Ｖを有し、線
路２は０Ｖを有し、その結果、バイナリ１の出力を生じ
ている。差動増幅器３２は、線路３と４との間の電圧差
をとることによって、同様にして、信号Ｂをデコードす
る。図示の場合、線路３は−１Ｖを有し、線路４は０Ｖ
を有し、その結果、バイナリ０の出力を生じている。差
動増幅器３４は、２個の加算デバイスを使用して信号Ｃ
をデコードする。第１の加算デバイスは、線路３および
４の電圧を加算または平均化し、第２の加算デバイス
は、線路１および２の電圧を加算または平均化する。次
に、これら２つの加算の結果は、差動増幅器３４によっ
て評価され信号Ｃを与える。図示の場合、−１の差を生
じ、これによりバイナリ０を出力させる。このようにし
て、図２のスイッチ・セッティングに対してデコードさ
れた値は１００となり、これは、電流源２２，２４，２
６の元の左，右，右のスイッチ・セッティングに対応す
る。従って、図２の差動増幅器は、コモン・モード・リ
ジェクションを最大にし、従って、ノイズを最小にする
ように設計される。
【００１９】４本の伝送線路よりなる群２８は、追加の
“パラレル（ｐａｒａｌｌｅｌ）”伝送線路群と組み合
わされ、無制限のバス幅を与える。伝送線路群の数は、
特定の応用の必要なバイト・サイズに依存する。さら
に、信号Ｃは、信号ＡおよびＢ内のデータと同期して伝
送されるクロック信号を含むことができる。従って、ク
ロックはデータ信号と同じ伝送線路に沿って伝送される
ので、信号−クロックのスキューの問題が回避される。
このような実施例において、クロック信号は、伝送の前
にデータを合成（多重化）し、次に、受信端部でデータ
を分割するのに用いられる。
“パラレル（ｐａｒａｌｌｅｌ）”伝送線路群と組み合
わされ、無制限のバス幅を与える。伝送線路群の数は、
特定の応用の必要なバイト・サイズに依存する。さら
に、信号Ｃは、信号ＡおよびＢ内のデータと同期して伝
送されるクロック信号を含むことができる。従って、ク
ロックはデータ信号と同じ伝送線路に沿って伝送される
ので、信号−クロックのスキューの問題が回避される。
このような実施例において、クロック信号は、伝送の前
にデータを合成（多重化）し、次に、受信端部でデータ
を分割するのに用いられる。
【００２０】図２は、１の電圧の大きさを有するシステ
ムを示すが、より小さいかより大きい電圧レベルを用い
ることができることが分かる。例えば、５０または１０
０ｍＶの信号を用いることができる。唯一の重要な制限
は、伝送線路群２８上の４つの信号の正味電流和が０に
等しいということである。また、伝送線路は、２つのグ
ランド・プレーンの間，２つの電圧プレーンの間，また
はグランド・プレーンと電圧プレーンとの間に設けるこ
とができることが分かる。図１０は、上部プレーン６９
と下部プレーン７１との間にある４本のワイヤ７３より
なる群を示す。最後に、当業者によれば、本発明の思想
は、前述したエンコーダおよびデコーダの信号および電
圧の極性を逆にしても、同様に働くことが分かるであろ
う。
ムを示すが、より小さいかより大きい電圧レベルを用い
ることができることが分かる。例えば、５０または１０
０ｍＶの信号を用いることができる。唯一の重要な制限
は、伝送線路群２８上の４つの信号の正味電流和が０に
等しいということである。また、伝送線路は、２つのグ
ランド・プレーンの間，２つの電圧プレーンの間，また
はグランド・プレーンと電圧プレーンとの間に設けるこ
とができることが分かる。図１０は、上部プレーン６９
と下部プレーン７１との間にある４本のワイヤ７３より
なる群を示す。最後に、当業者によれば、本発明の思想
は、前述したエンコーダおよびデコーダの信号および電
圧の極性を逆にしても、同様に働くことが分かるであろ
う。
【００２１】次に、図３に、３ビット・バイナリ・コー
ドの真理値表を示す。真理値表は、図２のバス電圧と共
に、図２の電流源２２，２４，２６のスイッチ・セッテ
ィングを決定する。例えば、図２では、スイッチ・セッ
ティングは、１００のバイナリ・コードが伝送線路群２
８上に伝送されることを示すＬ，Ｒ，Ｒであることが分
かる。真理値表では、＋１，０，−１，０の線路の値
が、それぞれ線路１〜４に伝送されることが分かる。図
から分かるように、各々のバイナリ・コードは、それ自
身固有のスイッチ・セッティングを有し、このことは、
４個の信号よりなる固有の組がバス線路上に伝送され、
各々の組は、０の正味電流和を有する。
ドの真理値表を示す。真理値表は、図２のバス電圧と共
に、図２の電流源２２，２４，２６のスイッチ・セッテ
ィングを決定する。例えば、図２では、スイッチ・セッ
ティングは、１００のバイナリ・コードが伝送線路群２
８上に伝送されることを示すＬ，Ｒ，Ｒであることが分
かる。真理値表では、＋１，０，−１，０の線路の値
が、それぞれ線路１〜４に伝送されることが分かる。図
から分かるように、各々のバイナリ・コードは、それ自
身固有のスイッチ・セッティングを有し、このことは、
４個の信号よりなる固有の組がバス線路上に伝送され、
各々の組は、０の正味電流和を有する。
【００２２】次に、図４に、電流ドライバ回路３６の一
例を示す。分割電流源を特徴とするこの特殊なドライバ
回路は、信号Ｃをエンコードするように構成できる１つ
の可能な例（すなわち、図２のドライバ２２）である。
所望のスイッチ・セッティングに基づいて、左側入力３
８または右側入力４０のいずれかが選択され、電圧（Ｖ
ｄｄ）からの正の電流を、それぞれ、回路３６の左側出
力４４または右側出力４６に通過させる。この回路３６
は、前述したように、２本の線路をドライブすることが
要求されるので、分割電流源が与えられる。
例を示す。分割電流源を特徴とするこの特殊なドライバ
回路は、信号Ｃをエンコードするように構成できる１つ
の可能な例（すなわち、図２のドライバ２２）である。
所望のスイッチ・セッティングに基づいて、左側入力３
８または右側入力４０のいずれかが選択され、電圧（Ｖ
ｄｄ）からの正の電流を、それぞれ、回路３６の左側出
力４４または右側出力４６に通過させる。この回路３６
は、前述したように、２本の線路をドライブすることが
要求されるので、分割電流源が与えられる。
【００２３】図５は、信号ＡまたはＢをエンコードする
のに適した電流ドライバ回路４８を示す（すなわち図２
のドライバ２４または２６）。回路４８は、それぞれ、
電流源を左側出力６２または右側出力６０のいずれかに
切り替える左側入力５８または右側入力５６を有する。
この場合、グランド電位からの負の電流は、必要な負の
電圧レベルを与えるために、出力６２，６０のいずれか
に送られる。
のに適した電流ドライバ回路４８を示す（すなわち図２
のドライバ２４または２６）。回路４８は、それぞれ、
電流源を左側出力６２または右側出力６０のいずれかに
切り替える左側入力５８または右側入力５６を有する。
この場合、グランド電位からの負の電流は、必要な負の
電圧レベルを与えるために、出力６２，６０のいずれか
に送られる。
【００２４】図４および５の実施例は、図２に示すシス
テムで用いることができる１組の回路を示す。回路の各
々は、電流源を各々のサブ回路の左側か右側のいずれか
に切り替えるＦＥＴ対（例えば、５２）を有する。各々
のサブ回路の内部では、電流ミラー（例えば５４）が、
切り替えられた電流を受け取り、その電流を複製し、複
製された電流を伝送線路群上にドライブする。明らか
に、多くの他の実施例が可能であることが分かる。この
特殊な例は、ドライバがアクティブであるときおよびド
ライバが選択されていないときに、好都合な開回路の出
力インピーダンスを伝送線路に与えるので好適である。
図４の分割電流源の場合、各々の電流ミラーは、２つの
伝送線路をドライブするために分割される。
テムで用いることができる１組の回路を示す。回路の各
々は、電流源を各々のサブ回路の左側か右側のいずれか
に切り替えるＦＥＴ対（例えば、５２）を有する。各々
のサブ回路の内部では、電流ミラー（例えば５４）が、
切り替えられた電流を受け取り、その電流を複製し、複
製された電流を伝送線路群上にドライブする。明らか
に、多くの他の実施例が可能であることが分かる。この
特殊な例は、ドライバがアクティブであるときおよびド
ライバが選択されていないときに、好都合な開回路の出
力インピーダンスを伝送線路に与えるので好適である。
図４の分割電流源の場合、各々の電流ミラーは、２つの
伝送線路をドライブするために分割される。
【００２５】次に、図６および図７に、２つの電位デコ
ーダ回路６４および６６を示す。回路６４は信号Ｃをデ
コードするのに適し、回路６６は信号ＡおよびＢをデコ
ードするのに適している。回路６４は、伝送線路群内の
４本の線路、すなわち線路１および２と線路３および４
の各々からの信号を入力として受信する。回路６４は、
各々の対の入力（すなわち、線路１および２と線路３お
よび４）からの信号を加算または平均化し、差を測定
し、１または０の値を出力するという効果を有する。同
様に、回路６６は、第１および第２の線路からの信号を
入力として受信し、差を測定し、同様に、０または１の
いずれかを出力する。明らかに、これらの回路は、本発
明の範囲から逸脱することなく異なる方法で実現でき
る。
ーダ回路６４および６６を示す。回路６４は信号Ｃをデ
コードするのに適し、回路６６は信号ＡおよびＢをデコ
ードするのに適している。回路６４は、伝送線路群内の
４本の線路、すなわち線路１および２と線路３および４
の各々からの信号を入力として受信する。回路６４は、
各々の対の入力（すなわち、線路１および２と線路３お
よび４）からの信号を加算または平均化し、差を測定
し、１または０の値を出力するという効果を有する。同
様に、回路６６は、第１および第２の線路からの信号を
入力として受信し、差を測定し、同様に、０または１の
いずれかを出力する。明らかに、これらの回路は、本発
明の範囲から逸脱することなく異なる方法で実現でき
る。
【００２６】次に、図８に、８線路バス（すなわち、４
本のワイヤよりなる２つの群）を示す。この実施例で
は、伝送線路は、差動モード・ノイズを低減するため
に、７０で示すように、撚られている。また、線路を撚
ると、千鳥状となるので、より強い構造を与えることが
できる。さらに、伝送線路は、線路−線路結合を少なく
するために、２つのグランド・プレーンの間、またはグ
ランド・プレーンと電圧プレーンとの間に挟まれ、均一
な伝送線路特性を確立し、これにより、招来するノイズ
の量を最小にすることができる。ノイズがグランド・プ
レーンまたは電圧プレーンによって招来される場合は、
ノイズは、本発明が拒否（リジェクト）するように設計
された本来のコモン・モード・ノイズである。個々の線
路は、グランド・プレーンまたは電圧プレーンによって
完全にシールドされるわけではないので、差動モード・
ノイズを招来しうる線路−線路結合が残る。ワイヤの交
互対を異なる周期で撚ることによって、差動モード・ノ
イズの存在を除去することができる。この実施例では、
伝送線路対は、単位長さ当たり等しい数の撚り数を有す
る。
本のワイヤよりなる２つの群）を示す。この実施例で
は、伝送線路は、差動モード・ノイズを低減するため
に、７０で示すように、撚られている。また、線路を撚
ると、千鳥状となるので、より強い構造を与えることが
できる。さらに、伝送線路は、線路−線路結合を少なく
するために、２つのグランド・プレーンの間、またはグ
ランド・プレーンと電圧プレーンとの間に挟まれ、均一
な伝送線路特性を確立し、これにより、招来するノイズ
の量を最小にすることができる。ノイズがグランド・プ
レーンまたは電圧プレーンによって招来される場合は、
ノイズは、本発明が拒否（リジェクト）するように設計
された本来のコモン・モード・ノイズである。個々の線
路は、グランド・プレーンまたは電圧プレーンによって
完全にシールドされるわけではないので、差動モード・
ノイズを招来しうる線路−線路結合が残る。ワイヤの交
互対を異なる周期で撚ることによって、差動モード・ノ
イズの存在を除去することができる。この実施例では、
伝送線路対は、単位長さ当たり等しい数の撚り数を有す
る。
【００２７】次に、図９に、本発明の伝送線路の終端点
が示され、本発明がいかにして終端抵抗における著しい
電力消費を避けるかを示している。信号の揺れは、意図
的に低く設定できるので、ドライブ電力は殆どなく、お
よび、抵抗終端部で消費されるドライブ電力は殆どな
い。公称信号値は、電源とグランドとの間にあるので、
抵抗終端部にかなり大きなＤＣ電力の可能性が存在する
ことは明らかである。しかしながら、図５に示すよう
に、この実施例は、４本のワイヤー群に正味電流を流さ
ないので、公称終端電圧は、伝送線路の終端インピーダ
ンスよりもかなり大きい値の抵抗によって決定できる。
図９に示す例では、このことは明らかである。というの
は、２つの１ｋΩの（電圧バイアス）抵抗が、５０Ωの
終端部に対し公称電圧値を決定するのに用いられるから
である。それにもかかわらず、かなりの電力の軽減が伝
送線路の特性インピーダンスの低くても２倍の終端抵抗
によって実現できることが分かる。このように電力を軽
減する能力は、全バッテリ・ドレインが重要な考慮要件
である携帯バッテリを電源とする装置に特に有効であ
る。
が示され、本発明がいかにして終端抵抗における著しい
電力消費を避けるかを示している。信号の揺れは、意図
的に低く設定できるので、ドライブ電力は殆どなく、お
よび、抵抗終端部で消費されるドライブ電力は殆どな
い。公称信号値は、電源とグランドとの間にあるので、
抵抗終端部にかなり大きなＤＣ電力の可能性が存在する
ことは明らかである。しかしながら、図５に示すよう
に、この実施例は、４本のワイヤー群に正味電流を流さ
ないので、公称終端電圧は、伝送線路の終端インピーダ
ンスよりもかなり大きい値の抵抗によって決定できる。
図９に示す例では、このことは明らかである。というの
は、２つの１ｋΩの（電圧バイアス）抵抗が、５０Ωの
終端部に対し公称電圧値を決定するのに用いられるから
である。それにもかかわらず、かなりの電力の軽減が伝
送線路の特性インピーダンスの低くても２倍の終端抵抗
によって実現できることが分かる。このように電力を軽
減する能力は、全バッテリ・ドレインが重要な考慮要件
である携帯バッテリを電源とする装置に特に有効であ
る。
【００２８】前述した本発明の好適な実施例は、説明の
ために示され、実施例は、本発明を、開示された詳細な
形態に拘束したり限定したりすることを意図している訳
ではなく、明らかに、多くの変更や変形が上記教示によ
り可能である。当業者にとって明らかなこのような変更
や変形は、本発明の範囲内に含まれることを意図してい
る。
ために示され、実施例は、本発明を、開示された詳細な
形態に拘束したり限定したりすることを意図している訳
ではなく、明らかに、多くの変更や変形が上記教示によ
り可能である。当業者にとって明らかなこのような変更
や変形は、本発明の範囲内に含まれることを意図してい
る。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ｎビットのデータを伝送するシステムにおいて、
ｎビットのデータを受信し、ｍ個の信号を出力するエン
コーディング・システムを備え、前記ｍ個の信号は０の
正味電流和を有し、前記ｍ個の信号を搬送するｍ本の伝
送線路と、前記ｍ個の信号を受信し、前記ｍ個の信号を
前記ｎビットのデータに変換するデコーディング・シス
テムとを備えたことを特徴とするシステム。 （２）前記エンコーディング・システムは、前記ｍ個の
信号の各々を、正，負，または０の電圧レベルにドライ
ブする複数のドライバ回路を有することを特徴とする、
上記（１）に記載のシステム。 （３）前記デコーディング・システムは、複数個の差動
増幅器を有することを特徴とする、上記（１）に記載の
システム。 （４）前記ｍ本の伝送線路は、撚られたワイヤ対を有す
ることを特徴とする、上記（１）に記載のシステム。 （５）前記ｍ本の伝送線路は、２つのグランド・プレー
ンの間に設けられていることを特徴とする、上記（１）
に記載のシステム。 （６）前記ｍ本の伝送線路は、グランド・プレーンと電
圧プレーンとの間に設けられていることを特徴とする、
上記（１）に記載のシステム。 （７）前記ｍ本の伝送線路は、２つの電圧プレーンの間
に設けられていることを特徴とする、上記（１）に記載
のシステム。 （８）３つのバイナリ値をパラレルに伝送するバス・シ
ステムにおいて、４本の伝送線路よりなる群と、前記３
つのバイナリ値を４個のバス信号にエンコードし、前記
４個のバス信号を前記４本の伝送線路群上に伝送するシ
ステムとを備え、前記４個のバス信号が０の正味電流和
を有し、前記４個のバス信号を前記３つのバイナリ値に
デコードするシステムを備えたことを特徴とするバス・
システム。 （９）前記エンコーディング・システムは、前記４個の
バス信号の各々を、正，負，または０の電圧にドライブ
する複数のドライバ回路を有することを特徴とする、上
記（８）に記載のバス・システム。 （１０）クロック信号を伝送する手段をさらに備えたこ
とを特徴とする、上記（８）に記載のバス・システム。 （１１）前記デコーディング・システムは、３個の差動
増幅器を有することを特徴とする、上記（８）に記載の
バス・システム。 （１２）前記３つのバイナリ値は、０００〜１１１のい
ずれかのバイナリ数を示すことができることを特徴とす
る、上記（８）に記載のバス・システム。 （１３）前記伝送線路は、前記伝送線路の特性インピー
ダンスの少なくとも２倍の電圧バイアス抵抗を有するこ
とを特徴とする、上記（８）に記載のバス・システム。 （１４）前記エンコーディング・システムは、負の信号
を第１または第２の線路のいずれかに選択的に供給する
第１の電流源と、負の信号を第３または第４の線路のい
ずれかに選択的に供給する第２の電流源と、正の信号を
前記第２および第４の線路または前記第１および第３の
線路のいずれかに選択的に供給する第３の電流源とを備
えたことを特徴とする、上記（８）に記載のバス・シス
テム。 （１５）前記エンコーディング・システムは、正の信号
を第１または第２の線路のいずれかに選択的に供給する
第１の電流源と、正の信号を第３または第４の線路のい
ずれかに選択的に供給する第２の電流源と、負の信号を
前記第２および第４の線路または前記第１および第３の
線路のいずれかに選択的に供給する第３の電流源とを備
えたことを特徴とする、上記（８）に記載のバス・シス
テム。 （１６）前記デコーディング・システムは、前記第１お
よび第２の線路に結合された入力を有する第１の差動増
幅器と、前記第３および第４の線路に結合された入力を
有する第２の差動増幅器と、前記第３および第４の線路
の和を有する第１の入力と、前記第１および第２の線路
の和を有する第２の入力とを有する第３の差動増幅器と
を備えたことを特徴とする、上記（１５）に記載のバス
・システム。 （１７）前記デコーディング・システムは、前記第１お
よび第２の線路に結合された入力を有する第１の差動増
幅器と、前記第３および第４の線路に結合された入力を
有する第２の差動増幅器と、前記第３および第４の線路
の平均を有する第１の入力と、前記第１および第２の線
路の平均を有する第２の入力とを有する第３の差動増幅
器とを備えたことを特徴とする、上記（１５）に記載の
バス・システム。 （１８）ｎビットの値を伝送する方法において、前記ｎ
ビットの値をｍ個の信号にエンコードするステップを含
み、前記ｍ個の信号は０の正味電流和を有し、前記ｍ個
の信号をｍ本の信号線路上に伝送するステップと、前記
ｍ個の信号を前記ｎビットの値を生成するようにデコー
ドするステップとを含むことを特徴とする方法。 （１９）前記エンコードするステップは、前記ｍ本の信
号線路のうちの少なくとも１本の信号線路に正の電流を
供給するステップと、前記ｍ本の信号線路のうちの少な
くとも１本の信号線路に負の電流を供給するステップと
を含むことを特徴とする、上記（１８）に記載の方法。 （２０）前記デコードするステップは、前記ｍ個の信号
のうちの種々の信号を差動検出するステップを含むこと
を特徴とする、上記（１８）に記載の方法。
の事項を開示する。 （１）ｎビットのデータを伝送するシステムにおいて、
ｎビットのデータを受信し、ｍ個の信号を出力するエン
コーディング・システムを備え、前記ｍ個の信号は０の
正味電流和を有し、前記ｍ個の信号を搬送するｍ本の伝
送線路と、前記ｍ個の信号を受信し、前記ｍ個の信号を
前記ｎビットのデータに変換するデコーディング・シス
テムとを備えたことを特徴とするシステム。 （２）前記エンコーディング・システムは、前記ｍ個の
信号の各々を、正，負，または０の電圧レベルにドライ
ブする複数のドライバ回路を有することを特徴とする、
上記（１）に記載のシステム。 （３）前記デコーディング・システムは、複数個の差動
増幅器を有することを特徴とする、上記（１）に記載の
システム。 （４）前記ｍ本の伝送線路は、撚られたワイヤ対を有す
ることを特徴とする、上記（１）に記載のシステム。 （５）前記ｍ本の伝送線路は、２つのグランド・プレー
ンの間に設けられていることを特徴とする、上記（１）
に記載のシステム。 （６）前記ｍ本の伝送線路は、グランド・プレーンと電
圧プレーンとの間に設けられていることを特徴とする、
上記（１）に記載のシステム。 （７）前記ｍ本の伝送線路は、２つの電圧プレーンの間
に設けられていることを特徴とする、上記（１）に記載
のシステム。 （８）３つのバイナリ値をパラレルに伝送するバス・シ
ステムにおいて、４本の伝送線路よりなる群と、前記３
つのバイナリ値を４個のバス信号にエンコードし、前記
４個のバス信号を前記４本の伝送線路群上に伝送するシ
ステムとを備え、前記４個のバス信号が０の正味電流和
を有し、前記４個のバス信号を前記３つのバイナリ値に
デコードするシステムを備えたことを特徴とするバス・
システム。 （９）前記エンコーディング・システムは、前記４個の
バス信号の各々を、正，負，または０の電圧にドライブ
する複数のドライバ回路を有することを特徴とする、上
記（８）に記載のバス・システム。 （１０）クロック信号を伝送する手段をさらに備えたこ
とを特徴とする、上記（８）に記載のバス・システム。 （１１）前記デコーディング・システムは、３個の差動
増幅器を有することを特徴とする、上記（８）に記載の
バス・システム。 （１２）前記３つのバイナリ値は、０００〜１１１のい
ずれかのバイナリ数を示すことができることを特徴とす
る、上記（８）に記載のバス・システム。 （１３）前記伝送線路は、前記伝送線路の特性インピー
ダンスの少なくとも２倍の電圧バイアス抵抗を有するこ
とを特徴とする、上記（８）に記載のバス・システム。 （１４）前記エンコーディング・システムは、負の信号
を第１または第２の線路のいずれかに選択的に供給する
第１の電流源と、負の信号を第３または第４の線路のい
ずれかに選択的に供給する第２の電流源と、正の信号を
前記第２および第４の線路または前記第１および第３の
線路のいずれかに選択的に供給する第３の電流源とを備
えたことを特徴とする、上記（８）に記載のバス・シス
テム。 （１５）前記エンコーディング・システムは、正の信号
を第１または第２の線路のいずれかに選択的に供給する
第１の電流源と、正の信号を第３または第４の線路のい
ずれかに選択的に供給する第２の電流源と、負の信号を
前記第２および第４の線路または前記第１および第３の
線路のいずれかに選択的に供給する第３の電流源とを備
えたことを特徴とする、上記（８）に記載のバス・シス
テム。 （１６）前記デコーディング・システムは、前記第１お
よび第２の線路に結合された入力を有する第１の差動増
幅器と、前記第３および第４の線路に結合された入力を
有する第２の差動増幅器と、前記第３および第４の線路
の和を有する第１の入力と、前記第１および第２の線路
の和を有する第２の入力とを有する第３の差動増幅器と
を備えたことを特徴とする、上記（１５）に記載のバス
・システム。 （１７）前記デコーディング・システムは、前記第１お
よび第２の線路に結合された入力を有する第１の差動増
幅器と、前記第３および第４の線路に結合された入力を
有する第２の差動増幅器と、前記第３および第４の線路
の平均を有する第１の入力と、前記第１および第２の線
路の平均を有する第２の入力とを有する第３の差動増幅
器とを備えたことを特徴とする、上記（１５）に記載の
バス・システム。 （１８）ｎビットの値を伝送する方法において、前記ｎ
ビットの値をｍ個の信号にエンコードするステップを含
み、前記ｍ個の信号は０の正味電流和を有し、前記ｍ個
の信号をｍ本の信号線路上に伝送するステップと、前記
ｍ個の信号を前記ｎビットの値を生成するようにデコー
ドするステップとを含むことを特徴とする方法。 （１９）前記エンコードするステップは、前記ｍ本の信
号線路のうちの少なくとも１本の信号線路に正の電流を
供給するステップと、前記ｍ本の信号線路のうちの少な
くとも１本の信号線路に負の電流を供給するステップと
を含むことを特徴とする、上記（１８）に記載の方法。 （２０）前記デコードするステップは、前記ｍ個の信号
のうちの種々の信号を差動検出するステップを含むこと
を特徴とする、上記（１８）に記載の方法。
【図面の簡単な説明】
【図１】本発明の好適な実施例によるバス・システムの
ハイレベルのシステム図である。
ハイレベルのシステム図である。
【図２】本発明の好適な実施例による４本のワイヤのバ
ス・システムの回路図である。
ス・システムの回路図である。
【図３】本発明の好適な実施例による図２の回路の真理
値表を示す図である。
値表を示す図である。
【図４】本発明の好適な実施例による図２の回路の第１
のドライバ回路手段を示す図である。
のドライバ回路手段を示す図である。
【図５】本発明の好適な実施例による図２の回路の第２
のドライバ回路手段を示す図である。
のドライバ回路手段を示す図である。
【図６】本発明の好適な実施例による図２の回路の第１
の受信回路手段を示す図である。
の受信回路手段を示す図である。
【図７】本発明の好適な実施例による図２の回路の第２
の受信回路手段を示す図である。
の受信回路手段を示す図である。
【図８】本発明の好適な実施例による撚られた対を有す
るバス・ワイヤを示す図である。
るバス・ワイヤを示す図である。
【図９】本発明の好適な実施例による回路終端部の図で
ある。
ある。
【図１０】本発明の好適な実施例による２つのプレーン
の間の伝送線路を示す図である。
の間の伝送線路を示す図である。
１０ ｎビット信号 １２ エンコーディング・システム １４ ｍ個の信号Ｗ／０の正味電流 １６ ｍ本の伝送線路 １８ デコーディング・システム ２０ ｎビット信号 ２２，２４，２６ 電流源 ２８，７３ 一群の伝送線路 ３０，３２，３４ 差動増幅器 ３６，４８ ドライバ回路 ３８，４０，５６，５８ 入力 ４４，４６，６０，６２ 出力 ５２ ＦＥＴ対 ５４ 電流ミラー ６４，６６ デコーダ回路 ６９ 上部プレーン ７０ 撚られた部分 ７１ 下部プレーン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシィ・ジェイ・デル アメリカ合衆国 05446 バーモント州 コルチェスター パークウッド ドライブ ９ (72)発明者 ウィルバー・デヴィッド・プライサー アメリカ合衆国 05445 バーモント州 シャルロッテ スペア ストリート 5524
Claims (20)
- 【請求項１】ｎビットのデータを伝送するシステムにお
いて、 ｎビットのデータを受信し、ｍ個の信号を出力するエン
コーディング・システムを備え、前記ｍ個の信号は０の
正味電流和を有し、 前記ｍ個の信号を搬送するｍ本の伝送線路と、 前記ｍ個の信号を受信し、前記ｍ個の信号を前記ｎビッ
トのデータに変換するデコーディング・システムとを備
えたことを特徴とするシステム。 - 【請求項２】前記エンコーディング・システムは、前記
ｍ個の信号の各々を、正，負，または０の電圧レベルに
ドライブする複数のドライバ回路を有することを特徴と
する、請求項１に記載のシステム。 - 【請求項３】前記デコーディング・システムは、複数個
の差動増幅器を有することを特徴とする、請求項１に記
載のシステム。 - 【請求項４】前記ｍ本の伝送線路は、撚られたワイヤ対
を有することを特徴とする、請求項１に記載のシステ
ム。 - 【請求項５】前記ｍ本の伝送線路は、２つのグランド・
プレーンの間に設けられていることを特徴とする、請求
項１に記載のシステム。 - 【請求項６】前記ｍ本の伝送線路は、グランド・プレー
ンと電圧プレーンとの間に設けられていることを特徴と
する、請求項１に記載のシステム。 - 【請求項７】前記ｍ本の伝送線路は、２つの電圧プレー
ンの間に設けられていることを特徴とする、請求項１に
記載のシステム。 - 【請求項８】３つのバイナリ値をパラレルに伝送するバ
ス・システムにおいて、 ４本の伝送線路よりなる群と、 前記３つのバイナリ値を４個のバス信号にエンコード
し、前記４個のバス信号を前記４本の伝送線路群上に伝
送するシステムとを備え、前記４個のバス信号が０の正
味電流和を有し、 前記４個のバス信号を前記３つのバイナリ値にデコード
するシステムを備えたことを特徴とするバス・システ
ム。 - 【請求項９】前記エンコーディング・システムは、前記
４個のバス信号の各々を、正，負，または０の電圧にド
ライブする複数のドライバ回路を有することを特徴とす
る、請求項８に記載のバス・システム。 - 【請求項１０】クロック信号を伝送する手段をさらに備
えたことを特徴とする、請求項８に記載のバス・システ
ム。 - 【請求項１１】前記デコーディング・システムは、３個
の差動増幅器を有することを特徴とする、請求項８に記
載のバス・システム。 - 【請求項１２】前記３つのバイナリ値は、０００〜１１
１のいずれかのバイナリ数を示すことができることを特
徴とする、請求項８に記載のバス・システム。 - 【請求項１３】前記伝送線路は、前記伝送線路の特性イ
ンピーダンスの少なくとも２倍の電圧バイアス抵抗を有
することを特徴とする、請求項８に記載のバス・システ
ム。 - 【請求項１４】前記エンコーディング・システムは、 負の信号を第１または第２の線路のいずれかに選択的に
供給する第１の電流源と、 負の信号を第３または第４の線路のいずれかに選択的に
供給する第２の電流源と、 正の信号を前記第２および第４の線路または前記第１お
よび第３の線路のいずれかに選択的に供給する第３の電
流源とを備えたことを特徴とする、請求項８に記載のバ
ス・システム。 - 【請求項１５】前記エンコーディング・システムは、 正の信号を第１または第２の線路のいずれかに選択的に
供給する第１の電流源と、 正の信号を第３または第４の線路のいずれかに選択的に
供給する第２の電流源と、 負の信号を前記第２および第４の線路または前記第１お
よび第３の線路のいずれかに選択的に供給する第３の電
流源とを備えたことを特徴とする、請求項８に記載のバ
ス・システム。 - 【請求項１６】前記デコーディング・システムは、 前記第１および第２の線路に結合された入力を有する第
１の差動増幅器と、 前記第３および第４の線路に結合された入力を有する第
２の差動増幅器と、 前記第３および第４の線路の和を有する第１の入力と、
前記第１および第２の線路の和を有する第２の入力とを
有する第３の差動増幅器とを備えたことを特徴とする、
請求項１５に記載のバス・システム。 - 【請求項１７】前記デコーディング・システムは、 前記第１および第２の線路に結合された入力を有する第
１の差動増幅器と、 前記第３および第４の線路に結合された入力を有する第
２の差動増幅器と、 前記第３および第４の線路の平均を有する第１の入力
と、前記第１および第２の線路の平均を有する第２の入
力とを有する第３の差動増幅器とを備えたことを特徴と
する、請求項１５に記載のバス・システム。 - 【請求項１８】ｎビットの値を伝送する方法において、 前記ｎビットの値をｍ個の信号にエンコードするステッ
プを含み、前記ｍ個の信号は０の正味電流和を有し、 前記ｍ個の信号をｍ本の信号線路上に伝送するステップ
と、 前記ｍ個の信号を前記ｎビットの値を生成するようにデ
コードするステップとを含むことを特徴とする方法。 - 【請求項１９】前記エンコードするステップは、前記ｍ
本の信号線路のうちの少なくとも１本の信号線路に正の
電流を供給するステップと、前記ｍ本の信号線路のうち
の少なくとも１本の信号線路に負の電流を供給するステ
ップとを含むことを特徴とする、請求項１８に記載の方
法。 - 【請求項２０】前記デコードするステップは、前記ｍ個
の信号のうちの種々の信号を差動検出するステップを含
むことを特徴とする、請求項１８に記載の方法。
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|---|---|---|---|---|
| JP2005310155A (ja) * | 2004-04-22 | 2005-11-04 | Renei Kagi Kofun Yugenkoshi | データ転送方法 |
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1999
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- 1999-11-30 JP JP34063799A patent/JP3591822B2/ja not_active Expired - Fee Related
Cited By (2)
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|---|---|---|---|---|
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