JP2001339308A - 離散的信号の符号化装置および復号化装置 - Google Patents
離散的信号の符号化装置および復号化装置Info
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- JP2001339308A JP2001339308A JP2000153862A JP2000153862A JP2001339308A JP 2001339308 A JP2001339308 A JP 2001339308A JP 2000153862 A JP2000153862 A JP 2000153862A JP 2000153862 A JP2000153862 A JP 2000153862A JP 2001339308 A JP2001339308 A JP 2001339308A
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- bits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】離散的信号の符号化または復号化を高速かつ低
消費電力で実現することである。 【解決手段】ビット遷移検出回路１０１と、ビット遷移
検出回路の出力結果に対応するアナログ値変換するアナ
ログ変換回路１０２と、参照値を出力する参照回路１０
３と、アナログ変換回路と参照回路の出力を比較する比
較回路１０４を具備している。
消費電力で実現することである。 【解決手段】ビット遷移検出回路１０１と、ビット遷移
検出回路の出力結果に対応するアナログ値変換するアナ
ログ変換回路１０２と、参照値を出力する参照回路１０
３と、アナログ変換回路と参照回路の出力を比較する比
較回路１０４を具備している。
Description
【０００１】
【産業上の利用分野】本発明の産業上の利用分野は、離
散的信号の符号化装置および復号化装置に関するもので
ある。
散的信号の符号化装置および復号化装置に関するもので
ある。
【０００２】
【従来の技術】近年、液晶パネルの画素数増加・高精細
化や、スペース的な関係、消費電力の関係から、ＣＲＴ
に代わるディスプレーとして液晶モニタの要求が多くな
っている。
化や、スペース的な関係、消費電力の関係から、ＣＲＴ
に代わるディスプレーとして液晶モニタの要求が多くな
っている。
【０００３】ここで、パソコンと液晶ディスプレーを接
続し、画像の情報を通信する信号について、ＴＭＤＳ
（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆ
ｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）方式というものが
提案されている（ＵＳＰ５，８２５，８２４）。この方
式では、信号がアナログ信号ではなく、デジタル信号
で、画質の劣化が少ないという点が特長とされている。
続し、画像の情報を通信する信号について、ＴＭＤＳ
（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆ
ｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）方式というものが
提案されている（ＵＳＰ５，８２５，８２４）。この方
式では、信号がアナログ信号ではなく、デジタル信号
で、画質の劣化が少ないという点が特長とされている。
【０００４】画像の情報をデジタル信号でやりとりする
場合、複数の信号伝送路を用いるのが一般的であるが、
このとき、各伝送路の遅延が異なり、スキューが存在す
ることが問題となる。ＴＭＤＳ方式では、この問題を解
決するため、受信機でスキューを調整できるように、送
信機が画像情報を符号化し、受信機がそれを復号化する
手法を取っている。
場合、複数の信号伝送路を用いるのが一般的であるが、
このとき、各伝送路の遅延が異なり、スキューが存在す
ることが問題となる。ＴＭＤＳ方式では、この問題を解
決するため、受信機でスキューを調整できるように、送
信機が画像情報を符号化し、受信機がそれを復号化する
手法を取っている。
【０００５】一般的に、画像信号は、画素データが含ま
れているタイミングと、画素データは含まれておらず、
水平同期信号や垂直同期信号が含まれているタイミング
がある。ＴＭＤＳ方式では、１０ビットを１ワードとし
て、１ワードの中で状態が遷移するビットの数が６以下
であれば前者、７以上であれば後者であるように符号化
し、復号化している。したがって、ＴＭＤＳ方式の符号
化と復号化には、１ワードに含まれるビットの遷移を数
えて、７未満か７以上かを判断する必要がある。従来の
技術では、この判断を遷移のビット数をデジタル式の加
算器で計算する方法が採られてきたが、回路規模が大き
くなり、消費電力が増え、チップの面積が大きくなるた
め製造コストも高くなっていた。
れているタイミングと、画素データは含まれておらず、
水平同期信号や垂直同期信号が含まれているタイミング
がある。ＴＭＤＳ方式では、１０ビットを１ワードとし
て、１ワードの中で状態が遷移するビットの数が６以下
であれば前者、７以上であれば後者であるように符号化
し、復号化している。したがって、ＴＭＤＳ方式の符号
化と復号化には、１ワードに含まれるビットの遷移を数
えて、７未満か７以上かを判断する必要がある。従来の
技術では、この判断を遷移のビット数をデジタル式の加
算器で計算する方法が採られてきたが、回路規模が大き
くなり、消費電力が増え、チップの面積が大きくなるた
め製造コストも高くなっていた。
【０００６】また、ＴＭＤＳ方式では、スキュー調整用
のデータとして、画素データが含まれないタイミング
に、００１０１０１０１１または１１０１０１０１０
０、００１０１０１０１０、１１０１０１０１０１のい
ずれかのデータをシリアル信号として送って、シリアル
・パラレル信号変換をした結果が、スキューが調整され
て正しい結果になっているか否かを判断する。例えば、
送信側の符号化装置が００１０１０１０１１を送信して
いるとき、スキューが調整されているときは００１０１
０１０１１とパラレル変換されるが、調整されていない
ときは本来のデータから０と１の位置がずれて、０１０
１０１０１１０などとなり、これらは、前述４種類のデ
ータのいずれとも異なり、調整されていないことが認識
できる。この判定についても、従来の技術では、すべて
デジタルの論理回路で行っていて、回路規模が大きくな
らざるを得なかった。
のデータとして、画素データが含まれないタイミング
に、００１０１０１０１１または１１０１０１０１０
０、００１０１０１０１０、１１０１０１０１０１のい
ずれかのデータをシリアル信号として送って、シリアル
・パラレル信号変換をした結果が、スキューが調整され
て正しい結果になっているか否かを判断する。例えば、
送信側の符号化装置が００１０１０１０１１を送信して
いるとき、スキューが調整されているときは００１０１
０１０１１とパラレル変換されるが、調整されていない
ときは本来のデータから０と１の位置がずれて、０１０
１０１０１１０などとなり、これらは、前述４種類のデ
ータのいずれとも異なり、調整されていないことが認識
できる。この判定についても、従来の技術では、すべて
デジタルの論理回路で行っていて、回路規模が大きくな
らざるを得なかった。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ＴＭＤＳ方式の符号化と復号化の回路にお
いて、回路規模が大きくなり、消費電力が増え、チップ
の面積が大きくなるため製造コストも高くなることであ
る。
する課題は、ＴＭＤＳ方式の符号化と復号化の回路にお
いて、回路規模が大きくなり、消費電力が増え、チップ
の面積が大きくなるため製造コストも高くなることであ
る。
【０００８】
【課題を解決するための手段】本発明において、課題を
解決するための手段は、１ワード内に存在するビット間
遷移の数をアナログ的な加算で処理することである。
解決するための手段は、１ワード内に存在するビット間
遷移の数をアナログ的な加算で処理することである。
【０００９】
【作用】本発明により、ＴＭＤＳ方式の符号化と復号化
の回路において、回路規模が大きくなり、消費電力が増
え、チップの面積が大きくなるため製造コストも高くな
る問題を解決できた。
の回路において、回路規模が大きくなり、消費電力が増
え、チップの面積が大きくなるため製造コストも高くな
る問題を解決できた。
【００１０】
【実施例】図１は、本発明の第一の実施例を模式的に書
いた図である。
いた図である。
【００１１】本実施例は、ＴＭＤＳ方式で符号化された
デジタル画像信号を復号化する半導体装置で、入力され
るデジタル画像信号の１ワードは１０ビット長で、判定
対象のワード１０ビット（ａ＜ＳＵＢ＞ｎ，０＜／ＳＵ
Ｂ＞〜ａ＜ＳＵＢ＞ｎ，９＜／ＳＵＢ＞）のうち、前の
ビットと状態が遷移したビットが７個以上の時は偽を、
７個未満のときは真と判定して、復号化する。
デジタル画像信号を復号化する半導体装置で、入力され
るデジタル画像信号の１ワードは１０ビット長で、判定
対象のワード１０ビット（ａ＜ＳＵＢ＞ｎ，０＜／ＳＵ
Ｂ＞〜ａ＜ＳＵＢ＞ｎ，９＜／ＳＵＢ＞）のうち、前の
ビットと状態が遷移したビットが７個以上の時は偽を、
７個未満のときは真と判定して、復号化する。
【００１２】本実施例には、ビット間遷移検出回路１０
１と、ビット間遷移検出回路の出力結果に対応する電流
値にアナログ変換する回路１０２と、定電流源である参
照回路１０３と、電流値を比較する比較回路１０４が具
備されている。
１と、ビット間遷移検出回路の出力結果に対応する電流
値にアナログ変換する回路１０２と、定電流源である参
照回路１０３と、電流値を比較する比較回路１０４が具
備されている。
【００１３】ビット間遷移検出回路１０１では、判定対
象の一つ前のワードで最後のビット（ａ＜ＳＵＢ＞ｎ−
１，９＜／ＳＵＢ＞）と、判定対象のワードの１０ビッ
ト（ａ＜ＳＵＢ＞ｎ，０＜／ＳＵＢ＞〜ａ＜ＳＵＢ＞
ｎ，０＜／ＳＵＢ＞）とが入力され、隣り合うビットを
比較し、状態が遷移しているかどうかを判定する。本実
施例の場合は、図２のように排他的論理和を演算するこ
とで判定を行っている。つまり、入力された１１ビット
の隣り合うビット同士を比較し、状態が遷移していたら
Ｈを、遷移していなかったらＬを出力する。そして、判
定を行った結果は、ｘｏｒ＜ＳＵＢ＞０＜／ＳＵＢ＞〜
ｘｏｒ＜ＳＵＢ＞９＜／ＳＵＢ＞として、アナログ変換
回路１０２に出力される。
象の一つ前のワードで最後のビット（ａ＜ＳＵＢ＞ｎ−
１，９＜／ＳＵＢ＞）と、判定対象のワードの１０ビッ
ト（ａ＜ＳＵＢ＞ｎ，０＜／ＳＵＢ＞〜ａ＜ＳＵＢ＞
ｎ，０＜／ＳＵＢ＞）とが入力され、隣り合うビットを
比較し、状態が遷移しているかどうかを判定する。本実
施例の場合は、図２のように排他的論理和を演算するこ
とで判定を行っている。つまり、入力された１１ビット
の隣り合うビット同士を比較し、状態が遷移していたら
Ｈを、遷移していなかったらＬを出力する。そして、判
定を行った結果は、ｘｏｒ＜ＳＵＢ＞０＜／ＳＵＢ＞〜
ｘｏｒ＜ＳＵＢ＞９＜／ＳＵＢ＞として、アナログ変換
回路１０２に出力される。
【００１４】アナログ変換回路１０２は、ビット間遷移
検出回路１０１の判定結果ｘｏｒ＜ＳＵＢ＞０＜／ＳＵ
Ｂ＞〜ｘｏｒ＜ＳＵＢ＞９＜／ＳＵＢ＞の１０個の入力
を受けると、１０個の入力のうちＨである入力の数に対
応するアナログ値を出力する。本実施例では、図３に示
すような回路になっている。すなわち、本実施例におい
ては、ビット間遷移検出回路１０１の判定結果ｘｏｒ＜
ＳＵＢ＞０＜／ＳＵＢ＞〜ｘｏｒ＜ＳＵＢ＞９＜／ＳＵ
Ｂ＞は、Ｈの入力の数に対応する数のｐ型ＭＯＳトラン
ジスタ３０１がオフとなり、Ｌの入力の数に対応するｐ
型ＭＯＳトランジスタ３０１がオンになる。したがっ
て、隣り合うビットで遷移したビットの数が少ないほど
多くの電流が出力され、隣り合うビットで遷移したビッ
ト数が多いほど少ない電流が出力される。参照回路１０
３は、本実施例の場合、図４に示すように、ＭＯＳトラ
ンジスタ４０１で形成されている。本実施例の場合、ア
ナログ変換回路１０２の各ＭＯＳ型トランジスタの長さ
が０．３５μｍ、幅が２μｍであり、定電流源１０３の
ＭＯＳ型トランジスタ４０１の長さが０．３５μｍ、幅
７μｍとなっていて、参照回路１０３のＭＯＳ型トラン
ジスタ４０１が流す電流は、アナログ変換回路１０２の
各ＭＯＳトランジスタがオンになった時に流す電流の約
３．５倍でほぼ一定になっている。すなわち、アナログ
変換回路１０２のＭＯＳ型トランジスタのうち３個がオ
ンになった時にアナログ変換回路１０２が出力する電流
よりも多く、４個がオンになった時にアナログ変換回路
１０２が出力する電流よりも少ない電流を出力するよう
になっている。結果として、参照回路１０３が出力する
定電流は、隣り合うビットで遷移したビットの数が６個
の時にアナログ変換回路１０２が出力する電流より少な
く、隣り合うビットで遷移したビットの数が７個の時に
出力する電流より多くなる。
検出回路１０１の判定結果ｘｏｒ＜ＳＵＢ＞０＜／ＳＵ
Ｂ＞〜ｘｏｒ＜ＳＵＢ＞９＜／ＳＵＢ＞の１０個の入力
を受けると、１０個の入力のうちＨである入力の数に対
応するアナログ値を出力する。本実施例では、図３に示
すような回路になっている。すなわち、本実施例におい
ては、ビット間遷移検出回路１０１の判定結果ｘｏｒ＜
ＳＵＢ＞０＜／ＳＵＢ＞〜ｘｏｒ＜ＳＵＢ＞９＜／ＳＵ
Ｂ＞は、Ｈの入力の数に対応する数のｐ型ＭＯＳトラン
ジスタ３０１がオフとなり、Ｌの入力の数に対応するｐ
型ＭＯＳトランジスタ３０１がオンになる。したがっ
て、隣り合うビットで遷移したビットの数が少ないほど
多くの電流が出力され、隣り合うビットで遷移したビッ
ト数が多いほど少ない電流が出力される。参照回路１０
３は、本実施例の場合、図４に示すように、ＭＯＳトラ
ンジスタ４０１で形成されている。本実施例の場合、ア
ナログ変換回路１０２の各ＭＯＳ型トランジスタの長さ
が０．３５μｍ、幅が２μｍであり、定電流源１０３の
ＭＯＳ型トランジスタ４０１の長さが０．３５μｍ、幅
７μｍとなっていて、参照回路１０３のＭＯＳ型トラン
ジスタ４０１が流す電流は、アナログ変換回路１０２の
各ＭＯＳトランジスタがオンになった時に流す電流の約
３．５倍でほぼ一定になっている。すなわち、アナログ
変換回路１０２のＭＯＳ型トランジスタのうち３個がオ
ンになった時にアナログ変換回路１０２が出力する電流
よりも多く、４個がオンになった時にアナログ変換回路
１０２が出力する電流よりも少ない電流を出力するよう
になっている。結果として、参照回路１０３が出力する
定電流は、隣り合うビットで遷移したビットの数が６個
の時にアナログ変換回路１０２が出力する電流より少な
く、隣り合うビットで遷移したビットの数が７個の時に
出力する電流より多くなる。
【００１５】図５は、本実施例の比較回路１０４の回路
図である。アナログ変換回路１０２から供給される電流
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞と参照回路１０３から供給
される定電流Ｉ＜ＳＵＢ＞２＜／ＳＵＢ＞を比較して、
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が大きいと端子５０３
の電位が高くなり、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が
小さいと端子５０３の電位が低くなる。したがって、隣
り合うビットで遷移したビットの数が７以上だと端子５
０３の電位が高くなり、７未満だと低くなる。インバー
タ５０４は、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞とＩ＜ＳＵＢ
＞２＜／ＳＵＢ＞の大小関係の逆転で端子５０３が変化
する電位で出力が反転するように調整されている。よっ
て、比較回路１０４の出力は、隣り合うビットで遷移し
たビットの数が７以上だとＬに、７未満だとＨとなる。
図である。アナログ変換回路１０２から供給される電流
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞と参照回路１０３から供給
される定電流Ｉ＜ＳＵＢ＞２＜／ＳＵＢ＞を比較して、
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が大きいと端子５０３
の電位が高くなり、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が
小さいと端子５０３の電位が低くなる。したがって、隣
り合うビットで遷移したビットの数が７以上だと端子５
０３の電位が高くなり、７未満だと低くなる。インバー
タ５０４は、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞とＩ＜ＳＵＢ
＞２＜／ＳＵＢ＞の大小関係の逆転で端子５０３が変化
する電位で出力が反転するように調整されている。よっ
て、比較回路１０４の出力は、隣り合うビットで遷移し
たビットの数が７以上だとＬに、７未満だとＨとなる。
【００１６】以上により、本実施例において、判定対象
となるワードの各ビットについて、そのビットから状態
が遷移したビットが７個以上だとＬが、７未満だとＨが
出力されることは明白である。よって、本実施例によ
り、目的とした復号化が実現できた。ここで、ビットの
遷移した数をデジタル的に加算すると、多くの加算器な
どが必要で、多くのトランジスタと消費電力、遅延が生
じていたところが、アナログ的な加算を行うことのよ
り、トランジスタ数を削減できて、低消費電力で高速な
回路を実現できた。
となるワードの各ビットについて、そのビットから状態
が遷移したビットが７個以上だとＬが、７未満だとＨが
出力されることは明白である。よって、本実施例によ
り、目的とした復号化が実現できた。ここで、ビットの
遷移した数をデジタル的に加算すると、多くの加算器な
どが必要で、多くのトランジスタと消費電力、遅延が生
じていたところが、アナログ的な加算を行うことのよ
り、トランジスタ数を削減できて、低消費電力で高速な
回路を実現できた。
【００１７】本実施例において、１ワードのワード長を
１０としたが、ワード長は任意であるし、遷移したビッ
トが７以上の場合と７未満の場合で出力を変化させた
が、遷移するビット数も任意である。各ビットの比較対
象を、一つ前のビットとの比較を行う実施例を示した
が、一つ後のビットとの比較を行うことも可能であるこ
とは言うまでもない。さらに、本実施例の各ビットは０
または１の二値であるが、例えば０、１、２、３という
ような４値であってもよく、二値に限られるものではな
い。
１０としたが、ワード長は任意であるし、遷移したビッ
トが７以上の場合と７未満の場合で出力を変化させた
が、遷移するビット数も任意である。各ビットの比較対
象を、一つ前のビットとの比較を行う実施例を示した
が、一つ後のビットとの比較を行うことも可能であるこ
とは言うまでもない。さらに、本実施例の各ビットは０
または１の二値であるが、例えば０、１、２、３という
ような４値であってもよく、二値に限られるものではな
い。
【００１８】本実施例のビット遷移検出器１０１では、
デジタル的に排他的論理和で判定しているが、隣り合う
ビットを比較する手段であれば、例えばアナログ的なコ
ンパレータを使っても良い。
デジタル的に排他的論理和で判定しているが、隣り合う
ビットを比較する手段であれば、例えばアナログ的なコ
ンパレータを使っても良い。
【００１９】また、ビット遷移検出器１０１に排他的論
理和の負論理ｘｎｏｒを用いてもよい。この場合を第２
の実施例として、以下に述べる。
理和の負論理ｘｎｏｒを用いてもよい。この場合を第２
の実施例として、以下に述べる。
【００２０】本実施例においては、後段のアナログ変換
回路１０２を第一実施例と同様の回路にした場合、隣り
合うビットで遷移したビットの数が多いほど多くの電流
が出力され、隣り合うビットで遷移したビット数が少な
いほど少ない電流が出力されるから、参照回路１０３が
供給する定電流は、隣り合うビットで遷移したビットの
数が６個の時にアナログ変換回路１０２が出力する電流
より多く、隣り合うビットで遷移したビットの数が７個
の時に出力する電流より少なくすればよい。そして、比
較器１０４は、アナログ変換回路１０２から供給される
電流Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞と参照回路１０３から
供給される定電流Ｉ＜ＳＵＢ＞２＜／ＳＵＢ＞を比較し
て、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が小さいとＨが、
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が大きいとＬが出力さ
れる。したがって、全体では、第一の実施例と同様の動
作を行う。
回路１０２を第一実施例と同様の回路にした場合、隣り
合うビットで遷移したビットの数が多いほど多くの電流
が出力され、隣り合うビットで遷移したビット数が少な
いほど少ない電流が出力されるから、参照回路１０３が
供給する定電流は、隣り合うビットで遷移したビットの
数が６個の時にアナログ変換回路１０２が出力する電流
より多く、隣り合うビットで遷移したビットの数が７個
の時に出力する電流より少なくすればよい。そして、比
較器１０４は、アナログ変換回路１０２から供給される
電流Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞と参照回路１０３から
供給される定電流Ｉ＜ＳＵＢ＞２＜／ＳＵＢ＞を比較し
て、Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が小さいとＨが、
Ｉ＜ＳＵＢ＞１＜／ＳＵＢ＞の方が大きいとＬが出力さ
れる。したがって、全体では、第一の実施例と同様の動
作を行う。
【００２１】本実施例の場合、参照回路１０３に流れる
電流が第一の実施例に比べて大きいため、消費電力が大
きくなる欠点があるが、比較回路１０４の安定性が高く
なり、動作が速くなるという利点がある。
電流が第一の実施例に比べて大きいため、消費電力が大
きくなる欠点があるが、比較回路１０４の安定性が高く
なり、動作が速くなるという利点がある。
【００２２】次に、本発明の第三の実施例として、ＴＭ
ＤＳ方式でスキュー調整用のデータとして、画素データ
が含まれないタイミングに、００１０１０１０１１また
は１１０１０１０１００、００１０１０１０１０、１１
０１０１０１０１のいずれかのシリアルデータａ＜ＳＵ
Ｂ＞ｎ，０＜／ＳＵＢ＞〜ａ＜ＳＵＢ＞ｎ，９＜／ＳＵ
Ｂ＞を受信し、シリアル・パラレル信号変換をした結果
が、スキューが調整されて正しい結果になっているか否
かを判断する回路について述べる。
ＤＳ方式でスキュー調整用のデータとして、画素データ
が含まれないタイミングに、００１０１０１０１１また
は１１０１０１０１００、００１０１０１０１０、１１
０１０１０１０１のいずれかのシリアルデータａ＜ＳＵ
Ｂ＞ｎ，０＜／ＳＵＢ＞〜ａ＜ＳＵＢ＞ｎ，９＜／ＳＵ
Ｂ＞を受信し、シリアル・パラレル信号変換をした結果
が、スキューが調整されて正しい結果になっているか否
かを判断する回路について述べる。
【００２３】スキュー調整ができているとき、パラレル
変換されたデータａ＜ＳＵＢ＞ｎ，０＜／ＳＵＢ＞〜ａ
＜ＳＵＢ＞ｎ，９＜／ＳＵＢ＞について、前のビットか
ら遷移するビットは、ａ＜ＳＵＢ＞ｎ，２＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，５＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞
の６個で、ａ＜ＳＵＢ＞ｎ、１＜／ＳＵＢ＞は遷移しな
い。これに対して、スキュー調整ができず、正しくパラ
レル変換できていないときは、ａ＜ＳＵＢ＞ｎ，２＜／
ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ＞、ａ＜ＳＵ
Ｂ＞ｎ、４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，５＜／ＳＵ
Ｂ＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞
で遷移しないか、ａ＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞が遷
移することになる。したがって、ａ＜ＳＵＢ＞ｎ，１＜
／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、２＜／ＳＵＢ＞、ａ＜Ｓ
ＵＢ＞ｎ、３＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、４＜／Ｓ
ＵＢ＞、ａ＜ＳＵＢ＞ｎ、５＜／ＳＵＢ＞、ａ＜ＳＵＢ
＞ｎ、６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、７＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞とその一つ前のビ
ットとの遷移を調べれば、スキュー調整ができているこ
とがわかる。
変換されたデータａ＜ＳＵＢ＞ｎ，０＜／ＳＵＢ＞〜ａ
＜ＳＵＢ＞ｎ，９＜／ＳＵＢ＞について、前のビットか
ら遷移するビットは、ａ＜ＳＵＢ＞ｎ，２＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，５＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞
の６個で、ａ＜ＳＵＢ＞ｎ、１＜／ＳＵＢ＞は遷移しな
い。これに対して、スキュー調整ができず、正しくパラ
レル変換できていないときは、ａ＜ＳＵＢ＞ｎ，２＜／
ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ＞、ａ＜ＳＵ
Ｂ＞ｎ、４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，５＜／ＳＵ
Ｂ＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞
で遷移しないか、ａ＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞が遷
移することになる。したがって、ａ＜ＳＵＢ＞ｎ，１＜
／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、２＜／ＳＵＢ＞、ａ＜Ｓ
ＵＢ＞ｎ、３＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、４＜／Ｓ
ＵＢ＞、ａ＜ＳＵＢ＞ｎ、５＜／ＳＵＢ＞、ａ＜ＳＵＢ
＞ｎ、６＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、７＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、８＜／ＳＵＢ＞とその一つ前のビ
ットとの遷移を調べれば、スキュー調整ができているこ
とがわかる。
【００２４】図６は、本実施例の回路図を示すものであ
る。ａ＜ＳＵＢ＞ｎ、１＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、２＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、３＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、５＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、６＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、８＜／ＳＵＢ＞の７ビットについて、一つ前のビッ
トとの排他的論理和を計算する遷移検出回路６０１と、
この出力結果に対応する電流を出力するアナログ変換回
路６０２と、定電流を出力する参照回路６０３と、電流
を比較する比較回路６０４からなる。
る。ａ＜ＳＵＢ＞ｎ、１＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、２＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、３＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、５＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ、６＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ、７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ、８＜／ＳＵＢ＞の７ビットについて、一つ前のビッ
トとの排他的論理和を計算する遷移検出回路６０１と、
この出力結果に対応する電流を出力するアナログ変換回
路６０２と、定電流を出力する参照回路６０３と、電流
を比較する比較回路６０４からなる。
【００２５】ここで、遷移検出回路６０１において、ａ
＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞とその一つ前のビットと
の遷移の検出結果についてのみ、遷移をしていない時に
Ｈを出力する論理としている。つまり、ａ＜ＳＵＢ＞
ｎ，２＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，５＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，８＜／ＳＵＢ＞の６個すべてが前のビットから遷移
して、ａ＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞が遷移しない場
合に、遷移検出回路６０１の７個の出力すべてがＨにな
る。＜ＢＲ＞次に、参照回路７０３から出力される定電
流は、アナログ変換回路６０２に入力された７個のデー
タのうち６個がＨのときの電流よりも少なく、全てがＨ
のときの電流よりも多くなっており、この回路の出力
は、スキュー調整ができているときにのみＨを出力す
る。
＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞とその一つ前のビットと
の遷移の検出結果についてのみ、遷移をしていない時に
Ｈを出力する論理としている。つまり、ａ＜ＳＵＢ＞
ｎ，２＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，３＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，４＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，５＜／ＳＵＢ＞、ａ＜ＳＵＢ＞ｎ，６＜／ＳＵＢ
＞、ａ＜ＳＵＢ＞ｎ，７＜／ＳＵＢ＞、ａ＜ＳＵＢ＞
ｎ，８＜／ＳＵＢ＞の６個すべてが前のビットから遷移
して、ａ＜ＳＵＢ＞ｎ，１＜／ＳＵＢ＞が遷移しない場
合に、遷移検出回路６０１の７個の出力すべてがＨにな
る。＜ＢＲ＞次に、参照回路７０３から出力される定電
流は、アナログ変換回路６０２に入力された７個のデー
タのうち６個がＨのときの電流よりも少なく、全てがＨ
のときの電流よりも多くなっており、この回路の出力
は、スキュー調整ができているときにのみＨを出力す
る。
【００２６】以上により、ＴＭＤＳ方式で送信されたシ
リアル信号のスキューが調整され、正しくパラレル変換
できているか、否かを判断できる。本発明により、従来
は、７個のデータのすべて論理積を計算しなくてはなら
ず、多くのトランジスタと消費電力、遅延が生じていた
ところが、トランジスタ数を削減できて、低消費電力で
高速な回路を実現できた。
リアル信号のスキューが調整され、正しくパラレル変換
できているか、否かを判断できる。本発明により、従来
は、７個のデータのすべて論理積を計算しなくてはなら
ず、多くのトランジスタと消費電力、遅延が生じていた
ところが、トランジスタ数を削減できて、低消費電力で
高速な回路を実現できた。
【００２７】本実施例では、スキュー調整が正しくでき
ていることを確認する回路についてのみ説明したが、Ｔ
ＭＤＳ方式で送信されたシリアル信号を受信し、復号化
する半導体装置において、第一の実施例で述べた回路と
ともに集積することが可能であることは明らかであり、
また、ビット間遷移検出回路を両者で強要できることも
自明である。
ていることを確認する回路についてのみ説明したが、Ｔ
ＭＤＳ方式で送信されたシリアル信号を受信し、復号化
する半導体装置において、第一の実施例で述べた回路と
ともに集積することが可能であることは明らかであり、
また、ビット間遷移検出回路を両者で強要できることも
自明である。
【００２８】ところで、本実施例のアナログ変換回路に
用いたトランジスタはＭＯＳ型トランジスタであるが、
入力電圧に応じて出力電流が変化する素子であれば、Ｍ
ＯＳ型トランジスタに限られるものではない。また、電
流の大小でアナログ値を表現したが、電流に限られるも
のではなく、例えば電圧であっても良い。この場合、参
照回路は定電圧源にすればよく、比較回路は電圧を比較
する回路にすればよい。電圧でアナログ値を表現する場
合、アナログ変換回路に用いるスイッチング素子とし
て、バイポーラトランジスタを用いてもよい。
用いたトランジスタはＭＯＳ型トランジスタであるが、
入力電圧に応じて出力電流が変化する素子であれば、Ｍ
ＯＳ型トランジスタに限られるものではない。また、電
流の大小でアナログ値を表現したが、電流に限られるも
のではなく、例えば電圧であっても良い。この場合、参
照回路は定電圧源にすればよく、比較回路は電圧を比較
する回路にすればよい。電圧でアナログ値を表現する場
合、アナログ変換回路に用いるスイッチング素子とし
て、バイポーラトランジスタを用いてもよい。
【００２９】さらに、参照回路のＭＯＳ型トランジスタ
は、一個である必要はなく、複数のＭＯＳ型トランジス
タが流す電流の合計で、所望の定電流を発生させても良
い。また、この定電流源はＭＯＳ型トランジスタを使用
する必然性はなく、例えば、抵抗器などで形成しても良
い。
は、一個である必要はなく、複数のＭＯＳ型トランジス
タが流す電流の合計で、所望の定電流を発生させても良
い。また、この定電流源はＭＯＳ型トランジスタを使用
する必然性はなく、例えば、抵抗器などで形成しても良
い。
【００３０】また、本実施例の比較器の出力はシングル
エンドの電圧で出力しているが、この方法に限られるこ
となく、差動信号として出力しても良いし、電流値で出
力しても良い。
エンドの電圧で出力しているが、この方法に限られるこ
となく、差動信号として出力しても良いし、電流値で出
力しても良い。
【００３１】本発明では、ＴＭＤＳ方式の復号化で必要
な１ワードに含まれるビットの遷移を数えるのに、遷移
のビット数をデジタル式の加算器で計算する方法が採ら
ず、アナログ的な加算を行っているため、回路規模が小
さくなり、消費電力を抑えられ、チップの面積が小さく
なり、製造コストも小さくなった。
な１ワードに含まれるビットの遷移を数えるのに、遷移
のビット数をデジタル式の加算器で計算する方法が採ら
ず、アナログ的な加算を行っているため、回路規模が小
さくなり、消費電力を抑えられ、チップの面積が小さく
なり、製造コストも小さくなった。
【００３２】本実施例においては、ＴＭＤＳ方式のデジ
タル画像信号の復号化に用いる半導体装置について述べ
たが、ＴＭＤＳ方式のデジタル画像信号の符号化に用い
る半導体装置のみならず、状態が遷移したビットを数え
る必要のある符号化装置や復号化装置に応用できること
は、言うまでもない。
タル画像信号の復号化に用いる半導体装置について述べ
たが、ＴＭＤＳ方式のデジタル画像信号の符号化に用い
る半導体装置のみならず、状態が遷移したビットを数え
る必要のある符号化装置や復号化装置に応用できること
は、言うまでもない。
【００３３】
【発明の効果】本発明により、ＴＭＤＳ方式の符号化と
復号化の回路において、回路規模が大きくなり、消費電
力が増え、チップの面積が大きくなるため製造コストも
高くなる問題を解決できた。
復号化の回路において、回路規模が大きくなり、消費電
力が増え、チップの面積が大きくなるため製造コストも
高くなる問題を解決できた。
【図１】本発明の第一の実施例を模式的に描いた回路図
である。
である。
【図２】本発明の第一の実施例のビット間遷移検出回路
を模式的に描いた回路図である。
を模式的に描いた回路図である。
【図３】本発明の第一の実施例のアナログ変換回路を模
式的に描いた回路図である。
式的に描いた回路図である。
【図４】本発明の第一の実施例の参照回路を模式的に描
いた回路図である。
いた回路図である。
【図５】本発明の第一の実施例の比較回路を模式的に描
いた回路図である。
いた回路図である。
【図６】本発明の第三の実施例をも模式的に描いた回路
図である。
図である。
１０１ ビット間遷移検出回路 １０２ アナログ変換回路 １０３ 参照回路 １０４ 比較回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年７月２６日（２０００．７．２
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】本実施例は、ＴＭＤＳ方式で符号化された
デジタル画像信号を復号化する半導体装置で、入力され
るデジタル画像信号の１ワードは１０ビット長で、判定
対象のワード１０ビット（ａｎ，０〜ａｎ，９）のう
ち、前のビットと状態が遷移したビットが７個以上の時
は偽を、７個未満のときは真と判定して、復号化する。
デジタル画像信号を復号化する半導体装置で、入力され
るデジタル画像信号の１ワードは１０ビット長で、判定
対象のワード１０ビット（ａｎ，０〜ａｎ，９）のう
ち、前のビットと状態が遷移したビットが７個以上の時
は偽を、７個未満のときは真と判定して、復号化する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】ビット間遷移検出回路１０１では、判定対
象の一つ前のワードで最後のビット（ａｎ−１，９）
と、判定対象のワードの１０ビット（ａｎ，０〜ａ
ｎ，０）とが入力され、隣り合うビットを比較し、状態
が遷移しているかどうかを判定する。本実施例の場合
は、図２のように排他的論理和を演算することで判定を
行っている。つまり、入力された１１ビットの隣り合う
ビット同士を比較し、状態が遷移していたらＨを、遷移
していなかったらＬを出力する。そして、判定を行った
結果は、ｘｏｒ０〜ｘｏｒ９として、アナログ変換回路
１０２に出力される。
象の一つ前のワードで最後のビット（ａｎ−１，９）
と、判定対象のワードの１０ビット（ａｎ，０〜ａ
ｎ，０）とが入力され、隣り合うビットを比較し、状態
が遷移しているかどうかを判定する。本実施例の場合
は、図２のように排他的論理和を演算することで判定を
行っている。つまり、入力された１１ビットの隣り合う
ビット同士を比較し、状態が遷移していたらＨを、遷移
していなかったらＬを出力する。そして、判定を行った
結果は、ｘｏｒ０〜ｘｏｒ９として、アナログ変換回路
１０２に出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】アナログ変換回路１０２は、ビット間遷移
検出回路１０１の判定結果ｘｏｒ０〜ｘｏｒ９の１０個
の入力を受けると、１０個の入力のうちＨである入力の
数に対応するアナログ値を出力する。本実施例では、図
３に示すような回路になっている。すなわち、本実施例
においては、ビット間遷移検出回路１０１の判定結果ｘ
ｏｒ０〜ｘｏｒ９は、Ｈの入力の数に対応する数のｐ型
ＭＯＳトランジスタ３０１がオフとなり、Ｌの入力の数
に対応するｐ型ＭＯＳトランジスタ３０１がオンにな
る。したがって、隣り合うビットで遷移したビットの数
が少ないほど多くの電流が出力され、隣り合うビットで
遷移したビット数が多いほど少ない電流が出力される。
参照回路１０３は、本実施例の場合、図４に示すよう
に、ＭＯＳトランジスタ４０１で形成されている。本実
施例の場合、アナログ変換回路１０２の各ＭＯＳ型トラ
ンジスタの長さが０．３５μｍ、幅が２μｍであり、定
電流源１０３のＭＯＳ型トランジスタ４０１の長さが
０．３５μｍ、幅７μｍとなっていて、参照回路１０３
のＭＯＳ型トランジスタ４０１が流す電流は、アナログ
変換回路１０２の各ＭＯＳトランジスタがオンになった
時に流す電流の約３．５倍でほぼ一定になっている。す
なわち、アナログ変換回路１０２のＭＯＳ型トランジス
タのうち３個がオンになった時にアナログ変換回路１０
２が出力する電流よりも多く、４個がオンになった時に
アナログ変換回路１０２が出力する電流よりも少ない電
流を出力するようになっている。結果として、参照回路
１０３が出力する定電流は、隣り合うビットで遷移した
ビットの数が６個の時にアナログ変換回路１０２が出力
する電流より少なく、隣り合うビットで遷移したビット
の数が７個の時に出力する電流より多くなる。
検出回路１０１の判定結果ｘｏｒ０〜ｘｏｒ９の１０個
の入力を受けると、１０個の入力のうちＨである入力の
数に対応するアナログ値を出力する。本実施例では、図
３に示すような回路になっている。すなわち、本実施例
においては、ビット間遷移検出回路１０１の判定結果ｘ
ｏｒ０〜ｘｏｒ９は、Ｈの入力の数に対応する数のｐ型
ＭＯＳトランジスタ３０１がオフとなり、Ｌの入力の数
に対応するｐ型ＭＯＳトランジスタ３０１がオンにな
る。したがって、隣り合うビットで遷移したビットの数
が少ないほど多くの電流が出力され、隣り合うビットで
遷移したビット数が多いほど少ない電流が出力される。
参照回路１０３は、本実施例の場合、図４に示すよう
に、ＭＯＳトランジスタ４０１で形成されている。本実
施例の場合、アナログ変換回路１０２の各ＭＯＳ型トラ
ンジスタの長さが０．３５μｍ、幅が２μｍであり、定
電流源１０３のＭＯＳ型トランジスタ４０１の長さが
０．３５μｍ、幅７μｍとなっていて、参照回路１０３
のＭＯＳ型トランジスタ４０１が流す電流は、アナログ
変換回路１０２の各ＭＯＳトランジスタがオンになった
時に流す電流の約３．５倍でほぼ一定になっている。す
なわち、アナログ変換回路１０２のＭＯＳ型トランジス
タのうち３個がオンになった時にアナログ変換回路１０
２が出力する電流よりも多く、４個がオンになった時に
アナログ変換回路１０２が出力する電流よりも少ない電
流を出力するようになっている。結果として、参照回路
１０３が出力する定電流は、隣り合うビットで遷移した
ビットの数が６個の時にアナログ変換回路１０２が出力
する電流より少なく、隣り合うビットで遷移したビット
の数が７個の時に出力する電流より多くなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図５は、本実施例の比較回路１０４の回路
図である。アナログ変換回路１０２から供給される電流
Ｉ１と参照回路１０３から供給される定電流Ｉ２を比較
して、Ｉ１の方が大きいと端子５０３の電位が高くな
り、Ｉ１の方が小さいと端子５０３の電位が低くなる。
したがって、隣り合うビットで遷移したビットの数が７
以上だと端子５０３の電位が高くなり、７未満だと低く
なる。インバータ５０４は、Ｉ１とＩ２の大小関係の逆
転で端子５０３が変化する電位で出力が反転するように
調整されている。よって、比較回路１０４の出力は、隣
り合うビットで遷移したビットの数が７以上だとＬに、
７未満だとＨとなる。
図である。アナログ変換回路１０２から供給される電流
Ｉ１と参照回路１０３から供給される定電流Ｉ２を比較
して、Ｉ１の方が大きいと端子５０３の電位が高くな
り、Ｉ１の方が小さいと端子５０３の電位が低くなる。
したがって、隣り合うビットで遷移したビットの数が７
以上だと端子５０３の電位が高くなり、７未満だと低く
なる。インバータ５０４は、Ｉ１とＩ２の大小関係の逆
転で端子５０３が変化する電位で出力が反転するように
調整されている。よって、比較回路１０４の出力は、隣
り合うビットで遷移したビットの数が７以上だとＬに、
７未満だとＨとなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】本実施例においては、後段のアナログ変換
回路１０２を第一実施例と同様の回路にした場合、隣り
合うビットで遷移したビットの数が多いほど多くの電流
が出力され、隣り合うビットで遷移したビット数が少な
いほど少ない電流が出力されるから、参照回路１０３が
供給する定電流は、隣り合うビットで遷移したビットの
数が６個の時にアナログ変換回路１０２が出力する電流
より多く、隣り合うビットで遷移したビットの数が７個
の時に出力する電流より少なくすればよい。そして、比
較器１０４は、アナログ変換回路１０２から供給される
電流Ｉ１と参照回路１０３から供給される定電流Ｉ２を
比較して、Ｉ１の方が小さいとＨが、Ｉ １の方が大きい
とＬが出力される。したがって、全体では、第一の実施
例と同様の動作を行う。
回路１０２を第一実施例と同様の回路にした場合、隣り
合うビットで遷移したビットの数が多いほど多くの電流
が出力され、隣り合うビットで遷移したビット数が少な
いほど少ない電流が出力されるから、参照回路１０３が
供給する定電流は、隣り合うビットで遷移したビットの
数が６個の時にアナログ変換回路１０２が出力する電流
より多く、隣り合うビットで遷移したビットの数が７個
の時に出力する電流より少なくすればよい。そして、比
較器１０４は、アナログ変換回路１０２から供給される
電流Ｉ１と参照回路１０３から供給される定電流Ｉ２を
比較して、Ｉ１の方が小さいとＨが、Ｉ １の方が大きい
とＬが出力される。したがって、全体では、第一の実施
例と同様の動作を行う。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次に、本発明の第三の実施例として、ＴＭ
ＤＳ方式でスキュー調整用のデータとして、画素データ
が含まれないタイミングに、００１０１０１０１１また
は１１０１０１０１００、００１０１０１０１０、１１
０１０１０１０１のいずれかのシリアルデータａｎ，０
〜ａｎ，９を受信し、シリアル・パラレル信号変換をし
た結果が、スキューが調整されて正しい結果になってい
るか否かを判断する回路について述べる。
ＤＳ方式でスキュー調整用のデータとして、画素データ
が含まれないタイミングに、００１０１０１０１１また
は１１０１０１０１００、００１０１０１０１０、１１
０１０１０１０１のいずれかのシリアルデータａｎ，０
〜ａｎ，９を受信し、シリアル・パラレル信号変換をし
た結果が、スキューが調整されて正しい結果になってい
るか否かを判断する回路について述べる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】スキュー調整ができているとき、パラレル
変換されたデータａｎ，０〜ａｎ， ９について、前のビ
ットから遷移するビットは、ａｎ，２、ａｎ，３、ａ
ｎ，４、ａｎ，５、ａｎ，６、ａｎ，７、ａｎ，８の６
個で、ａｎ，１は遷移しない。これに対して、スキュー
調整ができず、正しくパラレル変換できていないとき
は、ａｎ，２、ａｎ，３、ａｎ，４、ａｎ，５、ａ
ｎ，６、ａｎ，７、ａｎ，８で遷移しないか、ａｎ，１
が遷移することになる。したがって、ａｎ，１、ａｎ，
２、ａｎ，３、ａｎ，４、ａｎ，５、ａｎ，６、ａ
ｎ，７、ａｎ，８とその一つ前のビットとの遷移を調べ
れば、スキュー調整ができていることがわかる。
変換されたデータａｎ，０〜ａｎ， ９について、前のビ
ットから遷移するビットは、ａｎ，２、ａｎ，３、ａ
ｎ，４、ａｎ，５、ａｎ，６、ａｎ，７、ａｎ，８の６
個で、ａｎ，１は遷移しない。これに対して、スキュー
調整ができず、正しくパラレル変換できていないとき
は、ａｎ，２、ａｎ，３、ａｎ，４、ａｎ，５、ａ
ｎ，６、ａｎ，７、ａｎ，８で遷移しないか、ａｎ，１
が遷移することになる。したがって、ａｎ，１、ａｎ，
２、ａｎ，３、ａｎ，４、ａｎ，５、ａｎ，６、ａ
ｎ，７、ａｎ，８とその一つ前のビットとの遷移を調べ
れば、スキュー調整ができていることがわかる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】図６は、本実施例の回路図を示すものであ
る。ａｎ，１、ａｎ，２、ａｎ，３、ａｎ，４、ａ
ｎ，５、ａｎ，６、ａｎ，７、ａｎ，８の７ビットにつ
いて、一つ前のビットとの排他的論理和を計算する遷移
検出回路６０１と、この出力結果に対応する電流を出力
するアナログ変換回路６０２と、定電流を出力する参照
回路６０３と、電流を比較する比較回路６０４からな
る。
る。ａｎ，１、ａｎ，２、ａｎ，３、ａｎ，４、ａ
ｎ，５、ａｎ，６、ａｎ，７、ａｎ，８の７ビットにつ
いて、一つ前のビットとの排他的論理和を計算する遷移
検出回路６０１と、この出力結果に対応する電流を出力
するアナログ変換回路６０２と、定電流を出力する参照
回路６０３と、電流を比較する比較回路６０４からな
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ここで、遷移検出回路６０１において、ａ
ｎ，１とその一つ前のビットとの遷移の検出結果につい
てのみ、遷移をしていない時にＨを出力する論理として
いる。つまり、ａｎ，２、ａｎ，３、ａｎ，４、ａ
ｎ，５、ａｎ，６、ａｎ，７、ａ ｎ，８の６個すべてが
前のビットから遷移して、ａｎ，１が遷移しない場合
に、遷移検出回路６０１の７個の出力すべてがＨにな
る。次に、参照回路７０３から出力される定電流は、ア
ナログ変換回路６０２に入力された７個のデータのうち
６個がＨのときの電流よりも少なく、全てがＨのときの
電流よりも多くなっており、この回路の出力は、スキュ
ー調整ができているときにのみＨを出力する。
ｎ，１とその一つ前のビットとの遷移の検出結果につい
てのみ、遷移をしていない時にＨを出力する論理として
いる。つまり、ａｎ，２、ａｎ，３、ａｎ，４、ａ
ｎ，５、ａｎ，６、ａｎ，７、ａ ｎ，８の６個すべてが
前のビットから遷移して、ａｎ，１が遷移しない場合
に、遷移検出回路６０１の７個の出力すべてがＨにな
る。次に、参照回路７０３から出力される定電流は、ア
ナログ変換回路６０２に入力された７個のデータのうち
６個がＨのときの電流よりも少なく、全てがＨのときの
電流よりも多くなっており、この回路の出力は、スキュ
ー調整ができているときにのみＨを出力する。
Claims (10)
- 【請求項１】離散的信号に符号化する装置であって、 前記離散的信号は、少なくとも２個のビットで構成され
るワードで構成されていて、前記ビットは少なくとも２
個の状態に遷移するもので、 前記装置は、前記ビットの遷移を検出する第一の回路
と、前記第一の回路の出力をアナログ変換する第二の回
路と、参照値を出力する第三の回路と、前記第二の回路
の出力と前記第三の回路の出力を比較する第四の回路を
具備している。 - 【請求項２】離散的信号を復号化する装置であって、 前記離散的信号は、少なくとも２個のビットで構成され
るワードで構成されていて、前記ビットは少なくとも２
個の状態に遷移するもので、 前記装置は、前記ビットの遷移を検出する第一の回路
と、前記第一の回路の出力をアナログ変換する第二の回
路と、参照値を出力する第三の回路と、前記第二の回路
の出力と前記第三の回路の出力を比較する第四の回路を
具備している。 - 【請求項３】前記第二の回路は前記第一の回路が出力し
た真の個数の増加に単調に変化する電流を出力する回路
であって、前記第三回路は前記第二の回路が出力する最
大の電流と最小の電流の中間の電流を出力する回路であ
ることを特徴とする請求項１および請求項２の装置。 - 【請求項４】前記第二の回路は、前記第一の回路が出力
した真の個数の増加に単調に変化する電圧を出力する回
路であって、前記第三回路は、前記第二の回路が出力す
る最大の電圧と最小の電圧の中間の電圧を出力する回路
であることを特徴とする請求項１および請求項２の装
置。 - 【請求項５】前記ビットは２個の状態に遷移するもの
で、前記第一の回路は隣り合うビットの排他的論理和を
演算することを特徴とする請求項１乃至４の装置。 - 【請求項６】前記ビットは２個の状態に遷移するもの
で、前記第一の回路は隣り合うビットの排他的論理和の
負論理を演算することを特徴とする請求項１乃至４の装
置。 - 【請求項７】前記離散的信号は、映像信号でかつシリア
ル信号であることを特徴とする請求項１乃至６の装置。 - 【請求項８】前記ワードは１０個の前記ビットで構成さ
れることを特徴とする請求項１乃至７の装置。 - 【請求項９】前記第四の回路の出力は、映像信号のブラ
ンク期間を検出した信号であることを特徴とする請求項
７乃至８の装置。 - 【請求項１０】前記第四の回路の出力は、前記シリアル
信号の同期状態を検出した信号であることを特徴とする
請求項７乃至８の装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153862A JP2001339308A (ja) | 2000-05-24 | 2000-05-24 | 離散的信号の符号化装置および復号化装置 |
| TW90111992A TW483049B (en) | 2000-05-24 | 2001-05-18 | Semiconductor integrated circuit |
| PCT/JP2001/004245 WO2001091305A1 (fr) | 2000-05-24 | 2001-05-22 | Circuit integre a semi-conducteurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000153862A JP2001339308A (ja) | 2000-05-24 | 2000-05-24 | 離散的信号の符号化装置および復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339308A true JP2001339308A (ja) | 2001-12-07 |
Family
ID=18659044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000153862A Pending JP2001339308A (ja) | 2000-05-24 | 2000-05-24 | 離散的信号の符号化装置および復号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001339308A (ja) |
| TW (1) | TW483049B (ja) |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5825824A (en) * | 1995-10-05 | 1998-10-20 | Silicon Image, Inc. | DC-balanced and transition-controlled encoding method and apparatus |
| JP3442322B2 (ja) * | 1999-09-14 | 2003-09-02 | 松下電器産業株式会社 | ディスプレイ装置及びその駆動方法 |
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2000
- 2000-05-24 JP JP2000153862A patent/JP2001339308A/ja active Pending
-
2001
- 2001-05-18 TW TW90111992A patent/TW483049B/zh active
- 2001-05-22 WO PCT/JP2001/004245 patent/WO2001091305A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001091305A1 (fr) | 2001-11-29 |
| TW483049B (en) | 2002-04-11 |
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