WO2001091305A1 - Circuit integre a semi-conducteurs - Google Patents

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WO2001091305A1
WO2001091305A1 PCT/JP2001/004245 JP0104245W WO0191305A1 WO 2001091305 A1 WO2001091305 A1 WO 2001091305A1 JP 0104245 W JP0104245 W JP 0104245W WO 0191305 A1 WO0191305 A1 WO 0191305A1
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semiconductor integrated
data
integrated circuit
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PCT/JP2001/004245
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French (fr)
Inventor
Kazutaka Nogami
Katsuki Hazama
Original Assignee
Thine Electronics, Inc.
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Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell

Definitions

  • the present invention generally relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit suitable for encoding and decoding a discrete signal.
  • Such a liquid crystal display device using a liquid crystal panel is advantageous in terms of occupied space and power consumption as compared with a display device using a CRT, and is therefore a display alternative to a display device using a CRT.
  • Demand is growing as a device.
  • TMD S Transition Minimized Differential Signal
  • an image signal has a period in which pixel data is included and a period in which a horizontal synchronization signal and a vertical synchronization signal other than pixel data are included.
  • 10 bits of an image signal are defined as one word, a first period in which the number of transition bits is six or less in one word, and a number of transition bits of one word. Encoding and decoding are performed so as to be distinguished from the second period in which there are seven or more. Therefore, in the encoding and decoding of the TMDS method, it is necessary to detect the transition of the bit included in one mode and determine whether the number of transition bits is 6 or less or 7 or more. You.
  • the number of transition bits is calculated by a digital adder.
  • the circuit scale was increased and the power consumption was increased.
  • the manufacturing cost was increased because the chip area was increased.
  • the transmitting-side encoding device transmits “00 1 0 1 0 1 0 1 1” data and the skew is adjusted
  • the receiving-side decoding device transmits “00 1 0 1 0 1 0 1 1 "data is obtained.
  • the skew is not adjusted, the position of "0" and “1” will be shifted from the original data, so for example, the data of "0 1 0 1 0 1 0 1 1 0" can get.
  • This data is based on the four skew adjustments described above. It is determined that the skew has not been adjusted because it is different from any of the data for use. In the past, all of these decisions were made using digital logic circuits, so the circuit scale had to be large. Disclosure of the invention
  • an object of the present invention is to reduce the circuit scale and power consumption of a semiconductor integrated circuit that can be used for encoding and decoding in the TMDS method, and to reduce the chip area.
  • the goal is to reduce costs and achieve low costs.
  • a semiconductor integrated circuit is a semiconductor integrated circuit for detecting a relationship between a plurality of data, each of which can take one of a plurality of possible states.
  • a first circuit that compares the states of a plurality of sets of data and outputs respective comparison results; and converts a plurality of comparison results output from the first circuit into a plurality of analog quantities, respectively.
  • a second circuit that adds the analog amounts of the numbers and outputs the added analog amount, a third circuit that outputs the reference analog amount, and an added analog amount that is output from the second circuit and the third circuit And a fourth circuit for comparing with the output reference analog amount.
  • FIG. 1 is a block diagram illustrating a configuration of a semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration of an inter-bit transition detection circuit included in the semiconductor integrated circuit of FIG. ⁇
  • FIG. 3 is a circuit diagram showing a configuration of an analog conversion circuit included in the semiconductor integrated circuit of FIG.
  • FIG. 4 is a circuit diagram showing a configuration of a reference circuit included in the semiconductor integrated circuit of FIG.
  • FIG. 5 is a circuit diagram showing a configuration of a comparison circuit included in the semiconductor integrated circuit of FIG.
  • FIG. 6 is a circuit diagram showing a configuration of an inter-bit transition detection circuit included in a semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
  • FIG. 1 shows a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.c
  • This embodiment is a semiconductor integrated circuit for encoding or decoding a digital image signal encoded by the TMDS method.
  • one mode of an input digital image signal is 10 bits long.
  • the semiconductor integrated circuit among the decision data a n 1 0 bit that is part of one word of interest, 0 ⁇ a n, 9, the state (level) between one bit and the previous bit If the number of bits that make a state transition is 7 or more, it is determined to be false, and if the number of bits that make a state transition is 6 or less (less than 7), it is determined to be true and decoding is performed.
  • this semiconductor integrated circuit detects transitions between bits.
  • Bit transition detection circuit 101 an analog conversion circuit 102 that outputs a current corresponding to the output result of the bit transition detection circuit 101 as an analog signal, and a reference circuit 10 including a constant current source. 3 and a comparison circuit 104 that compares the value of the current output from the analog conversion circuit 102 with the value of the current output from the reference circuit 103.
  • FIG. 2 shows the configuration of the inter-bit transition detection circuit 101 in the present embodiment.
  • the inter-bit transition detection circuit 101 includes a plurality of exclusive OR gates (hereinafter referred to as XOR gates) for obtaining an exclusive OR of a number corresponding to the number of bits included in one word. Two consecutive data bits are input to the two inputs.
  • XOR gates exclusive OR gates
  • data a n 9 of the last bit included in the code immediately before the code to be determined and data included in the code to be determined are included.
  • 10-bit data a n ,. ⁇ An , 9 are input to the corresponding 10 XOR gates, respectively.
  • Each X ⁇ R gate compares two consecutive bits in the input data, determines whether the state has transitioned, and if the state has transitioned, transitions a high-level signal. If not, a low-level signal is output as the judgment result.
  • Signal X 0 r Q ⁇ xor 9 representing the determination result in bit between transition detecting circuit 1 0 1 is output to analog converter.
  • FIG. 3 shows the configuration of the analog conversion circuit according to the present embodiment.
  • the analog conversion circuit 102 outputs a signal X 0 r representing the determination result of the inter-bit transition detection circuit.
  • ⁇ Includes 10 P-channel MOS transistors 301 to 310 with & or 9 input to their gates.
  • the sources of the transistors 301 to 310 are connected to the higher power supply potential, and the drains of the transistors 301 to 310 are connected to the same output terminal for outputting the current I to the comparison circuit. It is connected.
  • the transistors 301 to 310 to which the 10 signals X or Q to xor 9 input from the inter-bit transition detection circuit are input the transistor to which a high-level signal is input is turned off.
  • the transistor to which the low-level signal is input turns on and supplies current to the output terminal. That is, the analog conversion circuit 102 generates a signal having a log value that corresponds to a low level signal among the signals X or 0 to xor 9 representing the determination result of the inter-bit transition detection circuit. Output I i to the comparison circuit. Therefore, a larger current is output as the number of transition bits is smaller in a continuous bit, and a smaller current is output as the number of transition bits is larger.
  • FIG. 4 shows the configuration of the reference circuit in the present embodiment.
  • the reference circuit 103 includes a P-channel MOS transistor 401 serving as a constant current source.
  • the gate of the transistor 401 is connected to the lower potential power supply potential.
  • the source of the transistor 40 1 is connected to the power supply potential on the high potential side, the drain of the tiger Njisuta 4 0 1 is connected to an output terminal for outputting a constant current I 2 to the comparator circuit.
  • the channel length of the transistors 301 to 310 of the analog conversion circuit 102 shown in FIG. 3 is 0.35 ⁇ m and the channel width is 2 ⁇ m.
  • the channel length of the transistor 401 of the shown reference circuit 103 is 0.35 ⁇ , and the channel width is 7 ⁇ m. Therefore, the current output when the transistor 401 of the reference circuit 103 is on is about 3.5 times the current output when each transistor of the analog conversion circuit 102 is on.
  • the current I output from the analog conversion circuit 102 is constant according to the output from the reference circuit 103. smaller than the current I 2.
  • four of the 10 transistors in the analog conversion circuit 102 are on. In this case, the current I output from the analog conversion circuit 102 is larger than the constant current I 2 output from the reference circuit 103.
  • the constant current I 2 output from the reference circuit 103 is smaller than the current I output from the analog conversion circuit 102 when the number of transition bits in continuous 10 bits is 6 or less.
  • the current becomes larger than the current I ⁇ output from the analog circuit 102.
  • FIG. 5 shows the configuration of the comparison circuit according to the present embodiment.
  • the comparison circuit 104 includes two N-channel MOS transistors 501 and 502 and an inverter 503, and outputs the current I supplied from the analog conversion circuit to the constant supplied from the reference circuit. comparing the current I 2.
  • the sources of the transistors 501 and 502 are connected to the lower power supply potential, and the gates of the transistors 501 and 502 are connected to the drain of the transistor 501. .
  • the drain of the transistor 501 is connected to the output terminal of the analog conversion circuit, and the current I is supplied from the analog conversion circuit.
  • drain of the transistor 5 0 2 is connected to the output terminal of the reference circuit and the constant current 1 2 is supplied from the reference circuit.
  • the drain of the transistor 502 has a lower potential when the current I supplied from the analog conversion circuit is larger, and has a lower potential when the current I 2 supplied from the reference circuit 103 is larger. Get higher.
  • the inverter 503 inputs the drain potential of the transistor 502 and inverts the input potential and outputs the inverted potential.
  • the present invention is not limited to this, and conditions relating to the length of one word and the number of transition bits are arbitrary.
  • the determination is made by digitally obtaining an exclusive OR, but the present invention is not limited to this, and any means for comparing the states of successive bits can be used. For example, an analog comparator or the like may be used.
  • the outputs xnor 0 to xnor 9 of the XNOR gate of the inter-bit transition detection circuit 61 1 shown in FIG. 6 are the outputs Xor of the XOR gates of the inter-bit transition detection circuit 101 shown in FIG. Same as the inverted version of ⁇ ⁇ ⁇ or 9 .
  • the subsequent analog conversion circuit is the same circuit as in the first embodiment, the number of bits that transition in successive bits is large in the analog conversion circuit 102 shown in FIG. The larger the current, the smaller the number of transition bits in successive bits.
  • the value of the constant current output by the reference circuit 103 shown in FIG. 4 is the output of the analog conversion circuit when the number of transition bits in the continuous 10 bits is 6 or less.
  • the current may be set to be larger than the output current of the analog conversion circuit when the number of transition bits in the continuous 10 bits is 7 or more.
  • the comparison circuit 104 shown in FIG. 5 compares the current I i supplied from the analog conversion circuit with the constant current I 2 supplied from the reference circuit, and when the current I i is larger, outputs a signal, and outputs a signal of Loule bell better current 1 2 larger. Therefore, the semiconductor integrated circuit according to the second embodiment outputs a signal having a logic opposite to that of the semiconductor integrated circuit according to the first embodiment.
  • the constant current flowing through the reference circuit 103 is larger than that of the first embodiment, there is a drawback that the power consumption is increased. There is an advantage that the stability of 104 becomes higher and the operation becomes faster.
  • the semiconductor integrated circuit according to the third embodiment stores skew adjustment data in the TMDS method. It is to judge whether the skew is adjusted and the correct result is obtained after receiving and serial-to-parallel conversion.
  • the parallel-converted data a n If the skew has been adjusted, the parallel-converted data a n,. For ⁇ a n, 9, bit transitions from the immediately preceding bit is a seven data a n, 2 ⁇ a n, 8, data a n, no transition. In contrast, not adjusted skewed, if not properly parallel conversion is either one of the data a n, 2 ⁇ a n, 8 does not transition, or data a n, a transition Will do. Therefore, in order to determine whether it is the skew adjustment data a n, ⁇ a n, it is checked the transition between the 8 and the immediately preceding bit.
  • FIG. 7 shows a configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
  • This semiconductor integrated circuit 8 parallel data a n bits, with the i to a n, 8, the circuit 7 0 1 Output bit transition between test an exclusive OR operation on the immediately preceding bit data, the result output
  • An analog conversion circuit 702 that outputs a current corresponding to the current, a reference circuit 703 that outputs a constant current, and a current that is output from the analog conversion circuit 702 and a current that is output from the reference circuit 703
  • a comparison circuit 704 for comparison.
  • the analog conversion circuit 702, the reference circuit 703, and the comparison circuit 704 have the same configuration as in the first embodiment, and perform the same operation. Further, it bit between transition detector 7 0 1 data a n, and the immediately preceding bit Except for the detection of the transition between the first embodiment and the second embodiment, the configuration is the same as that of the first embodiment, and the same operation is performed.
  • Data a n, for the detection of the transition between the i and the previous bit is to output a signal of the High Level when data a n, i is not transition, the data a n, i and the previous
  • the output of the X ⁇ R gate for inputting the bit data is connected to the analog conversion circuit 702 via the inverter 705.
  • bit among transition detector 7 0 1 all 7-bit data a n, 2 ⁇ a n, 8 transits from the immediately preceding bit, and the data a eta iota 1 is the immediately preceding bit , All eight outputs of the bit-to-bit transition detection circuit 701 become high level.
  • the constant current output from the reference circuit 703 is smaller than the current when seven of the eight data input to the analog conversion circuit 702 are at the high level, and all eight data are output. c are increasingly than the current when the high-level Therefore, the comparing circuit 7 0 4 only when the skew adjustment is, ⁇ analog conversion circuit 7 0 2 current outputted from the reference circuit 7 0 3 It judges that the current is smaller than the current output from, and outputs a high level signal.
  • the circuit for determining whether or not the skew adjustment is correctly performed has been described.
  • First It can also be integrated with the circuit described in the embodiment.
  • the inter-bit transition detection circuit can be shared by these circuits.
  • the present invention is not limited to this, and other elements that change the output current according to the input voltage can be used.
  • the analog value is expressed by the magnitude of the current
  • the present invention is not limited to this.
  • the analog value may be expressed by the magnitude of the voltage.
  • the reference circuit may be a constant voltage source, and the comparison circuit may compare these voltages.
  • a bipolar transistor may be used as a switching element.
  • one P-channel MOS transistor is used as a constant current source.
  • the present invention is not limited to this. Even if a desired constant current is generated using a plurality of transistors. good. Further, this constant current source may be constituted by a resistor or the like in addition to the P-channel MOS transistor.
  • the present invention is not limited to this, and may be a differential output or a current output.
  • the semiconductor integrated circuit according to the present invention can be used in encoding and decoding of a digital image signal in a TMS system or the like. Further, the semiconductor integrated circuit according to the present invention can be used for general use of counting bits whose state changes.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

半導体集積回路
技術分野
本発明は、 一般的に半導体集積回路に関し、 特に、 離散的信号の符号 化及び複号化に適した半導体集積回路に関する。
明 田
背景技術
近年、 液晶パネルにおいては、 画素数の増加や高精細化が実現されて おり、 性能の向上が著しい。 このような液晶パネルを用いた液晶ディス プレイ装置は、 CRTを用いたディスプレイ装置と比較して、 占有する スペースや消費電力の点で有利であることから、 CRTを用いたディス プレイ装置に代わるディスプレイ装置として需要が高まっている。
このような液晶ディスプレイ装置とパーソナルコンピュータとの間で 画像情報を伝送する方式として、 TMD S (T r a n s i t i o n M i n i m i z e d D i f f e r e n t i a l S i g n a l ) 方式； 3 提案されている （US P 5、 8 2 5、 8 24を参照） 。 この方式におい ては、 画像情報が、 アナログ信号ではなくディジタル信号とじて伝送さ れるので、 画質の劣化が少ないという特徴がある。
TMD S方式等の伝送方式においては、 画像情報をディジタル信号と して伝送するために、 一部において複数の信号伝送路が用いられる。 し かしながら、 この場合には、 各伝送路における遅延時間が異なるために 画面にスキューが発生するという問題が生じる。 この問題を解決するた めに、 TMD S方式においては、 受信機でスキューを調整できるように 送信機側において画像情報を符号化し、 そのようにして符号化された信 号を受信側において復号化するという手法が用いられている。
一般的に、 画像信号においては、 画素データが含まれている期間と、 画素データ以外の水平同期信号や垂直同期信号が含まれている期間とが 存在する。 TMD S方式によれば、 画像信号の 1 0ビットを 1ワードと し、 遷移するビッ トの数が 1ワード中に 6個以下である第 1の期間と、 遷移するビッ トの数が 1ヮード中に 7個以上である第 2の期間とを区別 するように、 符号化及び復号化を行っている。 従って、 TMD S方式の 符号化及ぴ復号化においては、 1ヮードに含まれるビッ トの遷移を検出 して、 遷移するビッ トの数が 6個以下か 7個以上かを判断する必要があ る。
従来は、 この判断を行うために、 遷移するビッ トの数をディジタル式 の加算器で計算することが行われていた。 しかしながら、 ディジタル式 の加算器を用いると、 回路規模が大きくなると共に消費電力が増大し、 また、 チップ面積が大きくなるため製造コス トも高くなっていた。
次に、 TMD S方式におけるスキュー調整について説明する。 TMD S方式においては、 スキュー調整用のデータとして、 画素データが含ま れない期間に、 "00 1 0 1 0 1 0 1 1 " 、 " 1 1 0 1 0 1 0 1 00" - "0 0 1 0 1 0 1 0 1 0" 、 " 1 1 0 1 0 1 0 1 0 1 " の内のいずれか のデータをシリアル信号として送信し、 シリアル/パラレル変換された データにおいてスキューが調整されているか否かを判断する。
例えば、 送信側の符号化装置が "00 1 0 1 0 1 0 1 1 " のデータを 送信する場合において、 スキューが調整されているときは、 受信側の復 号化装置において "00 1 0 1 0 1 0 1 1 " のデータが得られる。 しか し、 スキューが調整されていないときは、 本来のデータに対して "0" と " 1 " の位置がずれてしまうので、 例えば、 "0 1 0 1 0 1 0 1 1 0" のデータが得られる。 このデータは、 前述した 4つのスキュー調整 用データのいずれとも異なるので、 スキューが調整されていないと判定 される。 従来は、 この判定を、 全てディジタルの論理回路で行なってい たので、 回路規模が大きくならざるを得なかった。 発明の開示
そこで、 上記の点に鑑み、 本発明の目的は、 T MD S方式の符号化及 ぴ復号化に用いることができる半導体集積回路において、 回路規模や消 費電力を低減し、 また、 チップ面積を削減して低コス トを実現すること である。
以上の課題を解決するため、 本発明に係る半導体集積回路は、 各々が 複数のとり得る状態の内の 1つをとることができる複数のデータの間の 関係を検出するための半導体集積回路であって、 複数組のデータの状態 を比較してそれぞれの比較結果を出力する第 1の回路と、 第 1の回路か ら出力される複数の比較結果を複数のアナログ量にそれぞれ変換し、 複 数のアナログ量を加算して加算アナログ量を出力する第 2の回路と、 参 照アナログ量を出力する第 3の回路と、 第 2の回路から出力される加算 アナログ量と第 3の回路から出力される参照アナログ量とを比較する第 4の回路とを含む。
本発明によれば、 ビッ トの遷移を数えるのにアナログ的な加算を行な つているため、 回路面積の小型化、 低消費電力化、 低コス ト化を実現で きる。 図面の簡単な説明
本発明の利点及び特徴は、 以下の詳細な説明と図面とを関連させて考 察すれば明らかになる。 これらの図面において、 同じ参照番号は同じ構 成要素を指している。 図 1は、 本発明の第 1の実施形態に係る半導体集積回路の構成を示す ブロック図である。
図 2は、 図 1の半導体集積回路に含まれているビッ ト間遷移検出回路 の構成を示す回路図である。 ·
図 3は、 図 1の半導体集積回路に含まれているアナログ変換回路の構 成を示す回路図である。
図 4は、 図 1の半導体集積回路に含まれている参照回路の構成を示す 回路図である。
図 5は、 図 1の半導体集積回路に含まれている比較回路の構成を示す 回路図である。 ' 図 6は、 本発明の第 2の実施形態に係る半導体集積回路に含まれてい るビッ ト間遷移検出回路の構成を示す回路図である。
図 7は、 本発明の第 3の実施形態に係る半導体集積回路の構成を示す 回路図である。 発明を実施するための最良の形態
図 1に、 本発明の第 1の実施形態に係る半導体集積回路の構成を示す c 本実施形態は、 T M D S方式で符号化されたディジタル画像信号を符号 化又は復号化するための半導体集積回路に本発明を適用したものである 本実施形態において、 入力されるディジタル画像信号の 1ヮードは、 1 0ビッ ト長である。 半導体集積回路は、 判定対象の 1ワードに含まれ る 1 0ビッ トのデータ a n , 0〜 a n , 9の内で、 あるビッ トと直前のビッ トとの間で状態 （レベル） を比較し、 状態が遷移するビッ トが 7個以上 のときは偽と判定し、 状態が遷移するビッ トが 6個以下 （7個未満） の ときは真と判定して、 復号化を行う。
図 1に示すように、 この半導体集積回路は、 ビッ ト間の遷移を検出す るビット間遷移検出回路 1 0 1 と、 ビッ ト間遷移検出回路 1 0 1の出力 結果に対応する電流をアナログ信号として出力するアナログ変換回路 1 0 2と、 定電流源を含む参照回路 1 0 3と、 アナログ変換回路 1 0 2か ら出力される電流の値を参照回路 1 0 3から出力される電流の値と比較 する比較回路 1 0 4とを具備している。
図 2に、 本実施形態におけるビット間遷移検出回路 1 0 1の構成を示 す。 ビッ ト間遷移検出回路 1 0 1は、 1ワード中に含まれるビッ ト数に 対応する数の排他的論理和を求める複数のェクスクルーシブ O Rゲート (以下、 X O Rゲートという） を含み、 各 X O Rゲートの 2つの入力に は、 連続する 2ビッ トのデータが入力される。 本実施形態においては、 1ワード中に 1 0ビッ トが含まれているので、 判定対象であるヮードの 直前のヮードに含まれる最終ビッ トのデータ a n 9と、 判定対象で あるヮードに含まれる 1 0ビッ トのデータ a n , 。〜 a n , 9とが、 対応す る 1 0個の X O Rゲートにそれぞれ入力される。
各 X〇Rゲートは、 入力されたデータにおいて連続する 2ビッ トを比 較し、 状態が遷移しているかどうかの判定を行い、 状態が遷移していた らハイレベルの信号を、 遷移していなかったらローレベルの信号を判定 結果として出力する。 ビッ ト間遷移検出回路 1 0 1における判定結果を 表す信号 X 0 r Q〜x o r 9は、 アナログ変換回路に出力される。
図 3に、 本実施形態におけるアナログ変換回路の構成を示す。 アナ口 グ変換回路 1 0 2は、 ビッ ト間遷移検出回路の判定結果を表す信号 X 0 r 。〜： & o r 9がそれぞれのゲートに入力された 1 0個の Pチャネル M O S トランジスタ 3 0 1〜 3 1 0を含む。 トランジスタ 3 0 1〜 3 1 0 のソースは、 高電位側の電源電位に接続され、 トランジスタ 3 0 1〜 3 1 0のドレインは、 比較回路に電流 I を出力するための同一の出力端 子に接続されている。 ビッ ト間遷移検出回路から入力された 1 0個の信号 X o r Q〜x o r 9が入力されたトランジスタ 3 0 1〜 3 1 0の内で、 ハイレベルの信号 が入力されたトランジスタはオフ状態となり、 ローレベルの信号が入力 されたトランジスタはオン状態となって出力端子に電流を供給する。 即 ち、 アナログ変換回路 1 0 2は、 ビッ ト間遷移検出回路の判定結果を表 す信号 X o r 0〜x o r 9の内でローレへノレの信号の致に对 、する ^ ログ値を有する電流 I iを比較回路に出力する。 従って、 連続するビッ トにおいて遷移するビッ トの数が少ないほど大きな電流が出力され、 遷 移するビッ ト数が多いほど小さな電流が出力される。
図 4に、 本実施形態における参照回路の構成を示す。 参照回路 1 0 3 は、 定電流源となる Pチャネル MO S トランジスタ 40 1を含む。 トラ ンジスタ 4 0 1のゲートは低電位側の電源電位に接続されている。 また、 トランジスタ 40 1のソースは、 高電位側の電源電位に接続され、 トラ ンジスタ 4 0 1のドレインは、 比較回路に定電流 I 2を出力するための 出力端子に接続されている。
本実施形態においては、 図 3に示すアナログ変換回路 1 02のトラン ジスタ 3 0 1〜 3 1 0のチャネル長が 0. 3 5 μ m、 チャネル幅が 2 μ mであり、 一方、 図 4に示す参照回路 1 0 3のトランジスタ 40 1のチ ャネル長が 0. 3 5 μ ιη、 チャネル幅が 7 μ mとなっている。 従って、 参照回路 1 0 3のトランジスタ 40 1がオン状態で出力する電流は、 ァ ナログ変換回路 1 02の各トランジスタがオン状態で出力する電流の約 3. 5倍となる。
これにより、 アナログ変換回路 1 02の 1 0個のトランジスタの内の 3個がオン状態である場合には、 アナログ変換回路 1 02が出力する電 流 I は、 参照回路 1 0 3が出力する定電流 I 2よりも小さい。 一方、 アナログ変換回路 1 0 2の 1 0個のトランジスタの内の 4個がオン状態 である場合には、 アナログ変換回路 1 0 2が出力する電流 I ェは、 参照 回路 1 0 3が出力する定電流 I 2よりも大きい。
即ち、 参照回路 1 0 3が出力する定電流 I 2は、 連続する 1 0ビッ ト において遷移するビッ トの数が 6個以下の場合には、 アナログ変換回路 1 0 2が出力する電流 I より小さくなり、 連続する 1 0ビッ トにおい て遷移するビッ トの数が 7個以上の場合には、 アナログ回路 1 0 2が出 力する電流 I 〗より大きくなる。
図 5に、 本実施形態に係る比較回路の構成を示す。 比較回路 1 0 4は. 2個の Nチャネル M O S トランジスタ 5 0 1及び 5 0 2と、 ィンパータ 5 0 3とを含み、 アナログ変換回路から供給される電流 I を、 参照回 路から供給される定電流 I 2と比較する。
トランジスタ 5 0 1及び 5 0 2のソースは、 低電位側の電源電位に接 続されており、 トランジスタ 5 0 1及ぴ 5 0 2のゲートは、 トランジス タ 5 0 1の ドレインに接続されている。 また、 トランジスタ 5 0 1の ド レインは、 アナログ変換回路の出力端子に接続されており、 アナログ変 換回路から電流 I が供給される。 一方、 トランジスタ 5 0 2のドレイ ンは、 参照回路の出力端子に接続されており、 参照回路から定電流 1 2 が供給される。
ここで、 トランジスタ 5 0 2のドレインは、 アナログ変換回路から供 給される電流 I の方が大きいと電位が低くなり、 参照回路 1 0 3から 供給される電流 I 2の方が大きいと電位が高くなる。 ィンバータ 5 0 3 は、 トランジスタ 5 0 2のドレイン電位を入力し、 入力された電位を反 転して出力する。
従って、 連続する 1 0ビッ トにおいて遷移するビットの数が 7個以上 の場合には、 トランジスタ 5 0 2のドレイン電位が高くなり、 インバー タ 5 0 3の出力がローレベルとなる。 一方、 連続する 1 0ビッ トにおい て遷移するビッ トの数が 6個以下の場合には、 トランジスタ 5 0 2の ド レイン電位が低くなり、 ィンバータ 5 0 3の出力がハイレベルとなる。 以上により、 第 1の実施形態に係る半導体集積回路において、 判定対 象となる 1 ワードの 1 0ビッ トにおいて直前のビッ トから状態が遷移す るビッ トが 7個以上である場合にはローレベルの信号が出力され、 直前 のビットから状態が遷移するビッ トが 6個以下である場合にはハイレべ ルの信号が出力される。 従来は、 状態が遷移するビッ ト数をディジタル 的に加算するために、 多くの加算器等を用いていた。 このため、 多くの トランジスタが必要となり、 消費電力が増大すると共に、 信号の遅延が 生じていた。 これに対し、 本発明によれば、 アナログ的に加算を行うこ とにより トランジスタ数を低減することができるので、 回路規模が小さ く、 低消費電力で高速動作を行う半導体集積回路を実現することが可能 である。
なお、 第 1の実施形態においては、 1ワードの長さを 1 0ビッ トとし、 遷移するビッ トが 7個以上であるか 6個以下であるかによって出力を変 化させる場合について説明したが、 本発明はこれに限定されず、 1ヮー ドの長さ及び遷移するビッ ト数に関する条件は任意である。 また、 第 1 ビッ ト間遷移検出回路において、 ディジタル的に排他的論理和を求めて 判定を行なっているが、 本発明はこれに限定されず、 連続するビッ トの 状態を比較する手段であれば、 アナログ的なコンパレータ等を用いても 良い。
次に、 本発明の第 2の実施形態について説明する。 第 2の実施形態に おいては、 図 6に示すように、 第 1の実施形態における排他的論理和を 求める X O Rゲートを含むビッ ト間遷移検出回路 1 0 1 (図 2 ) の替わ りに、 排他的論瑝和を負論理で求めるェクスクルーシブ N O Rゲート (以下、 X N O Rゲートという） を含むビッ ト間遷移検出回路 6 0 1を 用いている。
図 6に示すビッ ト間遷移検出回路 6 0 1の X N O Rゲー トの出力 x n o r 0〜 x n o r 9は、 図 1に示すビッ ト間遷移検出回路 1 0 1 の X O Rゲートの出力 X o r 。〜χ o r 9を反転したものと同一である。
従って、 後段のアナログ変換回路を第 1の実施形態におけるのと同一 の回路にする場合には、 図 3に示すアナログ変換回路 1 0 2において、 連続するビッ トにおいて遷移するビッ トの数が多いほど大きい電流が出 力され、 連続するビッ トにおいて遷移するビッ トの数が少ないほど小さ い電流が出力される。
これに対応して、 図 4に示す参照回路 1 0 3が出力する定電流の値は、 連続する 1 0ビッ トにおいて遷移するビッ トの数が 6個以下の場合にァ ナログ変換回路の出力電流よりも小さくなり、 連続する 1 0ビッ トにお いて遷移するビッ トの数が 7個以上の場合にアナログ変換回路の出力電 流よりも大きくなるように設定すれば良い。
図 5に示す比較回路 1 0 4は、 アナログ変換回路から供給される電流 I iと、 参照回路から供給される定電流 I 2 とを比較して、 電流 I iの方 が大きいとハイレベルの信号を出力し、 電流 1 2の方が大きいとローレ ベルの信号を出力する。 従って、 第 2の実施形態に係る半導体集積回路 は、 第 1の実施形態に係る半導体集積回路と逆論理の信号を出力するこ とになる。
本発明の第 2の実施形態によれば、 参照回路 1 0 3に流れる定電流が 第 1の実施形態と比較して大きいため、 消費電力が大きくなるという欠 点があるが、 一方、 比較回路 1 0 4の安定性が高くなり、 動作が速くな るという利点がある。
次に、 本発明の第 3の実施形態について説明する。 第 3の実施形態に 係る半導体集積回路は、 T M D S方式におけるスキュー調整用データを 受信して、 シリアルノパラレル変換された状態においてスキューが調整 されて正しい結果が得られているか否かを判断するものである。
この半導体集積回路は、 TMD S方式におけるスキュー調整用データ として、 画素データが含まれない期間において、 "0 0 1 0 1 0 1 0 1 1 " 、 " 1 1 0 1 0 1 0 1 0 0" 、 "0 0 1 0 1 0 1 0 1 0" 、 " 1 1 0 1 0 1 0 1 0 1 " の内のいずれかのシリ アルデータ a n, 。〜 a n, 9を 受信して、 シリアル パラレル変換された状態においてスキューが調整 されて正しい結果になっているか否かを判断する。
スキューが調整されている場合には、 パラレル変換されたデータ a n, 。〜 a n, 9について、 直前のビッ トから遷移するビッ トは、 データ a n, 2〜 a n, 8の 7個で、 データ a n, は遷移しない。 これに対して、 スキ ユーが調整されず、 正しくパラレル変換されていない場合には、 データ a n, 2〜 a n, 8の内のいずれかが遷移しないか、 又は、 データ a n, が 遷移することになる。 従って、 スキュー調整がされているか否かを判断 するためには、 データ a n , 〜 a n , 8と直前のビッ トとの間における遷 移を調べれば良い。
図 7に、 本発明の第 3の実施形態に係る半導体集積回路の構成を示す。 この半導体集積回路は、 8ビッ トのパラレルデータ a n, i〜 a n， 8に ついて、 直前のビッ トデータとの排他的論理和を求めるビット間遷移検 出回路 7 0 1 と、 この出力結果に対応した電流を出力するアナログ変換 回路 7 0 2と、 定電流を出力する参照回路 7 0 3と、 アナログ変換回路 7 0 2から出力される電流を参照回路 7 0 3から出力される電流と比較 する比較回路 7 04とを含んでいる。
ここで、 アナログ変換回路 7 0 2と、 参照回路 7 0 3と、 比較回路 7 0 4は、 第 1の実施形態と同様の構成とし、 同様の動作を行うものとす る。 また、 ビッ ト間遷移検出回路 7 0 1は、 データ a n, と直前のビッ トとの間の遷移の検出以外については、 第 1の実施形態と同様の構成と し、 同様の動作を行うものとする。 データ a n , iと直前のビッ トとの間 の遷移の検出については、 データ a n , iが遷移していない場合にハイレ ベルの信号を出力するように、 データ a n , iと直前のビッ トデータとを 入力する X〇Rゲー トの出力が、 インパータ 7 0 5を介してアナログ変 換回路 7 0 2に接続されている。
ビッ ト間遷移検出回路 7 0 1において、 データ a n , 2〜 a n , 8の 7ビ ッ ト全てが直前のビッ トから遷移して、 かつ、 データ a η ι 1が直前のビ ッ トから遷移していない場合に、 ビッ ト間遷移検出回路 7 0 1の 8個の 出力が全てハイ レベルとなる。
一方、 参照回路 7 0 3から出力される定電流は、 アナログ変換回路 7 0 2に入力される 8個のデータの内で 7個がハイレベルのときの電流よ りも少なく、 8個全てがハイレベルのときの電流よりも多くなっている c 従って、 比較回路 7 0 4は、 スキュー調整がされているときにのみ、 ァ ナログ変換回路 7 0 2から出力される電流が参照回路 7 0 3から出力さ れる電流よりも小さいと判定し、 ハイレベルの信号を出力する。
以上により、 T M D S方式においてシリアルノパラレル変換された信 号について、 スキューが調整され正しくパラレル変換できているか否か を判断できる。 従来は、 8個のデータ全てを論理計算していたので、 多 くのトランジスタが必要となり、 そのため消費電力が増大したり信号の 遅延が生じていた。 これに対し、 本発明によれば、 トランジスタ数を低 減させることができるので、 回路規模が小さく、 低消費電力で高速動作 を行う半導体集積回路を実現することが可能である。 .
なお、 第 3の実施形態においては、 スキュー調整が正しく行なわれて いるか否かを判定する回路について説明したが、 T M D S方式で送信さ れたシリアル信号を受信して復号化する半導体集積回路において、 第 1 の実施形態で述べた回路と共に集積化することもできる。 この場合には. ビッ ト間遷移検出回路をこれらの回路において共用することも可能であ る。
さらに、 パラレル信号を T M D S方式でシリアル信号として送信する 半導体集積回路において、 パラレル信号のビッ ト間遷移数を計算する必 要があるが、 そのような半導体集積回路にも本発明を適用できることは 明白である。
以上の実施形態においては、 連続するビッ トの状態を比較する際に、 あるビッ トの状態を直前のビッ トの状態と比較する場合について説明し たが、 本発明はこれに限定されず、 あるビッ トの状態を直後のビッ トの 状態と比較することも可能である。 また、 データが 2進数である場合に ついて説明したが、 本発明はこれに限定されるものではない。
以上の実施形態におけるアナログ変換回路においては、 Pチャネル M 〇 S トランジスタを用いたが、 本発明はこれに限定されず、 入力電圧に 応じて出力電流を変化させる他の素子を用いることができる。 また、 電 流の大小でアナログ値を表現したが、 本発明はこれに限定されず、 例え ば電圧の大小でアナログ値を表現しても良い。 この場合には、 参照回路 を定電圧源にすれば良く、 比較回路はこれらの電圧を比較すれば良い。 また、 アナログ変換回路において、 ハイポーラ トランジスタをスィッチ ング素子として用いても良い。
以上の実施形態における参照回路においては、 定電流源として Pチヤ ネル M O S トランジスタを 1個使用したが、 本発明はこれに限定されず、 複数のトランジスタを用いて所望の定電流を発生させても良い。 また、 この定電流源は、 Pチャネル M O S トランジスタ以外に、 抵抗等で構成 しても良い。
以上の実施形態における比較回路においては、 シングルェンドの電圧 出力となっている 、 本発明はこれに限定されず、 差動出力としても良 いし、 電流出力としても良い。 産業上の利用可能性
本発明に係る半導体集積回路は、 T M D S方式等におけるディジタル 画像信号の符号化及ぴ復号化において利用することが可能である。 さら に、 本発明に係る半導体集積回路は、 状態が遷移するビッ トをカウント する一般的な用途に利用することが可能である。

Claims

請 求 の 範 囲
1 . 各々が複数のとり得る状態の内の 1つをとることができる複数のデ ータの間の関係を検出するための半導体集積回路であって、'
複数組のデータの状態を比較してそれぞれの比較結果を出力する第 1 の回路と、
前記第 1の回路から出力される複数の比較結果を複数のアナログ量に それぞれ変換し、 前記複数のアナログ量を加算して加算アナログ量を出 力する第 2の回路と、
参照アナログ量を出力する第 3の回路と、
前記第 2の回路から出力される加算アナログ量と前記第 3の回路から 出力される参照アナログ量とを比較する第 4の回路と、
を具備する半導体集積回路。
2 . 前記半導体集積回路が、 離散的信号を符号化するための回路を含む. 請求項 1記載の半導体集積回路。
3 . 前記半導体集積回路が、 離散的信号を復号化するための回路を含む. 請求項 1記載の半導体集積回路。
4 . 前記複数のデータの各々が、 2つのとり得るレベルの内の 1つをと ることができる 2進数であり、
前記第 1 の回路が、 各々が 2つのデータのレベルの排他的論理和を出 力する複数のェクスクルーシブ〇Rゲートを含む、 請求項 1記載の半導 体集積回路。
5 . 前記複数のデータの各々が、 2つのとり得るレベルの内の 1つをと ることができる 2進数であり、
前記第 1 の回路が、 各々が 2つのデータのレベルの排他的論理和を負 論理で出力する複数のェクスクルーシブ N O Rゲートを含む、 請求項 1 記載の半導体集積回路。
6 . 前記第 2の回路が、 前記第 1の回路から出力される複数の比較結果 を複数の電流にそれぞれ変換し、 前記複数の電流を加算して加算電流を 出力すると共に、
前記第 3の回路が、 前記第 2の回路が出力する最小電流と最大電流と の間の電流を出力する、 請求項 1記載の半導体集積回路。
7 . 前記第 2の回路が、 前記第 1の回路から出力される複数の比較結果 を複数の電圧にそれぞれ変換し、 前記複数の電圧を加算して加算電圧を 出力すると共に、
前記第 3の回路が、 前記第 2の回路が出力する最小電圧と最大電圧と の間の電圧を出力する、 請求項 1記載の半導体集積回路。
8 . 前記複数のデータは、 画像信号に基づいて符号化されたシリアルデ 一タをシリアルノパラレル変換して得られたものである、 請求項 1記載 の半導体集積回路。
9 . 前記複数のデータは、 1 0ビッ トのデータを含む、 請求項 8記載の 半導体集積回路。
1 0 . 前記第 4の回路が、 前記複数のデータによって表される画像信号 のブランク期間に対応する信号を出力する、 請求項 8記載の半導体集積 回路。
1 1 . 前記第 4の回路が、 前記複数のデータの同期状態に対応する信号 を出力する、 請求項 8記載の半導体集積回路。
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