JP2752644B2 - ミラー型ｄ／ａ変換器 - Google Patents
ミラー型ｄ／ａ変換器Info
- Publication number
- JP2752644B2 JP2752644B2 JP63205834A JP20583488A JP2752644B2 JP 2752644 B2 JP2752644 B2 JP 2752644B2 JP 63205834 A JP63205834 A JP 63205834A JP 20583488 A JP20583488 A JP 20583488A JP 2752644 B2 JP2752644 B2 JP 2752644B2
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- JP
- Japan
- Prior art keywords
- converter
- transistor
- mirror
- time
- mirror type
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はD/A変換器、特にミラー型D/A変換器のセット
リングタイムのテストに好適な論理ゲートを有するミラ
ー型D/A変換器に関する。
リングタイムのテストに好適な論理ゲートを有するミラ
ー型D/A変換器に関する。
D/A変換器のセントリングタイムは規格の一つとして
あげられており最終駆動トランジスタの入力となるビッ
ト線に抵抗等が付いたりするとディレイが生じ出力電流
に影響をおよぼすので選別過程でセットリングタイムの
測定が必要である。
あげられており最終駆動トランジスタの入力となるビッ
ト線に抵抗等が付いたりするとディレイが生じ出力電流
に影響をおよぼすので選別過程でセットリングタイムの
測定が必要である。
従来この種のテストを第４図のD/A変換器を用いて説
明すると、ビット線ｊ〜をオール“L"からオール“H"に
して、出力端子35の電流値が０からあらかじめ設定して
おいたフルスケール電流（以降IFULLとする）に達する
までの時間をテスターで測定し、この時間をD/A変換器
のセットリングタイムとしていた。
明すると、ビット線ｊ〜をオール“L"からオール“H"に
して、出力端子35の電流値が０からあらかじめ設定して
おいたフルスケール電流（以降IFULLとする）に達する
までの時間をテスターで測定し、この時間をD/A変換器
のセットリングタイムとしていた。
第５図（ａ）〜（ｃ）に前記ミラー型のD/A変換器の
出力電流が０からIFULLに変化する時の理想波形と実際
の波形を調べた時の製品間のバラつきを示す。
出力電流が０からIFULLに変化する時の理想波形と実際
の波形を調べた時の製品間のバラつきを示す。
第５図（ａ）で示されているような実際の波形ならば
従来のテスト方法でもかまわない。しかし、第５図
（ｂ）に示すような実際の波形ではIFULLが許容範囲内
（理想のIFULL±誤差）ではあるがあらかじめ設定して
ある理想のIFULLに満たない為セットリングタイムがテ
ストできない。最後に第５図（ｃ）で示した実際の波形
の時はテストはできるがIFULLになる前にテストしてし
まう事になるので、この図に示したように誤差を生じ
る。
従来のテスト方法でもかまわない。しかし、第５図
（ｂ）に示すような実際の波形ではIFULLが許容範囲内
（理想のIFULL±誤差）ではあるがあらかじめ設定して
ある理想のIFULLに満たない為セットリングタイムがテ
ストできない。最後に第５図（ｃ）で示した実際の波形
の時はテストはできるがIFULLになる前にテストしてし
まう事になるので、この図に示したように誤差を生じ
る。
このように従来のD/A変換器では製品の出力電流のバ
ラつきにより測定できなかったり、誤差を生じるといっ
た欠点がある。
ラつきにより測定できなかったり、誤差を生じるといっ
た欠点がある。
そこで本発明の目的は先述の欠点を解決して安定状態
での出力電流のバラつきによらず、セットリングタイム
が遅いLSIを容易にテストできるミラー型D/A変換器を提
供する事にある。
での出力電流のバラつきによらず、セットリングタイム
が遅いLSIを容易にテストできるミラー型D/A変換器を提
供する事にある。
本発明のミラー型D/A変換器は、基準となる電流源と
前記電流源に接続されるトランジスタと前記トランジス
タとのディメンジョン比により電流を流す最終駆動トラ
ンジスタと前記最終駆動トランジスタのオン・オフをコ
ントロールするスイッチング素子からなるミラー型D/A
変換器において、前記複数の最終駆動トランジスタに接
続されるビット線からの信号を入力とし、その複数の入
力信号の位相のずれによりセットリングタイムを測定す
るパルスを発生する論理ゲートを有している。
前記電流源に接続されるトランジスタと前記トランジス
タとのディメンジョン比により電流を流す最終駆動トラ
ンジスタと前記最終駆動トランジスタのオン・オフをコ
ントロールするスイッチング素子からなるミラー型D/A
変換器において、前記複数の最終駆動トランジスタに接
続されるビット線からの信号を入力とし、その複数の入
力信号の位相のずれによりセットリングタイムを測定す
るパルスを発生する論理ゲートを有している。
次に本発明について図面を参照して説明する。
第１図は本発明に一実施例の回路図である。
第１図において点線で囲まれた部分が従来のミラー型
D/A変換器である。また第１図は最終駆動トランジスタ1
8,19,20の入力信号となるビット線ｄ〜ｆを入力信号と
するNANDゲート12と信号ＴとNANDゲート12の出力信号を
受けてパルスを発生するNANDゲート14で構成される論理
ゲートを有するミラー型D/A変換器を示している。
D/A変換器である。また第１図は最終駆動トランジスタ1
8,19,20の入力信号となるビット線ｄ〜ｆを入力信号と
するNANDゲート12と信号ＴとNANDゲート12の出力信号を
受けてパルスを発生するNANDゲート14で構成される論理
ゲートを有するミラー型D/A変換器を示している。
ここでD/A変換器のセットリングタイムが遅れる原因
としてはビット線に付いた抵抗，容量によるディレイ、
又は最終出力駆動トランジスタ18,19,20のgmが悪い時で
ある。
としてはビット線に付いた抵抗，容量によるディレイ、
又は最終出力駆動トランジスタ18,19,20のgmが悪い時で
ある。
ビット線d,e,fに付いた抵抗，容量については、ま
ず、“L"を入力し、ビット線ｄ〜ｆは全て“L"にする。
その時トランジスタ18〜20はoffしている。この時、レ
ベルシフタ13は“H"が出力され出力信号15には“H"とな
り出力端子16からは“H"が出力される。
ず、“L"を入力し、ビット線ｄ〜ｆは全て“L"にする。
その時トランジスタ18〜20はoffしている。この時、レ
ベルシフタ13は“H"が出力され出力信号15には“H"とな
り出力端子16からは“H"が出力される。
次にビット線ｄ〜ｆを一度に“H"に変化させる。これ
と同時に信号Ｔを“H"にする。この時ビット線ｄ〜ｆに
位相差が生じるとNANDゲート12は“H"のままであるので
NANDゲート14は“L"になる。そしてビット線ｄ〜ｆがす
べて“H"になった時NANDゲート12は“L"を出力する。そ
してNANDゲート14は再び“H"となる。この時トランジス
タ18〜20もすべてオンして出力端子17にはIFULLが出力
される。
と同時に信号Ｔを“H"にする。この時ビット線ｄ〜ｆに
位相差が生じるとNANDゲート12は“H"のままであるので
NANDゲート14は“L"になる。そしてビット線ｄ〜ｆがす
べて“H"になった時NANDゲート12は“L"を出力する。そ
してNANDゲート14は再び“H"となる。この時トランジス
タ18〜20もすべてオンして出力端子17にはIFULLが出力
される。
ここで第３図に示すように、NANDゲート14が“L"であ
った時間t1がビット線ｄ〜ｆに付いた抵抗，容量による
ディレイタイムである。
った時間t1がビット線ｄ〜ｆに付いた抵抗，容量による
ディレイタイムである。
また第２図に示すレベルシフタ13を入れたのはNANDゲ
ート12がVREFを電源としているため、他のゲートとレベ
ルが合わないためである。又最終出力トランジスタ18〜
20のトランジスタのgmが悪い製品については、出力電流
を測定すれば、トランジスタのgmの良し悪しはわかる。
ート12がVREFを電源としているため、他のゲートとレベ
ルが合わないためである。又最終出力トランジスタ18〜
20のトランジスタのgmが悪い製品については、出力電流
を測定すれば、トランジスタのgmの良し悪しはわかる。
以上のようにセットリングタイムの遅い製品は容易に
選別できる。
選別できる。
以上説明したように本発明のミラー型D/A変換器は最
終出力トランジスタへ入力されるビット線の信号の位相
差によってパルスを発生する論理ゲートを有するテスト
回路を付ける事により、拡散バラツキ等によって生じる
ミラー型D/A変換器の出力電流のバラつきにかかわらず
セットリングタイムが遅い製品を容易にテストできる効
果がある。
終出力トランジスタへ入力されるビット線の信号の位相
差によってパルスを発生する論理ゲートを有するテスト
回路を付ける事により、拡散バラツキ等によって生じる
ミラー型D/A変換器の出力電流のバラつきにかかわらず
セットリングタイムが遅い製品を容易にテストできる効
果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すレベルシフタの詳細回路図、第３図は第１図の
回路のタイミングチャート、第４図は従来の一例を示す
回路図、第５図（ａ）〜（ｃ）は第４図の動作を示す波
形図である。 4,7,10,24,27,30……インバーター、18〜20,32〜34……
nchトランジスタ、16,17,35……出力端子、12,14……NA
NDゲート、1,21……定電流源、13……レベルシフタ。
図に示すレベルシフタの詳細回路図、第３図は第１図の
回路のタイミングチャート、第４図は従来の一例を示す
回路図、第５図（ａ）〜（ｃ）は第４図の動作を示す波
形図である。 4,7,10,24,27,30……インバーター、18〜20,32〜34……
nchトランジスタ、16,17,35……出力端子、12,14……NA
NDゲート、1,21……定電流源、13……レベルシフタ。
Claims (1)
- 【請求項１】基準となる電流源と前記電流源に接続され
るトランジスタと前記トランジスタとのディメンジョン
比により電流を流す最終駆動トランジスタと前記最終駆
動トランジスタのオン・オフをコントロールするスイッ
チング素子からなるミラー型D/A変換器において、前記
複数の最終駆動トランジスタに接続されるビット線から
の信号を入力とし、その複数の入力信号の位相のずれに
よりセットリングタイムを測定するパルスを発生する論
理ゲートを有することを特徴とするミラー型D/A変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205834A JP2752644B2 (ja) | 1988-08-18 | 1988-08-18 | ミラー型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205834A JP2752644B2 (ja) | 1988-08-18 | 1988-08-18 | ミラー型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254625A JPH0254625A (ja) | 1990-02-23 |
| JP2752644B2 true JP2752644B2 (ja) | 1998-05-18 |
Family
ID=16513486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205834A Expired - Lifetime JP2752644B2 (ja) | 1988-08-18 | 1988-08-18 | ミラー型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752644B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61149866A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPS6398576A (ja) * | 1986-10-15 | 1988-04-30 | Hitachi Electronics Eng Co Ltd | 波形パタ−ン発生装置 |
-
1988
- 1988-08-18 JP JP63205834A patent/JP2752644B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254625A (ja) | 1990-02-23 |
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