JP2745125B2 - 電荷蓄積デバイス - Google Patents
電荷蓄積デバイスInfo
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- JP2745125B2 JP2745125B2 JP61212720A JP21272086A JP2745125B2 JP 2745125 B2 JP2745125 B2 JP 2745125B2 JP 61212720 A JP61212720 A JP 61212720A JP 21272086 A JP21272086 A JP 21272086A JP 2745125 B2 JP2745125 B2 JP 2745125B2
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- floating gate
- charge transfer
- charge
- signal
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/34—Systems for automatic generation of focusing signals using different areas in a pupil plane
- G02B7/346—Systems for automatic generation of focusing signals using different areas in a pupil plane using horizontal and vertical areas in the pupil plane, i.e. wide area autofocusing
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電荷をフローティングゲート下とCCDとの間
で繰り返し転送しながら、フローティングゲートから信
号電荷を順次非破壊的に読み出すことができる電荷転送
デバイスに関する。 （従来例） 従来、電荷転送デバイス（以下、CCDという）におけ
る信号電荷の検出手段として、第５図に示すFDA（float
ing diffusion amplfier）法がある。これは、CCDの転
送エレメントの隣りにトランスファゲートOGを介してフ
ローティングディフュージョンFDを形成し、該フローテ
ィングディフュージョンFDを一方のノードとし他方のデ
ィフュージョンDDを電源電圧VDDに接続する検出用MOSFE
T Maと、フローティングディフュージョンFDにソース
・フォロワ接続される放電用MOSFET Mbが形成される。
検出用MOSFET Maのゲートにはリセット信号Resetが印
加されるようになっており、信号電荷は、放電用MOSFET
Mbの一方のノードと電源VDDの間に接続された抵抗RL
に発生する電圧Voutとして検出される。 即ち、検出用MOSFET Maをカットオフ状態にして、フ
ローティングディフュージョンFDを電源VDDより遮断す
る期間内に、CCDよりの信号電荷を出力ゲートOGを介し
てフローティングディフュージョンFDへ供給することに
より、出力ゲートOG及びゲートDGに係るゲート容量Co,C
gとフローティングディフュージョンFDの空乏層容量Cd
及び放電用MOSFET Mbのゲートより見たゲート容量によ
って信号電荷に相当する検出信号Voutを検出することが
できる。 （発明が解決しようとする問題点） しかしながら、このような出力機構を設けたCCDにあ
っては、検出を行なうことによって信号電荷は破壊され
てしまい、例えば、転送中の適宜の信号電荷を検出した
後、信号電荷をそのままの状態で再び転送し、他の信号
処理等を行なうことができない欠点がある。もし、この
ような処理を行なう場合には検出した信号を記憶するた
めの装置が必要となり、価格の高騰あるいは装置の複雑
化を招来することとなる。 （問題点を解決するための手段） 本発明は、このような問題点に鑑み、信号電荷を非破
壊的に検出すると共に、高精度の検出を行ない得る出力
機構を具備する電荷蓄積デバイスを提供することを目的
とする。 この目的を達成するために本発明は、電荷転送エレメ
ントに隣接してフローティングゲートを並設し、更に該
フローティングゲートの基板に対向する位置に所定電位
に保持される電極層を積層し、かつ該フローティングゲ
ートには容量を制御する制御素子を接続し、該制御素子
によりフローティングゲートの電位を変えることによっ
て基板内のポテンシャル井戸の深さを制御して転送エレ
メントよりの信号電荷の授受を行なうと共に、信号電荷
量に相当する電位変化をフローティングゲートにより検
出するようにしたことを技術的要点とする。 （実施例） 以下、本発明による電荷蓄積デバイスの一実施例を図
面とともに説明する。 第１図は本発明の基本となる電荷蓄積ディバイスに光
電変換素子を設けることでイメージセンサを形成した実
施例を示す。 まず、本発明の基本部分に相当するCCD部及び出力部
の構成から説明する。CCD部は複数の電荷転送エレメン
トCD1〜CDnが水平方向に直列に形成されたCCDであり、
夫々の電荷転送エレメントCD1〜CDnは４相転送方式によ
る４相クロック信号φ1,φ2,φ3,φ４に同期して信号電
荷を水平方向へ転送する。出力部は夫々の電荷転送エレ
メントCD1〜CDnの信号電荷を検出するためにあり、電荷
転送エレメントに隣接してフローティングゲートFG1〜F
Gnが形成されている。夫々のフローティングゲートFG1
〜FGnは配線によりインピーダンス変換用の電界効果型
トランジスタ（以下、MOSFETという）Tr1〜Trnに接続さ
れ、ソース・フォロワ接続された夫々のMOSFET Tr1〜T
rnのソース端子が出力端子q1〜qnに接続している。又、
端子１と夫々のフローティングゲートFG1〜FGnの間に
は、端子２よりのイネーブル信号CEにて制御される容量
制御用のMOSFET M1〜Mnが設けられている。 以上の基本回路に加えて、CCD部の夫々の電荷転送エ
レメントCD1〜CDnの隣りには、トランスファゲートTGを
介して蓄積部、更にバリアーゲートBAを介して光電変換
部が連設されている。光電変換部はフォトダイオード等
の光電変換素子PD1〜PDnが電荷転送エレメントCD1〜CDn
と等しい数だけ水平方向に形成され、蓄積部は、制御信
号STSにより転送エレメントCD1〜CDnより浅いポテンシ
ャル井戸を形成する電極で構成されている。 したがって、光電変換素子PD1〜PDnで発生した信号電
荷はバリアーゲートBAを通って蓄積ゲートSTに電圧を印
加しST1〜STnにポテンシャル井戸を形成することで、蓄
積エレメントST1〜STnに並列転送され、次に、第１のト
ランスファゲートTGを制御信号φTGにて導通にし、蓄積
エレメントST1〜STnの信号電荷をCCD部の電荷転送エレ
メントCD1〜CDnへ並列転送するようになっている。 第１図の回路構成を更に第２図及び第３図に基づいて
詳述する。第２図は第１図の一部分を半導体集積回路技
術によるレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面を概略的に示す縦断面図である。 第２図及び第３図において、Ｎ型半導体基板の表面部
分に形成されたＰ型拡散層（Ｐ−well）の一部に複数の
N+型層が形成されることで光電変換素子PD1〜PDnが構成
されている。更に、半導体基板上にはSiO2層（図示せ
ず）を介して、バリアーゲートBA、蓄積エレメントST1
〜STn、転送ゲートTG、転送エレメントCD1〜CDnの夫々
のゲート電極層3,4,5,6が並設され、更に、フローティ
ングゲートFG1〜FGnを構成するフローティングゲート層
７と、電源電圧VDDにクランプされる電極層８が積層さ
れている。尚、第３図のゲート電極層3,4,5,6及びフロ
ーティングゲート層７は第ｉ番目のエレメント及びフロ
ーティングゲートFGiに対応して示してある。 フローティングゲートFG1〜FGnの一端には夫々コンタ
クトを介して第１図のMOSFET Tr1〜Trnに接続する配線
li,li等が形成されると共に、MOSFET M1〜Mnに相当す
るトランジスタが形成されている。 次に、かかる構成の電荷蓄積デバイスの作動を第４図
のタイミングチャートとともに説明する。尚、以下の説
明では、蓄積された電荷の位相をシフトさせながら順次
読み出す場合を例に挙げる。 まず、時刻t1ないしt3の期間においてクロック信号φ
１を“H"レベルとすると、該クロック信号φ１が印加さ
れたゲート電極下にポテンシャル井戸が形成され、蓄積
エレメントST1〜STnの信号電荷を電荷転送エレメントCD
1〜CDnへ転送することができる。また、時刻t1ないしt2
の期間内で制御信号CEが“H"レベルとなり、MSFET M1
〜Mnが導通することにより、フローティングゲートFG1
〜FGnは“L"レベルのリセット信号φFGが印加され、フ
ローティングゲートFG1〜FGnの不要電荷は再結合され
る。更に、時刻t3においてフローティングゲート駆動信
号φFGが“H"レベルとなった後、時刻t3より若干前に制
御信号CEが“L"レベルに反転するので、時刻t3における
フローティングゲートFG1〜FGnの電位は、電源電圧VDD
に保持される。 次に、４相クロック信号φ１〜φ４が４相駆動方式に
従って時刻t4まで印加されると、夫々の電荷転送エレメ
ントCD1〜CDn内で信号電荷の移動が行なわれ、時刻t4の
時点では、クロック信号φ４が印加されるポテンシャル
井戸に信号電荷が移動する。ここで、上記フローティン
グゲートFG1〜FGnは電源電圧に保持されているので、第
３図に示すように、クロック信号φ１〜φ４により信号
電荷はフローティングゲートFG1〜FGnの下へ移される。 これにより、フローティングゲートFG1〜FGnの電位が
信号電荷のそれぞれの量に応じて変化し、出力端子q1〜
qnには、夫々の信号電荷量に相当する電圧降下△Ｖとし
て出力信号Voutが発生する。 即ち、夫々のフローティングゲートについて原理を述
べると例えば第３図に示す電極層８とフローティングゲ
ート層７間の容量をCo、フローティングゲート層７と基
板間の容量をCox、ポテンシャル井戸の空乏層容量をC
d、信号電荷量をQiとすれば、 となる。 この時、フローティングゲートFG1〜FGnは単に基板上
に浮いた状態にあるので、信号電荷は何んの電気的影響
を受けることなく保持される。 次に、時刻t5において、リセット信号φFGを“L"レベ
ル、クロック信号φ４を“H"レベルとし、更に時刻t6に
おいて制御信号CEを“H"レベル、クロック信号φ１を
“H"レベルにしてMOSFET M1〜Mnを導通にすると、“L"
レベルにバイアスされるフローティングゲートFG1〜FGn
により、第３図に示すように、ポテンシャル井戸が浅く
なり、信号電荷は再びCCDの電荷転送エレメントCD1〜CD
nへ移される。すなわち、図２に示されるように、フロ
ーティングゲートFGi下の信号電荷は、矢示に従って次
段の電荷転送エレメントCDi+Hへ移される。そして、時
刻t6以後は、時刻t1ないしt4と同じ動作を繰り返すこと
により、電荷転送エレメント毎に転送される信号電荷が
出力端子q1〜qnより検出される。尚、蓄積された電荷の
位相をシフトすることなしに順次読み出す場合は、図２
に示されるフローティングゲートFGi下の信号電荷を、
次段に移すことなく電荷転送エレメントCDiへ移すよう
にする。 以上説明したように、この実施例によれば、フローテ
ィングゲートを用いることにより、任意の電荷転送エレ
メントにある信号電荷を並列的にしかも非破壊的に検出
することができる。また、この実施例のように表面型CC
D（SCCD）を使用することによりセトリング時間（信号
電荷の掃下し時間）をほとんど必要とせず、作動制御の
ための回路に対する負担が小さくなる。また、半導体製
造工程においてイオン打ち込み等の過程が要らないの
で、製造工程が簡素となる。また、フローティングゲー
トに積層される電極層８は電源電圧に保持されているの
でS/Nの優れた構成となっている。更に、従来はCCDの各
電荷転送エレメントを形成するためのゲート電極層と基
板との間にフローティングゲートを介在させるものがあ
るがこのような従来の構成では、クロック信号φ１〜φ
４によるカップリングノイズ等の影響を受けるが、この
実施例では、CCDに隣接してフローティングゲートを設
け、電極層８を対向させているので、このようなノイズ
の影響を受けることがなく、高精度で信号電荷を検出す
ることができる。尚、この実施例では表面型CCDにフロ
ーティングゲートを設ける場合を示したが、本発明のフ
ローティングゲートをBCCD（埋め込み型CCD）に適用す
ることもできる。 （発明の効果） 以上説明したように本発明によれば、電荷転送エレメ
ントに隣接したフローティングゲートを並設し、更に該
フローティングゲートの基板に対向する位置に所定電位
に保持される電極層を積層し、かつ該フローティングゲ
ートには容量を制御する制御素子を接続し、該制御素子
によりフローティングゲートの電位を変えることによっ
て基板内のポテンシャル井戸の深さを制御して転送エレ
メントよりの信号電荷の授受を行なうと共に、信号電荷
量に相当する容量変化をフローティングゲートにより検
出するようにしたので、該信号電荷を非破壊的に検出す
ることができる。更にフローティングゲートに積層され
る電極層によりS/N比の向上及び信号電荷対検出信号の
リニアリティを向上することができ、高精度の検出を行
なうことができる。
で繰り返し転送しながら、フローティングゲートから信
号電荷を順次非破壊的に読み出すことができる電荷転送
デバイスに関する。 （従来例） 従来、電荷転送デバイス（以下、CCDという）におけ
る信号電荷の検出手段として、第５図に示すFDA（float
ing diffusion amplfier）法がある。これは、CCDの転
送エレメントの隣りにトランスファゲートOGを介してフ
ローティングディフュージョンFDを形成し、該フローテ
ィングディフュージョンFDを一方のノードとし他方のデ
ィフュージョンDDを電源電圧VDDに接続する検出用MOSFE
T Maと、フローティングディフュージョンFDにソース
・フォロワ接続される放電用MOSFET Mbが形成される。
検出用MOSFET Maのゲートにはリセット信号Resetが印
加されるようになっており、信号電荷は、放電用MOSFET
Mbの一方のノードと電源VDDの間に接続された抵抗RL
に発生する電圧Voutとして検出される。 即ち、検出用MOSFET Maをカットオフ状態にして、フ
ローティングディフュージョンFDを電源VDDより遮断す
る期間内に、CCDよりの信号電荷を出力ゲートOGを介し
てフローティングディフュージョンFDへ供給することに
より、出力ゲートOG及びゲートDGに係るゲート容量Co,C
gとフローティングディフュージョンFDの空乏層容量Cd
及び放電用MOSFET Mbのゲートより見たゲート容量によ
って信号電荷に相当する検出信号Voutを検出することが
できる。 （発明が解決しようとする問題点） しかしながら、このような出力機構を設けたCCDにあ
っては、検出を行なうことによって信号電荷は破壊され
てしまい、例えば、転送中の適宜の信号電荷を検出した
後、信号電荷をそのままの状態で再び転送し、他の信号
処理等を行なうことができない欠点がある。もし、この
ような処理を行なう場合には検出した信号を記憶するた
めの装置が必要となり、価格の高騰あるいは装置の複雑
化を招来することとなる。 （問題点を解決するための手段） 本発明は、このような問題点に鑑み、信号電荷を非破
壊的に検出すると共に、高精度の検出を行ない得る出力
機構を具備する電荷蓄積デバイスを提供することを目的
とする。 この目的を達成するために本発明は、電荷転送エレメ
ントに隣接してフローティングゲートを並設し、更に該
フローティングゲートの基板に対向する位置に所定電位
に保持される電極層を積層し、かつ該フローティングゲ
ートには容量を制御する制御素子を接続し、該制御素子
によりフローティングゲートの電位を変えることによっ
て基板内のポテンシャル井戸の深さを制御して転送エレ
メントよりの信号電荷の授受を行なうと共に、信号電荷
量に相当する電位変化をフローティングゲートにより検
出するようにしたことを技術的要点とする。 （実施例） 以下、本発明による電荷蓄積デバイスの一実施例を図
面とともに説明する。 第１図は本発明の基本となる電荷蓄積ディバイスに光
電変換素子を設けることでイメージセンサを形成した実
施例を示す。 まず、本発明の基本部分に相当するCCD部及び出力部
の構成から説明する。CCD部は複数の電荷転送エレメン
トCD1〜CDnが水平方向に直列に形成されたCCDであり、
夫々の電荷転送エレメントCD1〜CDnは４相転送方式によ
る４相クロック信号φ1,φ2,φ3,φ４に同期して信号電
荷を水平方向へ転送する。出力部は夫々の電荷転送エレ
メントCD1〜CDnの信号電荷を検出するためにあり、電荷
転送エレメントに隣接してフローティングゲートFG1〜F
Gnが形成されている。夫々のフローティングゲートFG1
〜FGnは配線によりインピーダンス変換用の電界効果型
トランジスタ（以下、MOSFETという）Tr1〜Trnに接続さ
れ、ソース・フォロワ接続された夫々のMOSFET Tr1〜T
rnのソース端子が出力端子q1〜qnに接続している。又、
端子１と夫々のフローティングゲートFG1〜FGnの間に
は、端子２よりのイネーブル信号CEにて制御される容量
制御用のMOSFET M1〜Mnが設けられている。 以上の基本回路に加えて、CCD部の夫々の電荷転送エ
レメントCD1〜CDnの隣りには、トランスファゲートTGを
介して蓄積部、更にバリアーゲートBAを介して光電変換
部が連設されている。光電変換部はフォトダイオード等
の光電変換素子PD1〜PDnが電荷転送エレメントCD1〜CDn
と等しい数だけ水平方向に形成され、蓄積部は、制御信
号STSにより転送エレメントCD1〜CDnより浅いポテンシ
ャル井戸を形成する電極で構成されている。 したがって、光電変換素子PD1〜PDnで発生した信号電
荷はバリアーゲートBAを通って蓄積ゲートSTに電圧を印
加しST1〜STnにポテンシャル井戸を形成することで、蓄
積エレメントST1〜STnに並列転送され、次に、第１のト
ランスファゲートTGを制御信号φTGにて導通にし、蓄積
エレメントST1〜STnの信号電荷をCCD部の電荷転送エレ
メントCD1〜CDnへ並列転送するようになっている。 第１図の回路構成を更に第２図及び第３図に基づいて
詳述する。第２図は第１図の一部分を半導体集積回路技
術によるレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面を概略的に示す縦断面図である。 第２図及び第３図において、Ｎ型半導体基板の表面部
分に形成されたＰ型拡散層（Ｐ−well）の一部に複数の
N+型層が形成されることで光電変換素子PD1〜PDnが構成
されている。更に、半導体基板上にはSiO2層（図示せ
ず）を介して、バリアーゲートBA、蓄積エレメントST1
〜STn、転送ゲートTG、転送エレメントCD1〜CDnの夫々
のゲート電極層3,4,5,6が並設され、更に、フローティ
ングゲートFG1〜FGnを構成するフローティングゲート層
７と、電源電圧VDDにクランプされる電極層８が積層さ
れている。尚、第３図のゲート電極層3,4,5,6及びフロ
ーティングゲート層７は第ｉ番目のエレメント及びフロ
ーティングゲートFGiに対応して示してある。 フローティングゲートFG1〜FGnの一端には夫々コンタ
クトを介して第１図のMOSFET Tr1〜Trnに接続する配線
li,li等が形成されると共に、MOSFET M1〜Mnに相当す
るトランジスタが形成されている。 次に、かかる構成の電荷蓄積デバイスの作動を第４図
のタイミングチャートとともに説明する。尚、以下の説
明では、蓄積された電荷の位相をシフトさせながら順次
読み出す場合を例に挙げる。 まず、時刻t1ないしt3の期間においてクロック信号φ
１を“H"レベルとすると、該クロック信号φ１が印加さ
れたゲート電極下にポテンシャル井戸が形成され、蓄積
エレメントST1〜STnの信号電荷を電荷転送エレメントCD
1〜CDnへ転送することができる。また、時刻t1ないしt2
の期間内で制御信号CEが“H"レベルとなり、MSFET M1
〜Mnが導通することにより、フローティングゲートFG1
〜FGnは“L"レベルのリセット信号φFGが印加され、フ
ローティングゲートFG1〜FGnの不要電荷は再結合され
る。更に、時刻t3においてフローティングゲート駆動信
号φFGが“H"レベルとなった後、時刻t3より若干前に制
御信号CEが“L"レベルに反転するので、時刻t3における
フローティングゲートFG1〜FGnの電位は、電源電圧VDD
に保持される。 次に、４相クロック信号φ１〜φ４が４相駆動方式に
従って時刻t4まで印加されると、夫々の電荷転送エレメ
ントCD1〜CDn内で信号電荷の移動が行なわれ、時刻t4の
時点では、クロック信号φ４が印加されるポテンシャル
井戸に信号電荷が移動する。ここで、上記フローティン
グゲートFG1〜FGnは電源電圧に保持されているので、第
３図に示すように、クロック信号φ１〜φ４により信号
電荷はフローティングゲートFG1〜FGnの下へ移される。 これにより、フローティングゲートFG1〜FGnの電位が
信号電荷のそれぞれの量に応じて変化し、出力端子q1〜
qnには、夫々の信号電荷量に相当する電圧降下△Ｖとし
て出力信号Voutが発生する。 即ち、夫々のフローティングゲートについて原理を述
べると例えば第３図に示す電極層８とフローティングゲ
ート層７間の容量をCo、フローティングゲート層７と基
板間の容量をCox、ポテンシャル井戸の空乏層容量をC
d、信号電荷量をQiとすれば、 となる。 この時、フローティングゲートFG1〜FGnは単に基板上
に浮いた状態にあるので、信号電荷は何んの電気的影響
を受けることなく保持される。 次に、時刻t5において、リセット信号φFGを“L"レベ
ル、クロック信号φ４を“H"レベルとし、更に時刻t6に
おいて制御信号CEを“H"レベル、クロック信号φ１を
“H"レベルにしてMOSFET M1〜Mnを導通にすると、“L"
レベルにバイアスされるフローティングゲートFG1〜FGn
により、第３図に示すように、ポテンシャル井戸が浅く
なり、信号電荷は再びCCDの電荷転送エレメントCD1〜CD
nへ移される。すなわち、図２に示されるように、フロ
ーティングゲートFGi下の信号電荷は、矢示に従って次
段の電荷転送エレメントCDi+Hへ移される。そして、時
刻t6以後は、時刻t1ないしt4と同じ動作を繰り返すこと
により、電荷転送エレメント毎に転送される信号電荷が
出力端子q1〜qnより検出される。尚、蓄積された電荷の
位相をシフトすることなしに順次読み出す場合は、図２
に示されるフローティングゲートFGi下の信号電荷を、
次段に移すことなく電荷転送エレメントCDiへ移すよう
にする。 以上説明したように、この実施例によれば、フローテ
ィングゲートを用いることにより、任意の電荷転送エレ
メントにある信号電荷を並列的にしかも非破壊的に検出
することができる。また、この実施例のように表面型CC
D（SCCD）を使用することによりセトリング時間（信号
電荷の掃下し時間）をほとんど必要とせず、作動制御の
ための回路に対する負担が小さくなる。また、半導体製
造工程においてイオン打ち込み等の過程が要らないの
で、製造工程が簡素となる。また、フローティングゲー
トに積層される電極層８は電源電圧に保持されているの
でS/Nの優れた構成となっている。更に、従来はCCDの各
電荷転送エレメントを形成するためのゲート電極層と基
板との間にフローティングゲートを介在させるものがあ
るがこのような従来の構成では、クロック信号φ１〜φ
４によるカップリングノイズ等の影響を受けるが、この
実施例では、CCDに隣接してフローティングゲートを設
け、電極層８を対向させているので、このようなノイズ
の影響を受けることがなく、高精度で信号電荷を検出す
ることができる。尚、この実施例では表面型CCDにフロ
ーティングゲートを設ける場合を示したが、本発明のフ
ローティングゲートをBCCD（埋め込み型CCD）に適用す
ることもできる。 （発明の効果） 以上説明したように本発明によれば、電荷転送エレメ
ントに隣接したフローティングゲートを並設し、更に該
フローティングゲートの基板に対向する位置に所定電位
に保持される電極層を積層し、かつ該フローティングゲ
ートには容量を制御する制御素子を接続し、該制御素子
によりフローティングゲートの電位を変えることによっ
て基板内のポテンシャル井戸の深さを制御して転送エレ
メントよりの信号電荷の授受を行なうと共に、信号電荷
量に相当する容量変化をフローティングゲートにより検
出するようにしたので、該信号電荷を非破壊的に検出す
ることができる。更にフローティングゲートに積層され
る電極層によりS/N比の向上及び信号電荷対検出信号の
リニアリティを向上することができ、高精度の検出を行
なうことができる。
【図面の簡単な説明】
第１図は本発明による電荷蓄積デバイスの一実施例を示
す回路図、第２図は第１図の一部を半導体集積回路技術
に基づくレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面の構造を概略的に示した断面図、
第４図は第１図に示す実施例の作動を説明するためのタ
イミングチャート、第５図は従来の電荷蓄積デバイスの
一例を示す断面図である。 CD1〜CDn:電荷転送エレメント FG1〜FGn:フローティングゲート M1〜Mn:MOSFET（制御素子） 8:電極層
す回路図、第２図は第１図の一部を半導体集積回路技術
に基づくレイアウト構成で示した表面図、第３図は第２
図のＸ−Ｘ線矢視断面の構造を概略的に示した断面図、
第４図は第１図に示す実施例の作動を説明するためのタ
イミングチャート、第５図は従来の電荷蓄積デバイスの
一例を示す断面図である。 CD1〜CDn:電荷転送エレメント FG1〜FGn:フローティングゲート M1〜Mn:MOSFET（制御素子） 8:電極層
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フロントページの続き
(72)発明者 近藤 隆二
神奈川県足柄上郡開成町宮台798 富士
写真フイルム株式会社内
(56)参考文献 特開 昭52−147080（ＪＰ，Ａ)
特開 昭53−76683（ＪＰ，Ａ)
特開 昭56−148795（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．蓄積された信号電荷を非破壊で繰り返し読み出すた
めの電荷蓄積デバイスにおいて、 水平方向に直列に形成された複数の電荷転送エレメント
（CD1〜CDn）と、 前記電荷転送エレメントに隣接して設けられる複数のフ
ローティングゲート（FG1〜FGn）と、 前記フローティングゲートの半導体基板に対向する位置
に積層され、所定電位に保持される電極層（８）と、 前記フローティングゲートに接続され、前記フローティ
ングゲートに所定電圧を印加し、前記半導体基板内のポ
テンシャル井戸の深さを制御するとともに信号電荷量に
相当する容量変化を前記フローティングゲートにより検
出するための制御素子（M1〜Mn）とを具備し、 前記制御素子により前記フローティングゲートに印加さ
れる所定電圧を制御し、前記フローティングゲート下に
形成されるポテンシャル井戸をこれに対応する水平位置
の前記電荷転送エレメント下に形成されるポテンシャル
井戸よりも深くして、前記電荷転送エレメント下から前
記フローティングゲート下へ信号電荷を水平方向に順次
転送し、前記電荷転送エレメント毎に転送された信号電
荷を前記フローティングゲートから容量変化として検出
したのち、前記フローティングゲート下に形成されるポ
テンシャル井戸をこれに対応する次段位置の前記電荷転
送エレメント下に形成されるポテンシャル井戸よりも浅
くして、前記フローティングゲート下から次段の前記電
荷転送エレメント下へ信号電荷を順次転送する動作を繰
り返すことを特徴とする電荷蓄積デバイス。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212720A JP2745125B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷蓄積デバイス |
| DE3750452T DE3750452T2 (de) | 1986-09-11 | 1987-09-11 | Phasendifferenzdetektor. |
| US07/095,493 US4849619A (en) | 1986-09-11 | 1987-09-11 | Phase difference detector with analog signals |
| EP87113330A EP0259887B1 (en) | 1986-09-11 | 1987-09-11 | Phase difference detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212720A JP2745125B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷蓄積デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370453A JPS6370453A (ja) | 1988-03-30 |
| JP2745125B2 true JP2745125B2 (ja) | 1998-04-28 |
Family
ID=16627314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212720A Expired - Lifetime JP2745125B2 (ja) | 1986-09-11 | 1986-09-11 | 電荷蓄積デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745125B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040230A (en) * | 1988-01-11 | 1991-08-13 | Ezel Incorporated | Associative pattern conversion system and adaptation method thereof |
| US7626626B2 (en) | 2006-01-13 | 2009-12-01 | Micron Technology, Inc. | Method and apparatus providing pixel storage gate charge sensing for electronic stabilization in imagers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147080A (en) * | 1976-06-01 | 1977-12-07 | Toshiba Corp | Integrating device by charge transfer devices |
| JPS5376683A (en) * | 1976-12-17 | 1978-07-07 | Matsushita Electric Ind Co Ltd | Charge transfer element |
| JPS56148795A (en) * | 1980-04-22 | 1981-11-18 | Toshiba Corp | Charge transfer device |
-
1986
- 1986-09-11 JP JP61212720A patent/JP2745125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370453A (ja) | 1988-03-30 |
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| JPS6315680B2 (ja) |
Legal Events
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