JP2731024B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、液晶表示装置などの表示手段においていわ
ゆるウインド表示などを表示させる表示制御装置に関す
る。

従来の技術 小型コンピュータやいわゆる日本語ワードプロセッサ
などの電子機器の表示手段として、液晶表示装置が多く
用いられており、この液晶表示装置の表示領域において
表示情報を増大するためにいわゆるウインド機能が用い
られている。このウインド機能は既に表示されている表
示画面上に別途異なる表示データを前記表示領域内に設
定される特定表示領域（以下、ウインド領域と称する）
に表示する機能である。このようなウインド領域は単一
の表示領域内に複数箇所設定される場合もあり、また既
に表示されているウインド表示領域上に他のウインド表
示領域を重ねて表示する場合もある。

発明が解決しようとする課題 前記ウインド機能を実現するには既に表示されている
表示画像に対して、ウインド領域を設定するときウイン
ド領域内の表示画像を消去し、前記別途の表示情報をウ
インド領域内に表示する制御が必要となる。このような
制御は多量のアドレス演算を必要とするが従来ではこの
ようなアドレス演算は前記日本語ワードプロセッサなど
に備えられるCPU（中央処理回路）を介するソフトウェ
ア処理によって実現していた。このようなソフトウェア
処理は前記CPUの高速動作を必要とする。したがってCPU
に比較的大きな消費電力を供給する必要がある。このた
め商用交流電源と接続される電子機器ではソフトウェア
による高速アドレス演算は可能であるが、携帯用など電
池で駆動される電子機器ではCPUに比較的小さな消費電
力が印加されるのでCPUのよる高速処理は困難であり、
したがって前記ウインド機能を実現することが困難であ
った。

本発明の目的は、上述の技術的課題を解消し、前記ウ
インド機能など多大なアドレス演算をハードウェアで実
現することにより比較的低い消費電力でこのような機能
を実現することができる表示制御装置を提供することで
ある。

課題を解決するための手段 本発明は、（ａ）Ｘ方向およびＹ方向に画素が配置さ
れ、画素に表示データを表示する表示装置11と、 （ｂ）ウインドポインタメモリ47であって、 表示装置11に、Ｘ方向およびＹ方向に沿う各辺を有す
る矩形のウインド領域Ｗを規定する対角線方向の一対の
隅のアドレス（XLT,YT）、（XRT,YB）をストアするウイ
ンドポインタメモリ47と、 （ｃ）処理手段12であって、 第１複数のビットから成る表示領域Eiの最端のビット
MSBのアドレスデータ（XW,YW）と、 そのアドレスデータ（XW,YW）を有する表示領域Eiの
表示データとを導出し、 表示領域Eiの各ビットは、表示装置11の各画素にそれ
ぞれ対応している処理手段12と、 （ｄ）減算手段48であって、 ウインドポインタメモリ47からの一対の隅のアドレス
（XLT,YT）、（XRT,YB）と、処理手段12からの最端のア
ドレスデータ（XW,YW）とのＸ座標値XLT,XRT;XWの減
算、およびＹ座標値YT,YB;YWの減算を行い、 各減算結果出力を、第２複数の並列ビットDI0〜DI2で
導出する減算手段48と、 （ｅ）データ変換回路62,68であって、 前記演算結果出力DI0〜DI2が与えられる第３複数の論
理演算素子63〜67,69〜73から成り、 前記表示領域Eiを構成するビットのうち、ウインド領
域Ｗの内方にあるビットに対応して一方の論理値（たと
えば「１」）とし、外方にあるビットに対応して他方の
論理値（たとえば「０」）とするマスクパターンを、前
記第１複数の並列ビットDO7〜DO0で導出するデータ変換
回路62,68と、 （ｆ）処理手段12からの表示領域Eiの表示データと、
データ変換回路62,68からのマスクパターンとの各ビッ
ト毎の論理演算を行ってウインド領域Ｗ内に表示すべき
表示データを表示装置11に与える手段とを含むことを特
徴とする表示制御装置である。

また本発明は、（ａ）Ｘ方向およびＹ方向に画素が配
置され、画素に表示データを表示する表示装置11と、 （ｂ）ウインドポインタメモリ47であって、 表示装置11に、Ｘ方向およびＹ方向に沿う各辺を有す
る矩形の複数の重なって設定されたウインド領域W1〜W3
を規定し、 各ウインド領域W1〜W3を規定する対角線方向の一対の
隅のアドレス（XLT,YT）、（XRT,YB）をストアするウイ
ンドポインタメモリ47と、 （ｃ）処理手段12であって、 第１複数のビットから成る表示領域Ｅの最端のビット
MSBのアドレスデータ（XW,YW）と、 そのアドレスデータ（XW,YW）を有する表示領域Ｅの
表示データとを導出し、 表示領域Ｅの各ビットは、表示装置11の各画素にそれ
ぞれ対応している処理手段12と、 （ｄ）ウインド領域W1〜W3の重なった順序で、各ウイ
ンド領域W1〜W3にウインドポインタ（WP＝0,1,2）を対
応づけるウインドポインタジレスタ51と、 （ｅ）減算手段48であって、 各ウインド領域W1〜W3毎に、ウインドポインタメモリ
47からの一対の隅のアドレス（XLT,YT）、（XRT,YB）
と、処理手段12からの最端のアドレスデータ（XW,YW）
とのＸ座標値XLT,XRT;XWの減算、およびＹ座標値YT,YB;
YWの減算を行い、 各減算結果出力を、第２複数の並列ビットDI0〜DI2で
導出する減算手段48と、 （ｆ）データ変換回路62,68であって、 前記演算結果出力DI0〜DI2が与えられる第３複数の論
理演算素子63〜67,69〜73から成り、 前記表示領域Ｅを構成するビットのうち、ウインド領
域Ｗの内方にあるビットに対応して一方の論理値（たと
えば「１」）とし、外方にあるビットに対応して他方の
論理値（たとえば「０」）とするマスクパターンを、前
記第１複数の並列ビットDO7〜DO0で導出するデータ変換
回路62,68と、 （ｇ）重ね合わせ手段54であって、 ウインドポインタレジスタ51の出力に応答し、上から
下に重なった順序で各ウインド領域W1〜W3と表示領域Ｅ
とに関して減算手段48とデータ変換回路62,68とによっ
て中間のマスクパターン74a,74b,74−１〜74−３を順次
的に作成し、 各ウインド領域W1〜W3に対応して得られた中間のマス
クパターン74a,74b,74−１〜74−３を、各ビット毎に論
理積で重ね合わせて最終的なマスクパターン76を得る重
ね合わせ手段54と、 （ｈ）処理手段12からの表示領域Ｅの表示データと、
重ね合わせ手段54からの前記最終的なマスクパターン76
との各ビット毎の論理演算を行ってウインド領域W1〜W3
内に表示すべき表示データを表示装置11に与える手段と
を含むことを特徴とする表示制御装置である。

作用 請求項１の本発明に従えば、特に第５図〜第８図に関
連して後述されるように、処理手段12は、第１複数（例
えば８）のビットから成る表示領域Eiの最端のビットMS
Bのアドレスデータ（XW,YW）と、その表示領域Eiの表示
データとを導出し、これによって減算手段48は、ウイン
ドポインタメモリ47によって設定されるウインド領域Ｗ
の一対の隅のアドレスのＸ座標値およびＹ座標値の各減
算を行い、その各減算結果出力を、第２複数（たとえば
３）の並列ビットDI0〜DI2で導出し、この演算結果出力
DI0〜DI2が与えられるデータ変換回路62,68は、ハード
ウエアで実現され、すなわち第３複数（たとえば９）の
論理演算素子63〜67,69〜73から成り、ウインド領域Ｗ
の内外方に対応するマスクパターンを第１複数（前述の
ようにたとえば８）の並列ビットDO7〜DO0で導出し、こ
うして得られたマスクパターンを用いて表示データとの
各ビット毎の論理演算を行ってウインド領域Ｗに表示す
べき表示データを表示装置11に与える。このようにデー
タ変換回路62,68は、ハードウエアで実現することがで
き、これによって比較的低い消費電力で、ウインド機能
を容易に実現することができる。

しかも処理手段12は上述のように表示領域Eiの最端の
ビットMSBのアドレスデータ（XW,YW）と、その表示領域
Eiの表示データを導出すればよく、処理手段12のソフト
ウエア処理を簡素化することができ、その処理手段12の
高速処理が可能になる。

請求項２の本発明に従えば、第９図および第10図に関
連して後述されるように、複数のウインド領域W1〜W3が
重なって設定されたとき、前述の請求項１の本発明の構
成にさらに、請求項２の本発明では、ウインドポインタ
レジスタ51が設けられて各ウインド領域W1〜W3の重なっ
た順序で設定され、減算手段48は、各ウインド領域W1〜
W3毎に、前述と同様に減算動作を行い、各ウインド領域
毎のマスクパターンを、データ変換回路62,68によっ
て、ハードウエアで、すなわち論理演算素子63〜67,69
〜73で実現されたデータ変換回路62,68から得、これに
よって重ね合わせ手段54は、上から下に重なった順序
で、中間のマスクパターン74a,74b,74−１〜74−３を順
次的に作成して、最終的なマスクパターン76を得て、こ
うして得た最終的なマスクパターン76を、表示領域Ｅの
表示データと各ビット毎の論理演算を行って表示データ
を表示装置11に与える。こうしてデータ変換回路62,68
のハードウエアによる実現および処理手段12のソフトウ
エア処理の軽減を達成することができるだけでなく、上
下に重なった複数のウインド領域W1〜W3における表示す
べき表示データの演算を、重ね合わせ手段54における論
理積演算によって、最終的なマスクパターン６を得て、
容易に演算することが可能になる。

実施例 第１図は本発明の一実施例の構成を示すブロック図で
あり、第２図はコモン駆動回路１が用いられれるデータ
処理装置２のブロック図であり、第３図はデータ処理装
置２の平面図である。このデータ処理装置２はいわゆる
手帳サイズであって、第１操作部３と第２操作部４とが
結合部５で開閉自在に構成される。第２操作部４はカー
ソルキー６、機能設定キー７、キャラクタ入力キー８お
よび置数キー９などが配置される。一方、第１操作部３
にはいわゆる透明タッチキー10と、液晶表示装置11とが
配置される。

このようなデータ処理装置２はたとえばマイクロプロ
セッサなどを含んで構成されるCPU（中央処理回路）12
を備え、このCPU12に前記透明タッチキー10および第２
操作部４の各キー入力手段が接続され、また各種入力デ
ータの記憶や動作時のデータのワーキング領域などとし
て用いられるRAM（ランダムアクセスメモリ）13や、CPU
12の制御動作を規定するプログラムや表示用フォントデ
ータまたカレンダデータなどが記憶されているROM（リ
ードオンリメモリ）14が接続される。

さらにCPU12には、計時用の計時回路15と、液晶表示
装置11の表示動作を後述するように制御するコモン駆動
回路１と、コモン駆動回路１からのコントラスト信号に
基づいてコモン駆動回路１に供給する液晶電源電位を変
化し、またCPU12からの制御信号によって動作状態／停
止状態が切り替えられる液晶電源回路16とが接続され
る。前記コモン駆動回路１には複数（本実施例では８
個）のセグメント駆動回路17が接続され、コモン駆動回
路１とともに液晶表示装置11の表示状態を制御する。液
晶表示装置11は一対の透明基板11a,11b上にコモン電極1
1c,セグメント電極11dを形成し、その間に液晶層11cを
介在して構成される。

前記コモン駆動回路１のブロック図は第１図に示され
る。コモン駆動回路１は、CPU12から書込み／読出し制
御信号R/W、クロック信号φ、ビジー信号BYおよびチッ
プイネーブル信号CEなどが供給され、またアドレスデー
タAD、表示データDIなどが供給される制御回路19を備え
る。このうち、前記表示データDIはバッファ20を介して
入力される。また、コモン駆動回路１は、フレーム信号
FRと、セグメント電極による表示のON/OFFを制御する制
御信号DISと、クロック信号LCKとをセグメント駆動回路
17へ出力する。このようなデータ処理装置２は前述した
ように、手帳サイズの携帯用であり、データ処理装置２
の動作に必要な各種基準電圧は電池25に接続された電源
回路26から発生される。

制御回路19にはデータ処理回路21が接続され、CPU12
から転送されるアドレスデータや表示データなどに予め
定められる論理演算（SET,AND,OR,OXRなど）を施した
後、セグメント駆動回路17にデータを送出する。メモリ
制御回路22はCPU12から送出されたアドレスデータなど
のセグメント駆動回路17に転送するかを決定し、選択さ
れたセグメント駆動回路17のいずれかにおける相対アド
レスを発生する。タイミング発生回路23は、コモン駆動
回路１内の各種演算処理などに用いられるクロック信号
などを発生し、発振器24からの基準クロック信号が供給
される。

コモン信号制御回路27およびコモン側デコーダ28はタ
イミング発生回路23で発生されたクロック信号を用い
て、液晶表示装置11のコモン電極に供給されるコモン信
号を発生する。また制御回路19には後述するような構成
と作用とを有するウインド処理回路29が接続され、コン
トラスト調整回路46は液晶表示装置11における表示上の
濃度を記憶し、濃度データはCPU12から設定される。液
晶表示装置11のコントラスト調整はコントラスト調整回
路46における濃度データに基づいて、第２図に示す液晶
電源回路16で行われ、液晶電源回路16からの液晶電源電
位をコモン駆動回路１内に取込むための液晶電圧入力部
17が設けられる。

第４図はコモン駆動回路１の具体的構成例を示すブロ
ック図である。制御部30、ループカウンタ31、コマンド
レジスタ32、ステータスレジスタ33およびデータコント
ロール回路34は、第１図の制御回路19を構成する。制御
部30はコモン駆動回路１の全体の制御を行い、ループカ
ウンタ31はコマンドレジスタ32にCPU12から設定された
コマンドデータを連続して実行する回数を管理する。ス
テータスレジスタ33は、コモン駆動回路１の現時点での
動作状態を記憶し、CPU12がこのステータスレジスタ33
の記憶内容を読出すことにより、CPU12はコモン駆動回
路１の動作状態を検知することができる。データ制御部
34は前記バッファ20を介してCPU12とのデータの送信／
受信を管理する。

演算回路35、データレジスタ36、演算モードレジスタ
37およびマスクレジスタ38は第１図示のデータ処理回路
21を構成し、演算回路35は演算モードレジスタ37で規定
される各種論理演算（SET,OR,AND,XORなど）をデータレ
ジスタ36に格納されているCPU12からのデータと後述す
るセグメントデータとの間で行い、コモン駆動回路１の
動作状態がセグメント駆動回路17にデータを転送する書
込み動作状態の場合、得られたデータを前記セグメント
駆動回路17に転送し、CPU12にデータを転送する読出し
動作状態の場合は、得られたデータを前記データ制御部
34を介してCPU12にデータを転送する。

このとき、マスクレジスタ38のデータによって前記演
算処理はマスクされる場合がある。すなわち演算が行わ
れない場合が設定される。また前記ウインド処理回路29
で後述するするように得られる実行マスクデータもマス
クレジスタ38のデータにと基づいてマスクが行われる。

前記メモリ制御回路22は、書込みアドレスレジスタ41
X,41Yおよび読出しアドレスレジスタ42X,42Yを備え、こ
れらに格納されているデータの書込みアドレス（XW,Y
W）または読出しアドレス（XR,YR）をCPU12から絶対ア
ドレスとして格納した場合、メモリ制御部40は、第２図
に示したたとえば８個のセグメント駆動回路17のいずれ
か１つを選択する選択信号LCE1〜LCE8を出力し、また各
セグメント駆動回路17に書込み動作状態または読出し動
作状態のいずれかを設定する制御信号LR/Wを出力する。
加減算回路43,44は前記アドレスレジスタ41X,41Y;42X,4
2Yの前記アドレスデータを書込みなどのコマンド実行後
に加減算レジスタ45の指定に従って、自動的に±８ある
いは±１だけインクリメントあるいはデクリメントする
演算を行う。

前記ウインド処理回路29はウインドポインタメモリ47
を備え、前記液晶表示装置11に予め設定されるそれぞれ
矩形である複数のウインド領域を規定する２対のアドレ
スデータの組をウインド領域の枚数だけ格納する。ウイ
ンドポインタメモリ47に格納されているデータは減算回
路48において、前記アドレスレジスタ41X,41Y;42X,42Y
に格納されている絶対アドレス（XW,YW）；（XR,YR）が
データ変換回路49によって変換されて得られたデータと
の間で比較され、後述するようなマスクパターンが作成
され、マスクパターンメモリ50に記憶される。

前述したように、液晶表示装置11に設定されるウイン
ド領域は、一般に複数枚設定されており、現在データの
書込みまたは読込みを行おうとする表示領域が前記ウイ
ンド領域の何枚目であるかの枚数データがウインドポイ
ンタ51に記憶され、カレントウインドポインタ52を０枚
目からウインドポインタ51の枚数データに一致するまで
各ウインド領域毎に後述するようなウインド処理を行
い、枚数が一致すると一致回路53でマスクパターンの終
了信号を出力する。

後述するウインドマスクパターンの重ね合わせ処理は
第１重ね合わせ部54で行われ、得られたウインドマスク
パターンは、ウインドマスク部55に格納される。第１重
ね合わせ部54で得られた重ね合わされたウインドマスク
パターンと、CPU12からの設定によって、１ビット毎に
データを指定できるビットマスクレジスタ56との重ね合
わせ処理を第２重ね合わせ部57で行い、最終的に得られ
た実行マスクが実行マスク部58に格納される。この実行
マスク部58とバッファ39からのセグメントデータとの間
で前記演算回路35が各種論理演算処理が施される。

第５図は液晶表示装置11の表示領域59における横書き
の表示例を示す図である。表示領域59には、たとえば２
つのウインド領域W1,W2が設定される。本実施例ではウ
インド領域は、たとえば16枚まで設定することができ、
これらを総称する場合には参照符Ｗで示す。各ウインド
領域Ｗは、第５図に示されるように矩形であり、したが
って第５図左上隅のアドレス（XLT,YT）と右下隅のアド
レス（XRT,YB）の２組のアドレスデータで規定され、こ
のような２組のアドレスデータがたとえば16枚のウイン
ド領域に対応して16組、前記ウインドポインタメモリ47
に記憶される。

表示領域59においてデータをアクセス開始位置60から
書込みまたは読出しを行おうとする場合、データのアク
セスは前記アクセス開始位置60を最上位ビットMSBとす
る８ビットの表示領域Ei（ｉ＝1,2,…）毎に行われる。
このとき第５図に示す８ビットの表示領域E1にデータを
書込み、表示しようとする場合、対応するデータの最上
位ビットのＸ方向およびＹ方向のアドレスデータXW,YW
が、CPU12から前記書込みアドレスレジスタ41X,41Yに書
込まれる。

このとき表示領域E1に含まれるデータがウインド領域
W1とどのように重複しているかの検出は、下記第１式〜
第４式の減算を減算回路48で行うことによって得られ
る。

左 （XW＋８）−XLT …（１） 右 XRT−XW …（２） 上 YW−YT …（３） 下 YB−YW …（４） 上記第１式〜第４式は、ウインド領域W1の左右上下の
縁部61L,61R,61U,61Dと表示領域E1とを比較し、重複し
ているビット数を表す。

したがって第５図の表示領域E1に関しては第１式の結
果が負となり、表示領域E1がウインド領域W1の左側縁部
61Lの外方にあることが判断される。同様にして表示領
域E5,E6,E7はウインド領域W1の右側縁部61R、上側縁部6
1Uおよび下側縁部61Dの外方にあることが判断される。
このような場合、各表示領域E1,E5,E6,E7に関するマス
クパターンとして後述する処理を経て、「00000000」が
得られる。

一方、表示領域E2に関する第１式の演算は、第５図に
示されるようにアドレスXLT＝XW＋３であり、第１式の
演算結果は「５」となる。このように第１式の演算結果
を負の場合と０〜７の範囲内の場合と８以上の場合とに
区分し、負の場合には表示領域E1は左側縁部61Lの外方
にあり、マスクパターンとして「00000000」を発生す
る。８以上の場合には、表示領域E1は左側縁部61の右側
にあり、マスクパターンとして「11111111」が発生され
る。

演算結果が０〜７の範囲の場合には、減算回路48に備
えられる第６図示のデータ変換回路62を用いる。すなわ
ちたとえば３ビットの前記電算結果出力DI2,DI1,DI0に
対してAND回路63、OR回路64、反転回路65および３個ず
つのNOR回路66とNAND回路67とで下記第５式〜第12式の
演算を行い、第１表に示すようなマスクパターンDO7〜D
O0を得るようにしている。

ウインド領域W1の右側縁部61Rと表示領域Ｅとの比較
を行う前記第２式において、演算結果は第１式と同様に
負の場合、０〜７の場合および８以上の場合の３種類に
区分される。負の場合では、第５図表示領域E5の場合の
ように、右側縁部61Rの外方にあり、マスクパターンと
して「00000000」が得られる。また演算結果が８以上で
あれば表示領域E5は右側縁部61Rの左方にあり、マスク
パターンとして「11111111」が発生される。

一方、演算結果が０〜７の場合、減算回路48に備えら
れる第７図示のデータ変換回路68が用いられる。データ
変換回路68は減算結果を表す３ビットのデータDI2,DI1,
DI0に関してOR回路69、AND回路70、反転回路71および３
つずつのNAND回路72とNOR回路73とを用いて、下記第13
式〜第20式に示される演算を行う。

これにより下記第２表に、 に示されるマスクパターンの出力DO7〜DO0を得ている。

ウインド領域W1の上側縁部61Uおよび下側縁部61Dにつ
いては、前記第３式および第４式が０以上の値の場合、
前記アクセス開始位置60のアドレス（XW,YW）は上側縁
部61Uの下方あるいは下側縁部61Dの上方にあることにな
る。

第５図の表示領域E8のように第１式の演算結果が正の
値、第２式の演算結果が負の値となるような場合には、
第１式の演算結果から得られる中間パターン「100000
0」と第２式の演算結果に基づく中間パターン「0000000
1」とが得られた後、これらをそれぞれ反転して得られ
る中間パターン「01111111」，「11111110」に論理積演
算を施し、第５図に示される実際のマスクパターン「01
11110」が得られる。

第８図は縦書きモードの場合の表示例を示す図であ
る。この表示例においてもウインド領域W1,W2が設定さ
れている場合を想定する。ウインド領域W1を規定するウ
インドデータ（XLT,YT），（XRT,YB）と最上位ビットが
アドレス（XW,YW）を有する表示領域E1との前述した減
算処理は、下記第21式〜第24式に基づいて行われる。

左 XW−XLT …（21） 右 XRT−XW …（22） 上 （YW＋８）−YT …（23） 下 YB−YW …（24） 第21式および第22式の減算結果の処理については、前
記第３式および第４式の減算結果の処理と同様な処理が
行われる。また第23式および第24式の処理については、
前記第１式および第２式の減算処理と同様な処理が行わ
れる。

すなわち第23式の演算結果は、表示領域E1の場合負で
あり、演算結果として中間パターン「11111111」が得ら
れ、これを反転してマスクパターン「00000000」が得ら
れる。演算結果が０〜７の数値の場合には、これらの数
値を表す３ビットのデータDI0,DI1,DI2に関して、前記
第５式〜第12式の演算処理が行われ、第１表に示される
演算結果が得られ、これが反転されて表示領域E2,E3な
どに図示するマスクパターンが得られる。

演算結果が８以上の場合は、表示領域E3のようにウイ
ンド領域W1内となり、中間パターン「00000000」が得ら
れ、これを反転してマスクパターン「11111111」が得ら
れる。

下側縁部61Dとの比較は前記第24式で行われ、演算結
果が負の場合には表示領域E5のように全て範囲外とな
り、中間パターン「11111111」が得られ、これを反転し
てマスクパターン「00000000」が得られる。演算結果が
０〜７の場合は、前記第13式〜第20式の演算が行われ、
第２表に示す８ビットの演算結果が得られる。表示領域
E4の場合では演算結果は「２」であり、第２表から中間
パターン「00011111」が得られ、これを反転してマスク
パターン「11100000」が得られる。演算結果が８以上の
場合には、表示領域E3のように全て範囲内となる。

第９図は第２図示の液晶表示装置11の表示領域59にお
いて複数枚のウインド領域W1,W2,W3が重なって設定され
ている場合を示す図である。このとき、第４図のウイン
ドポインタレジスタ51に記憶されるウインドポインタWP
は、重なったウインド領域Ｗのうち、重なった順序で上
にあるウインド領域ほどウインドポインタWPの値は小さ
くなる。すなわち本実施例では第９図のように表示され
たウインド領域W1〜W3に対して、この順にウインドポイ
ンタWP＝0,1,2がそれぞれ対応付けられる。

第10図は第９図に示されるように最上位ビットを含む
２ビットがウインド領域W3に属し、引続く３ビットがウ
インド領域W2に属し、最下位ビットを含む３ビットがウ
インド領域W1に属する表示領域Ｅを表示領域59中に書込
む操作を説明する図である。このとき第10図（１）に示
されるように、全ビットが「１」の基準パターン75を第
４図のウインドマスク部55に準備し、ウインド領域W1に
関する表示領域Ｅの前記中間パターン74−１を上述のよ
うな処理手順により作成する。これらを第１重ね合わせ
部54で論理積で重ね合わせる。

これにより得られた中間パターン74aを再びウインド
マスク部55に記憶し、ウインド領域W2に関して表示領域
Ｅに関する前記中間パターン74−２を作成する。これと
前記中間パターン74aとを再び第１重ね合わせ部54で論
理積で重ね合わせ、中間パターン74bを得る。またウイ
ンド領域W3に関して前記中間パターン74−３を作成し、
中間パターン74−３の反転パターンと前記中間パターン
74bとを第１重ね合わせ部54で重ね合わせる。このよう
にして最終的なマスクパターン76が得られる。

第10図（２）は第９図の表示領域Ｅのウインド領域W2
から３〜５ビット目にデータを書込み／読込みを行う場
合であり、第４図のカレントウインドポインタ52にはウ
インドポインタWP＝１が設定される。表示領域Ｅとウイ
ンド領域W1とに関して、たとえば図示の中間パターン74
−１を作成し、マスクパターンメモリ50に記憶する。次
にウインド領域W2に関し、たとえば図示の中間パターン
74−２を作成し、これを反転したパターンをマスクパタ
ーンメモリ50に格納する。この後、第１重ね合わせ部54
で基準データ75に対し中間パターン74−１と中間パター
ン74−２の反転パターンとを繰返し重ね合わせ、最終的
なマスクパターン76が得られる。

また第10図（３）は、第９図示の表示領域Ｅにおいて
ウインド領域W1に相当する部分に書込みを行う場合の操
作を示している。ウインド領域W1に関する中間パターン
74−１を作成し、その反転パターンをマスクパターンメ
モリ50に格納する。この後、第１重ね合わせ部54で基準
パターン75と前記反転されたパターンとを論理積で重ね
合わせ、マスクパターン76を得る。

以上のように本実施例では、液晶表示装置11の表示領
域59に複数枚のウインド領域Ｅを設定し、各ウインド領
域Ｅ毎の表示の書込みや表示データの読込みなどを第４
図、第６図および第７図に示される回路構成のハードウ
ェアで実現した。したがってこのようなウインド処理を
ソフトウェア処理で行う場合と比較し、CPU12の高速処
理の必要が解消され、したがって比較的小さい消費電力
でCPU12を動作させることができる。したがってデータ
処理装置２として電池25で駆動される場合であっても、
良好なウインド表示を実現することができる。

発明の効果 請求項１の本発明によれば、データ変換回路62,68を
論理演算素子63〜67,69〜73によって、したがってハー
ドウエアで実現してウインド処理を行うようにしたの
で、全てのウインド処理をソフトウエア処理する構成に
比べて、低い消費電力で行うことができ、たとえば電池
で駆動されるような表示制御回路であっても、ウインド
表示機能を実現することができる。

しかも処理手段12は、表示領域Eiの最端のビットMSB
のアドレスデータ（XW,YW）と、その表示領域Eiの表示
データとを導出すればよく、その表示のためのソフトウ
エア処理が軽減され、高速表示処理を実現することがで
き、また使用性が向上されることになる。

請求項２の本発明によれば、ウインド領域W1〜W3が上
下に複数重なって設定されて表示され、このような構成
においても、請求項１と同様に、データ変換回路62,68
がハードウエアで実現され、また処理回路12のソフトウ
エア処理が軽減されるという優れた効果が達成され、さ
らに、重ね合わせ手段54によって論理積の演算によって
中間のマスクパターン74a,74b,74−１〜74−３を作成
し、最終的なマスクパターン76を得ることができ、この
ようにして比較的単純な論理演算によって、各ウインド
領域W1〜W3内の相互に重なっていない部分に表示データ
を表示させることができるという効果もまた、達成され
る。

【図面の簡単な説明】

第１図は本発明の一実施例に従うコモン駆動回路１のブ
ロック図、第２図はデータ処理装置２のブロック図、第
３図はデータ処理装置２の平面図、第４図はコモン駆動
回路１の構成例を示すブロック図、第５図は横書きモー
ドの表示例を示す図、第６図および第７図はデータ変換
回路62,68をそれぞれ示す図、第８図は縦書きモードの
表示例を示す図、第９図は複数のウインド領域Ｗが重な
った状態を説明する図、第10図はマスクパターン76の作
成処理を説明する図である。 １…コモン駆動回路、２…データ処理装置、11…液晶表
示装置、17…セグメント駆動回路、29…ウインド処理回
路、59…表示領域、Ｗ…ウインド領域

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）Ｘ方向およびＹ方向に画素が配置さ
   れ、画素に表示データを表示する表示装置11と、 （ｂ）ウインドポインタメモリ47であって、 表示装置11に、Ｘ方向およびＹ方向に沿う各辺を有する
   矩形のウインド領域Ｗを規定する対角線方向の一対の隅
   のアドレス（XLT,YT）、（XRT,YB）をストアするウイン
   ドポインタメモリ47と、 （ｃ）処理手段12であって、 第１複数のビットから成る表示領域Eiの最端のビットMS
   Bのアドレスデータ（XW,YW）と、 そのアドレスデータ（XW,YW）を有する表示領域Eiの表
   示データとを導出し、 表示領域Eiの各ビットは、表示装置11の各画素にそれぞ
   れ対応している処理手段12と、 （ｄ）減算手段48であって、 ウインドポインタメモリ47からの一対の隅のアドレス
   （XLT,YT）、（XRT,YB）と、処理手段12からの最端のア
   ドレスデータ（XW,YW）とのＸ座標値XLT,XRT;XWの減
   算、およびＹ座標値YT,YB;YWの減算を行い、 各減算結果出力を、第２複数の並列ビットDI0〜DI2で導
   出する減算手段48と、 （ｅ）データ変換回路62,68であって、 前記演算結果出力DI0〜DI2が与えられる第３複数の論理
   演算素子63〜67,69〜73から成り、 前記表示領域Eiを構成するビットのうち、ウインド領域
   Ｗの内方にあるビットに対応して一方の論理値とし、外
   方にあるビットに対応して他方の論理値とするマスクパ
   ターンを、前記第１複数の並列ビットDO7〜DO0で導出す
   るデータ変換回路62,68と、 （ｆ）処理手段12からの表示領域Eiの表示データと、デ
   ータ変換回路62,68からのマスクパターンとの各ビット
   毎の論理演算を行ってウインド領域Ｗ内に表示すべき表
   示データを表示装置11に与える手段とを含むことを特徴
   とする表示制御装置。
2. 【請求項２】（ａ）Ｘ方向およびＹ方向に画素が配置さ
   れ、画素に表示データを表示する表示装置11と、 （ｂ）ウインドポインタメモリ47であって、 表示装置11に、Ｘ方向およびＹ方向に沿う各辺を有する
   矩形の複数の重なって設定されたウインド領域W1〜W3を
   規定し、 各ウインド領域W1〜W3を規定する対角線方向の一対の隅
   のアドレス（XLT,YT）、（XRT,YB）をストアするウイン
   ドポインタメモリ47と、 （ｃ）処理手段12であって、 第１複数のビットから成る表示領域Ｅの最端のビットMS
   Bのアドレスデータ（XW,YW）と、 そのアドレスデータ（XW,YW）を有する表示領域Ｅの表
   示データとを導出し、 表示領域Ｅの各ビットは、表示装置11の各画素にそれぞ
   れ対応している処理手段12と、 （ｄ）ウインド領域W1〜W3の重なった順序で、各ウイン
   ド領域W1〜W3にウインドポインタ（WP＝0,1,2）を対応
   づけるウインドポインタレジスタ51と、 （ｅ）減算手段48であって、 各ウインド領域W1〜W3毎に、ウインドポインタメモリ47
   からの一対の隅のアドレス（XLT,YT）、（XRT,YB）と、
   処理手段12からの最端のアドレスデータ（XW,YW）との
   Ｘ座標値XLT,XRT;XWの減算、およびＹ座標値YT,YB;YWの
   減算を行い、 各減算結果出力を、第２複数の並列ビットDI0〜DI2で導
   出する減算手段48と、 （ｆ）データ変換回路62,68であって、 前記演算結果出力DI0〜DI2が与えられる第３複数の論理
   演算素子63〜67,69〜73から成り、 前記表示領域Ｅを構成するビットのうち、ウインド領域
   Ｗの内方にあるビットに対応して一方の論理値（たとえ
   ば「１」）とし、外方にあるビットに対応して他方の論
   理値（たとえば「０」）とするマスクパターンを、前記
   第１複数の並列ビットDO7〜DO0で導出するデータ変換回
   路62,68と、 （ｇ）重ね合わせ手段54であって、 ウインドポインタレジスタ51の出力に応答し、上から下
   に重なった順序で各ウインド領域W1〜W3と表示領域Ｅと
   に関して減算手段48とデータ変換回路62,68とによって
   中間のマスクパターン74a,74b,74−１〜74−３を順次的
   に作成し、 各ウインド領域W1〜W3に対応して得られた中間のマスク
   パターン74a,74b,74−１〜74−３を、各ビット毎に論理
   積で重ね合わせて最終的なマスクパターン76を得る重ね
   合わせ手段54と、 （ｈ）処理手段12からの表示領域Ｅの表示データと、重
   ね合わせ手段54からの前記最終的なマスクパターン76と
   の各ビット毎の論理演算を行ってウインド領域W1〜W3内
   に表示すべき表示データを表示装置11に与える手段とを
   含むことを特徴とする表示制御装置。