JP2723054B2

JP2723054B2 - 電荷転送素子

Info

Publication number: JP2723054B2
Application number: JP6239929A
Authority: JP
Inventors: 顕人田邊
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-10-04
Filing date: 1994-10-04
Publication date: 1998-03-09
Anticipated expiration: 2013-03-09
Also published as: JPH08107201A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷検出部容量の小さ
い電荷転送素子に関する。

【０００２】

【従来の技術】従来、電荷転送素子の出力構造として、
浮遊拡散層法と呼ばれる電荷検出方式に基づく構造が適
用されてきた。

【０００３】図１６，図１７は、従来の浮遊拡散層法に
基づく構造の模式的平面図およびそのＸ−Ｘ′線の断面
図である。この従来例は、Ｎ型半導体基板１上に形成さ
れたＰ型ウェル２中に、Ｎ型チャネル領域３を有する、
いわゆるＮチャネル埋め込み型電荷転送素子を示してい
る。Ｎ型チャネル領域３は、Ｐ型素子分離領域９で区画
されている。この構造においては、Ｎ型チャネル領域３
と電荷転送ゲート電極群４１〜４３と出力ゲート電極５
で構成される電荷転送レジスタに隣接して、Ｎ型浮遊拡
散領域１１、Ｎ型リセットチャネル領域７およびＮ型の
リセットドレイン領域８が設けられ、さらにＮ型リセッ
トチャネル領域７上にリセットゲート電極６が設けら
れ、出力増幅器１０がＮ型浮遊拡散領域１１に接続され
ている。

【０００４】次に、この電荷転送素子の駆動方法につい
て説明する。図１８は、駆動電圧のタイミングチャート
を示す。電荷転送ゲート電極群の最終の電荷転送ゲート
電極４３には図１８（ａ）のφＨパルス、出力ゲート電
極５には図１８（ｂ）のＶＯＧ電圧、リセットゲート電
極６には図１８（ｃ）のφＲパルス、そしてリセットド
レイン領域８には図１８（ｄ）のＶＲＤ電圧がそれぞれ
印加される。この図の電圧波形は、時刻Ｔ１からＴ５ま
での期間を１周期とする周期波形となっており、φＨパ
ルスがハイレベルである時刻Ｔ１からＴ４までの期間に
含まれる時刻Ｔ２からＴ３までの期間では、φＲパルス
がハイレベルでありそれ以外ではローレベルである。

【０００５】信号電荷は、以下のようにして検出され
る。図１８のｔ１およびｔ３における、図１７中Ｅ−
Ｅ′線で示した線に沿った領域の電位図を図１９に示
す。時刻Ｔ１からＴ４までの期間に電荷転送ゲート電極
４３の直下に蓄積された信号電荷Ａは、時刻Ｔ４からＴ
５までの期間に、図１９（ｂ）に示すように、Ｎ型浮遊
拡散領域１１に転送され、信号電荷蓄積に伴うＮ型浮遊
拡散領域１１の電位変動が出力増幅器１０により検出さ
れる。この信号電荷の検出は周期的に行われるため、各
周期毎に時刻Ｔ１からＴ４までの信号電荷の転送されな
い期間内に、検出済みの信号電荷をリセットドレイン領
域８に吸収させ、Ｎ型浮遊拡散領域１１をリセットする
駆動が行われる。このリセット動作のためにリセットゲ
ート電極６に印加されるパルスが、図１８（ｃ）のφＲ
パルスである。φＲパルスがハイレベルである時刻ｔ１
においては、図１９（ａ）に示すようにＮ型リセットチ
ャネル領域７が導通状態となり、Ｎ型浮遊拡散領域１１
の電位はリセットドレイン領域８の電位と同電位にリセ
ットされる。

【０００６】

【発明が解決しようとする課題】この電荷転送素子の電
荷検出部の検出感度は、電荷検出部容量に反比例し、検
出感度増大のため電荷検出部容量の低減が求められてい
る。電荷検出部容量は、図１６，１７に示すＮ型浮遊拡
散領域１１とＰ型ウェル２間容量Ｃ１、Ｎ型浮遊拡散領
域１１とＰ型素子分離領域９間容量Ｃ２、Ｎ型浮遊拡散
領域１１と出力ゲート電極５間容量Ｃ３１、Ｎ型浮遊拡
散領域１１とリセットゲート電極６間容量Ｃ３２、出力
−出力増幅器間配線１２と出力ゲート電極５間容量Ｃ４
１、同配線１２とリセットゲート電極６間容量Ｃ４２、
同配線１２とＰ型素子分離領域９間容量Ｃ５および出力
増幅器１０の入力容量の和である。電荷検出部容量の低
減には、上記の各成分の削減が必要であるが、割合の大
きなＮ型浮遊拡散領域１１の縮小が有効である。しか
し、電荷転送方向の長さＬの縮小は、Ｌの減少に伴い、
出力−出力増幅器間配線１２と出力ゲート電極５間容量
Ｃ４１および同配線１２とリセットゲート電極６間容量
Ｃ４２が増加するので、ある値よりは小さくできないと
いう欠点がある。

【０００７】本発明の目的は、上述の課題に鑑み、出力
ゲート電極またはリセットゲート電極に関する容量、即
ちＣ３１，Ｃ３２，Ｃ４１，Ｃ４２を削減し、電荷検出
感度の向上した電荷転送素子を提供することにある。

【０００８】

【課題を解決するための手段】本願の第１の発明は、第
１導電型の半導体ウェル上に形成され、かつ第１導電型
の素子分離領域によって分離されたチャネル領域とこの
チャネル領域上に配列された電荷転送ゲート群を備えた
電荷転送素子において、前記電荷転送ゲート群と隣接し
た出力ゲートと、出力ゲートと隣接した浮遊拡散層と、
浮遊拡散層に隣接して第１導電型と反対の導電型である
第２導電型のリセットゲート埋込み領域とその上部に前
記素子分離領域と電気的に接続された第１導電型領域が
半導体基板表面に形成された仮想リセットゲート領域
と、第２導電型のリセットドレイン領域と、このリセッ
トドレイン領域と前記仮想リセットゲート領域との間に
設けられたリセットチャネル領域と、このリセットチャ
ネル領域上に設けられたリセットゲートと、前記浮遊拡
散層に接続された出力増幅器とを有することを特徴とし
ている。

【０００９】本願の第２の発明は、第１導電型の半導体
ウェル上に形成され、かつ第１導電型の素子分離領域に
よって分離されたチャネル領域とこのチャネル領域上に
配列された電荷転送ゲート群を備えた電荷転送素子にお
いて、前記電荷転送ゲート群と隣接した出力ゲートと、
出力ゲートと隣接した浮遊拡散層と、浮遊拡散層に隣接
して第１導電型と反対の導電型である第２導電型のリセ
ットゲート埋込み領域とその上部に前記素子分離領域と
電気的に絶縁された第１導電型領域が半導体基板表面に
形成された接合リセットゲート領域と、この接合リセッ
トゲート領域の表面の第１導電型領域とコンタクトを介
して電気的に接続されたリセット配線と、リセットゲー
ト埋込み領域に隣接した第２導電型のリセットドレイン
領域と、前記浮遊拡散層に接続された出力増幅器とを有
することを特徴としている。

【００１０】本願の第３の発明は、第１導電型の半導体
ウェル上に形成され、かつ第１導電型の素子分離領域に
よって分離された、第一導電型と反対の導電型である第
２導電型で形成されたチャネル領域と、このチャネル領
域上に配列された電荷転送ゲート群を備えた電荷転送素
子において、前記電荷転送ゲートに隣接して、前記チャ
ネル領域よりも深く形成された第２導電型の出力ゲート
埋め込み領域と、その上部に前記素子分離領域と電気的
に接続された第１導電型領域が半導体基板表面に形成さ
れた仮想出力ゲート領域と、この仮想出力ゲート領域に
隣接した浮遊拡散層と、第２導電型のリセットドレイン
領域と、このリセットドレイン領域と前記浮遊拡散層と
の間に設けられたリセットゲートと、前記浮遊拡散層に
接続された出力増幅器とを有すること、もしくは第１導
電型の半導体ウェル上に形成され、かつ第１導電型の素
子分離領域によって分離された表面型チャネル領域と、
このチャネル領域上に配列された電荷転送ゲート群を備
えた電荷転送素子において、前記電荷転送ゲートに隣接
して第１導電型と反対の導電型である第２導電型の出力
ゲート埋込み領域と、その上部に前記素子分離領域と電
気的に接続された第１導電型領域が半導体基板表面に形
成された仮想出力ゲート領域と、この仮想出力ゲート領
域に隣接した浮遊拡散層と、第２導電型のリセットドレ
イン領域と、このリセットドレイン領域と前記浮遊拡散
層との間に設けられたリセットゲートと、前記浮遊拡散
層に接続された出力増幅器とを有することを特徴として
いる。

【００１１】

【作用】本発明の構成によれば、浮遊拡散層とリセット
ゲート電極間に、その上部に電極のない仮想ゲート領域
を形成することで、あるいは出力ゲートおよびリセット
ゲートを、それぞれその上部に電極のない仮想出力ゲー
ト領域および接合リセットゲート領域とすることで、出
力ゲート電極またはリセットゲート電極に関する容量が
削減され、電荷検出感度の向上が図れる。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１３】図１，図２は、第１の発明の電荷転送素子
の一実施例を説明するための電荷検出部の平面図および
Ｓ−Ｓ′線断面図である。

【００１４】図１，図２に示すように、Ｎ型半導体基板
１の一主面にＰ型ウェル２、Ｐ型素子分離領域９によっ
て区画されたＮ型チャネル領域３からなる素子形成領域
を形成する。Ｎ型チャネル領域３上に絶縁膜を介して転
送ゲート群４１〜４３と、その最終段に隣接した出力ゲ
ート電極５から構成される電荷転送レジスタを形成す
る。出力ゲート電極５に隣接してＮ型浮遊拡散領域１１
が形成され、出力増幅器１０と接続されている。Ｎ型浮
遊拡散領域１１とリセットゲート電極６の間に、Ｎ型チ
ャネル領域３のＮ型不純物よりも深い濃度プロファイル
を持つＮ型リセットゲート埋込み領域１４と、その表面
にＰ型素子分離領域９と接続されたＰ型リセットゲート
表面領域１３を形成する。このＮ型リセットゲート埋込
み領域１４と表面のＰ型リセットゲート表面領域１３
は、仮想ゲートと呼ばれる構造と同じであるので、仮想
リセットゲート領域１５と呼ぶことにする。ただし、こ
の仮想リセットゲートのチャネル長は１μｍ程度以下
で、リセット時にパンチスルーするように設計される。
リセットゲート電極６は、電荷転送レジスタと同様に、
絶縁膜を介してゲート電極を形成した構成となってお
り、隣接してＮ型のリセットドレイン領域８が設けられ
ている。

【００１５】本実施例では、Ｎ型チャネル領域３上に出
力ゲート電極５を形成して出力ゲートとしているが、図
１０に示す第３の発明のように、出力ゲート電極を持た
ない仮想出力ゲート構造であってもよい。また、本実施
例は、Ｐ型ウェルの上に形成されたＮチャンネル埋込み
電荷転送素子としているが、チャネル領域がＰ型で構成
される表面チャネル型であってもよく、また、各領域の
導電型を反対にすれば、Ｐチャネル電荷転送素子が当然
構成できる。

【００１６】図１，図２に示した電荷転送素子の各電極
に印加する電圧波形のタイミングは、図１８に示した従
来例と同様である。従って、信号電荷転送のタイミング
も従来と同様であるため、説明を省略し、駆動方法の特
徴である各領域の電位関係について詳細に説明する。

【００１７】図１８の時刻ｔ１およびｔ２における、図
２中Ａ−Ａ′線で示した線に沿った領域の電位図を図３
に示す。まず、図３（ａ）に示すように、時刻ｔ１でリ
セットゲートにハイレベルの電圧が印加されている状態
では、リセットゲート下の電位は、リセットドレイン領
域８の電位ＶＲＤと同電位となり、仮想リセットゲート
領域１５は、パンチスルーを起こし、ＶＲＤより若干低
い電位ＶＶＲとなっている。従って、Ｎ型浮遊拡散領域
１１の電位は、このＶＶＲにリセットされるとともに、
時刻Ｔ２以前にＮ型浮遊拡散領域１１に蓄積していた信
号電荷Ｂは、時刻Ｔ２からＴ３までの時間に、すべてリ
セットドレイン領域８に吸収される。次に、リセット動
作終了直後の期間である時刻Ｔ３からＴ４までの期間内
の時刻ｔ２においては、図３（ｂ）に示すように、リセ
ットチャネル領域の電位は、Ｎ型浮遊拡散領域１１の電
位より低く、時刻Ｔ４以降にＮ型浮遊拡散領域１１に転
送される信号電荷を蓄積できる状態となる。仮想リセッ
トゲート下のチャネル電位は、Ｎ型浮遊拡散領域１１の
電位とリセットゲート電極下のチャネル電位の間にな
る。Ｎ型浮遊拡散領域１１の電位は、前述したようにＶ
ＶＲである。

【００１８】図４，図５は、第１の発明の電荷転送素子
の他の実施例を説明するための電荷検出部の平面図およ
びＴ−Ｔ′線断面図である。図１，図２に示した第１の
実施例と異なる点は、浮遊拡散層がＮ型浮遊拡散領域で
はなくて、Ｎ型出力埋込み領域１７の上部にＰ型出力接
触領域１６を形成し、Ｐ型出力接触領域１６と出力増幅
器１０を接続している所である。このような出力構造
は、特願昭６２−２２０６４３号明細書にある。

【００１９】本実施例では、Ｎ型チャネル領域３上に出
力ゲート電極５を形成して出力ゲートとしているが、図
１０に示す第３の発明のように、出力ゲート電極を持た
ない仮想出力ゲート構造であってもよい。また、本実施
例は、Ｐ型ウェルの上に形成されたＮチャンネル埋込み
電荷転送素子としているが、チャネル領域がＰ型で構成
される表面チャネル型であってもよく、また、各領域の
導電型を反対にすれば、Ｐチャネル電荷転送素子が当然
構成できる。

【００２０】本実施例の各電極に印加する電圧波形のタ
イミングは、図１８に示した従来例と同様である。従っ
て、信号電荷転送のタイミングも従来と同様であるた
め、説明を省略し、駆動方法の特徴である各領域の電位
関係について詳細に説明する。

【００２１】図１８の時刻ｔ１およびｔ２における、図
５中Ｂ−Ｂ′線で示した線に沿った領域の電位図を図６
に示す。まず、図６（ａ）に示すように、時刻ｔ１でリ
セットゲートにハイレベルの電圧が印加されている状態
では、リセットゲート下の電位は、リセットドレイン領
域８の電位ＶＲＤと同電位となり、仮想リセットゲート
領域１５は、パンチスルーを起こし、ＶＲＤより若干低
い電位ＶＶＲとなっている。Ｎ型出力埋込み領域１７が
完全空乏化したときのチャネル電位ＶＮＤがＶＶＲより
も低くなるよう駆動電圧を設定すると、Ｎ型出力埋込み
領域１７の電位は、このＶＮＤにリセットされるととも
に、時刻Ｔ２以前にＮ型出力埋込み領域１７に蓄積して
いた信号電荷Ｂは、時刻Ｔ２からＴ３までの時間に、す
べてリセットドレイン領域８に吸収される。次に、リセ
ット動作終了直後の期間である時刻Ｔ３からＴ４までの
期間内の時刻ｔ２においては、図６（ｂ）に示すよう
に、リセットチャネル領域の電位は、Ｎ型出力埋込み領
域１７の電位より低く、時刻Ｔ４以降にＮ型出力埋込み
領域１７に転送される信号電荷を蓄積できる状態とな
る。仮想リセットゲート下のチャネル電位は、Ｎ型出力
埋め込み領域１７の電位とリセットゲート電極下のチャ
ネル電位の間になる。Ｎ型出力埋込み領域１７の電位
は、前述したようにＶＮＤである。

【００２２】第１の実施例では高速駆動には不向きであ
るのに対し、このように出力埋込み領域を完全に空乏化
しているので、第２の実施例では高速駆動にも使用可能
である。また、周期的に繰返されるリセット動作毎に出
力埋込み領域の電位が揺らぐことがなく、リセット雑音
を原理的に除去できる。第２の実施例の本質は、浮遊拡
散層を完全空乏化してリセットする出力構造への適用で
あるので、出力構造として特願昭６３−６６４９９号明
細書のようなショットキ電極を用いる他の方法にも同様
に応用可能である。

【００２３】このように、従来、Ｎ型浮遊拡散領域に隣
接してあったリセットゲート電極を、Ｎ型浮遊拡散領域
から距離を離すことで、電荷検出部容量のうちリセット
ゲート電極に関する容量Ｃ３２，Ｃ４２を減少でき、電
荷検出感度の向上が図れる。さらに、フィードスルー成
分が低減できる。このフィードスルー成分というのは、
浮遊拡散層とリセットパルスとの容量カップリングによ
り、リセット後浮遊拡散層の電位がリセット電位からフ
ィードスルー電位まで下降する電位変化量であり、その
値は、電荷検出部容量のうちリセットゲートに関する容
量を削減することで減少できる。

【００２４】図７，図８は、第２の発明の電荷転送素子
の一実施例を説明するための電荷検出部の平面図および
Ｕ−Ｕ′線断面図である。

【００２５】図７，図８に示すように、Ｎ型半導体基板
１の一主面にＰ型ウェル２、Ｐ型素子分離領域９によっ
て区画されたＮ型チャネル領域３からなる素子形成領域
を形成する。Ｎ型チャネル領域３上に絶縁膜を介して転
送ゲート群４１〜４３と、その最終段に隣接した出力ゲ
ート電極５から構成される電荷転送レジスタを形成す
る。出力ゲート電極５に隣接してＮ型浮遊拡散領域１１
が形成され、出力増幅器１０と接続されている。Ｎ型浮
遊拡散領域１１とリセットドレイン領域８の間に、Ｎ型
チャネル領域３のＮ型不純物よりも深い濃度プロファイ
ルを持つＮ型リセットゲート埋込み領域１４と、その表
面にＰ型素子分離領域９と電気的に絶縁されたＰ型リセ
ットゲート表面領域１３を形成する。このＮ型リセット
ゲート埋込み領域１４と表面のＰ型リセットゲート表面
領域１３は、接合ゲートと呼ばれる構造と同じであるの
で、接合リセットゲート領域２１と呼ぶことにする。Ｐ
型リセットゲート表面領域１３は、コンタクトを介して
リセット配線１８と電気的に接続される。Ｐ型素子分離
領域９とＰ型リセットゲート表面領域１３の間隔は、Ｐ
型リセットゲート表面領域１３にハイレベルの電圧を印
加したときにＰ型素子分離領域９と導通しないような距
離を持ち、Ｐ型リセットゲート表面領域１３にローレベ
ルの電圧を印加したときに最大の信号電荷が転送された
としても、Ｐ型素子分離領域９とＰ型リセットゲート表
面領域１３の間を通して電荷がリセットドレインに漏れ
出ないような距離に設計する。

【００２６】本実施例では、Ｎ型チャネル領域３上に出
力ゲート電極５を形成して出力ゲートとしているが、図
１０に示す第３の発明のように、出力ゲート電極を持た
ない仮想出力ゲート構造であってもよい。また、本実施
例の浮遊拡散層は、Ｎ型浮遊拡散領域で形成している
が、第１の発明の第２の実施例で説明したような出力構
造でも当然よい。さらに、本実施例は、Ｐ型ウェルの上
に形成されたＮチャンネル埋込み電荷転送素子としてい
るが、チャネル領域がＰ型で構成される表面チャネル型
であってもよく、また、各領域の導電型を反対にすれば
Ｐチャネル電荷転送素子が当然構成できる。

【００２７】図７，図８に示した電荷転送素子の各電極
に印加する電圧波形のタイミングは、リセットゲートに
印加する電圧をリセット配線１８に印加するように変更
するだけで、図１８に示した従来例と同様である。従っ
て、信号電荷転送のタイミングも従来と同様であるた
め、説明を省略し、従来例と異なる接合リセットゲート
の電位変化についてのみ記述する。

【００２８】図９に、リセット配線１８に各電圧ＶＲ１
〜ＶＲ３を印加したときの、接合リセットゲート領域下
の電位分布を示す。ＶＲ１からＶＲ３に向かうに従って
電圧が高くなるものとする。図から分かるように、接合
リセットゲートのチャネル電位ＶＶＲ１〜ＶＶＲ３は、
リセット配線の電圧によって制御することができる。従
って、従来のように、リセットゲート電極の電位でリセ
ットゲート下のチャネル電位を制御してリセット動作を
行うのと同様にして、リセットすることができる。リセ
ット配線１８は、Ｐ型リセットゲート表面領域１３とコ
ンタクトをとって、その電位を制御する配線であるの
で、コンタクトの位置は任意である。つまりコンタクト
位置をリセットドレイン領域８付近でとり、Ｎ型浮遊拡
散領域１１とリセット配線１８の距離を大きくすること
ができる。したがって、Ｎ型浮遊拡散領域１１とリセッ
ト配線１８間容量は、Ｎ型浮遊拡散領域１１とリセット
ゲート電極間容量よりも小さくでき、電荷検出感度の向
上が図れる。さらに、フィードスルー成分が低減でき
る。このフィードスルー成分というのは、浮遊拡散層と
リセットパルスとの容量カップリングにより、リセット
後浮遊拡散層の電位がリセット電位からフィードスルー
電位まで下降する電位変化量であり、その値は、電荷検
出部容量のうちリセットゲートに関する容量を削減する
ことで減少できる。

【００２９】図１０，図１１は、第３の発明の電荷転送
素子の一実施例を説明するための電荷検出部の平面図お
よびＶ−Ｖ′線断面図である。

【００３０】図１０，図１１に示すように、Ｎ型半導体
基板１の一主面にＰ型ウェル２、Ｐ型素子分離領域９に
よって区画されたＮ型チャネル領域３からなる素子形成
領域を形成する。Ｎ型チャネル領域３上に絶縁膜を介し
て転送ゲート群４１〜４３から構成される電荷転送レジ
スタを形成する。浮遊拡散層はＮ型浮遊拡散領域１１で
形成され、出力増幅器１０と接続されている。電荷転送
レジスタの最終転送ゲートとＮ型浮遊拡散領域１１の間
に、Ｎ型チャネル領域３のＮ型不純物よりも深い濃度プ
ロファイルを持つＮ型出力ゲート埋込み領域２０と、そ
の表面にＰ型素子分離領域９と接続されたＰ型出力ゲー
ト表面領域１９を形成する。このＮ型出力ゲート埋込み
領域２０とＰ型出力ゲート表面領域１９は、仮想ゲート
と呼ばれる構造と同じであるので、仮想出力ゲート領域
２２と呼ぶことにする。Ｎ型浮遊拡散領域１１とリセッ
トドレイン領域８の間にＮ型リセットチャネル領域７を
形成し、このＮ型リセットチャネル領域７上に電荷転送
レジスタと同様に絶縁膜を介してリセットゲート電極６
が形成されている。

【００３１】本実施例では、Ｎ型チャネル領域３上にリ
セットゲート電極６を形成してリセットゲートとしてい
るが、第１または第２の発明のようなリセットゲート構
造であってもよい。また、本実施例の浮遊拡散層は、Ｎ
型浮遊拡散領域で形成しているが、第１の発明の第２の
実施例で説明したような出力構造でも当然よい。さら
に、本実施例は、Ｐ型ウェルの上に形成されたＮチャン
ネル埋込み電荷転送素子としているが、チャネル領域が
Ｐ型で構成される表面チャネル型であってもよく、ま
た、各領域の導電型を反対にすればＰチャネル電荷転送
素子が当然構成できる。

【００３２】仮想出力ゲート領域２２のＰ型出力ゲート
表面領域１９は、Ｐ型素子分離領域９と接続されている
ので、０Ｖに固定され、仮想出力ゲート領域２２のチャ
ネル電位は、一定電位に固定される。その電位は、従来
と同様に、電荷転送レジスタの転送ゲートにローレベル
を印加したときの転送ゲート下のチャネル電位よりも深
く、転送ゲートにハイレベルを印加しているときに最大
信号電荷が転送されてきても、仮想出力ゲート領域を通
して浮遊拡散層側に漏れ込まないような電位に設計す
る。

【００３３】図１８の時刻ｔ１およびｔ３における、図
１１中Ｄ−Ｄ′線で示した線に沿った領域の電位図を図
１２に示す。転送電極４３にハイレベルの電位が印加さ
れた時刻ｔ１では、最大信号電荷Ａによる電位よりも仮
想出力ゲートのチャネル電位の方が低く、信号電荷が仮
想出力ゲート領域を通して出力側に漏れ込むようなこと
はない。転送電極にローレベルの電位を印加された時刻
ｔ３では、転送電極４３のチャネル電位よりも仮想出力
ゲートのチャネル電位の方が高く、信号電荷はＮ型浮遊
拡散領域１１に転送される。このように、従来存在した
出力ゲート電極をなくすことで、電荷検出部容量のうち
出力ゲート電極に関する容量Ｃ３１，Ｃ４１を除去で
き、電荷検出感度の向上が図れる。

【００３４】第１から第３の発明では、それぞれリセッ
トゲートまたは出力ゲートの一方のゲートに関して電荷
検出部容量の低減が図れることを述べたが、各実施例で
述べたように、当然第１または第２の発明と、第３の発
明を組み合わせることで最大の電荷検出容量の低減が図
れることは明らかである。図１３，図１４は、第２の発
明と第３の発明を組み合わせた一実施例の電荷検出部の
平面およびＷ−Ｗ′断面を示す図である。図１３，図１
４に示すように、Ｎ型半導体基板１の一主面にＰ型ウェ
ル２、Ｐ型素子分離領域９によって区画されたＮ型のチ
ャネル領域３からなる素子形成領域を形成する。Ｎ型チ
ャネル領域３上に絶縁膜を介して転送ゲート群４１〜４
３から構成される電荷転送レジスタを形成する。電荷転
送レジスタと、Ｎ型浮遊拡散領域１１の間に、Ｎ型チャ
ネル領域３のＮ型不純物よりも深い濃度プロファイルを
持つＮ型出力ゲート埋込み領域２０と、その表面にＰ型
素子分離領域９と接続されたＰ型出力ゲート表面領域１
９を形成する。Ｎ型浮遊拡散領域１１は、出力増幅器１
０と接続されている。Ｎ型浮遊拡散領域１１とリセット
ドレイン領域８の間にＮ型チャネル領域３のＮ型不純物
よりも深い濃度プロファイルを持つＮ型リセットゲート
埋込み領域１４と、その表面にＰ型素子分離領域９と電
気的に絶縁されたＰ型リセットゲート表面領域１３を形
成する。Ｐ型リセットゲート表面領域１３はコンタクト
を介してリセット配線１８と電気的に接続される。図か
ら明らかなように、出力ゲート電極とリセットゲート電
極の両方が削除されているので、電荷検出部容量の低減
効果は最大である。

【００３５】浮遊拡散層の長さＬに対する電荷検出部容
量の変化を、従来例と本発明の場合についてプロットす
ると、図１５に示すようになる。出力ゲート電極および
リセットゲート電極のある従来例では、Ｌの減少にとも
ない電荷検出部容量は減少するが、出力−出力増幅器間
配線１２と出力ゲート電極５間容量Ｃ４１および同配線
１２とリセットゲート電極６間容量Ｃ４２が増大するの
で、ある値以下では電荷検出部容量が増加する。これに
対し、本発明の場合には、第１の発明ではリセットゲー
ト電極と浮遊拡散層を離すことで、また第２および第３
の発明ではリセットゲート電極または出力ゲート電極の
削除により、出力−出力増幅器間配線１２と、出力ゲー
ト電極またはリセットゲート電極間を広くできるので、
図１５に示すように浮遊拡散層の長さＬに対する電荷検
出部容量の極小点は、Ｌの小さい方向に移動し、極小値
も小さくなる。第２と第３の発明を組み合わせた場合
は、Ｃ４１，Ｃ４２が削除できるので電荷検出部容量の
低減効果が一番大きい。

【００３６】

【発明の効果】以上に説明したように本発明による電荷
転送素子によれば、浮遊拡散層に隣接して電極のない仮
想リセットゲートまたは接合リセットゲートまたは仮想
出力ゲートが形成されているので、リセットゲート電極
または出力ゲート電極に関する容量が削減され、電荷検
出感度の向上が図れる。さらに、浮遊拡散層の電荷転送
方向の最適長が減少し、電荷検出感度の向上が図れる。
第１および第２の発明では、電荷検出部容量のうちリセ
ットゲートに関する容量を除去でき、フィードスルー成
分が低減できる。

【図面の簡単な説明】

【図１】第１の発明の一実施例の電荷検出部の平面を示
す図である。

【図２】第１の発明の一実施例の電荷検出部のＳ−Ｓ′
断面を示す図である。

【図３】図１８に示した時刻ｔ１およびｔ２における図
２中Ａ−Ａ′線で示した線に沿った領域の電位図を示す
図である。

【図４】第１の発明の他の実施例の電荷検出部の平面を
示す図である。

【図５】第１の発明の他の実施例の電荷検出部のＴ−
Ｔ′断面を示す図である。

【図６】図１８に示した時刻ｔ１およびｔ２における図
５中Ｂ−Ｂ′線で示した線に沿った領域の電位図を示す
図である。

【図７】第２の発明の一実施例の電荷検出部の平面を示
す図である。

【図８】第２の発明の一実施例の電荷検出部のＵ−Ｕ′
断面を示す図である。

【図９】第２の発明の実施例でリセット配線に印加する
電圧をパラメータとして、接合リセットゲート領域下の
深さ方向の電位分布を示す図である。

【図１０】第３の発明の一実施例の電荷検出部の平面を
示す図である。

【図１１】第３の発明の一実施例の電荷検出部のＶ−
Ｖ′断面を示す図である。

【図１２】図１８に示した時刻ｔ１およびｔ３における
図１１中Ｄ−Ｄ′線で示した線に沿った領域の電位図を
示す図である。

【図１３】第２の発明と第３の発明を組み合わせた一実
施例の電荷検出部の平面を示す図である。

【図１４】第２の発明と第３の発明を組み合わせた一実
施例の電荷検出部のＷ−Ｗ′断面を示す図である。

【図１５】浮遊拡散層の長さに対する電荷検出部容量の
変化を従来例と本発明について示す図である。

【図１６】従来の電荷転送素子の電荷検出部の平面を示
す図である。

【図１７】従来の電荷転送素子の電荷検出部のＸ−Ｘ′
断面を示す図である。

【図１８】駆動電圧のタイミングチャートを示す図であ
る。

【図１９】図１８に示した時刻ｔ１およびｔ３における
図１７中Ｅ−Ｅ′線で示した線に沿った領域の電位図を
示す図である。

【符号の説明】

１Ｎ型半導体基板２Ｐ型ウェル３Ｎ型チャネル領域４１，４２，４３電荷転送ゲート群５出力ゲート電極６リセットゲート電極７Ｎ型リセットチャネル領域８リセットドレイン領域９Ｐ型素子分離領域１０出力増幅器１１Ｎ型浮遊拡散領域１２出力−出力増幅器間配線１３Ｐ型リセットゲート表面領域１４Ｎ型リセットゲート埋込み領域１５仮想リセットゲート領域１６Ｐ型出力接触領域１７Ｎ型出力埋込み領域１８リセット配線１９Ｐ型出力ゲート表面領域２０Ｎ型出力ゲート埋込み領域２１接合リセットゲート領域２２仮想出力ゲート領域

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体ウェル上に形成され、
かつ第１導電型の素子分離領域によって分離されたチャ
ネル領域とこのチャネル領域上に配列された電荷転送ゲ
ート群を備えた電荷転送素子において、前記電荷転送ゲート群と隣接した出力ゲートと、出力ゲートと隣接した浮遊拡散層と、浮遊拡散層に隣接して第１導電型と反対の導電型である
第２導電型のリセットゲート埋込み領域とその上部に前
記素子分離領域と電気的に接続された第１導電型領域が
半導体基板表面に形成された仮想リセットゲート領域
と、第２導電型のリセットドレイン領域と、このリセットドレイン領域と前記仮想リセットゲート領
域との間に設けられたリセットチャネル領域と、このリセットチャネル領域上に設けられたリセットゲー
トと、前記浮遊拡散層に接続された出力増幅器とを有すること
を特徴とする電荷転送素子。
【請求項２】第１導電型の半導体ウェル上に形成され、
かつ第１導電型の素子分離領域によって分離されたチャ
ネル領域とこのチャネル領域上に配列された電荷転送ゲ
ート群を備えた電荷転送素子において、前記電荷転送ゲート群と隣接した出力ゲートと、出力ゲートと隣接した浮遊拡散層と、浮遊拡散層に隣接して第１導電型と反対の導電型である
第２導電型のリセットゲート埋込み領域とその上部に前
記素子分離領域と電気的に絶縁された第１導電型領域が
半導体基板表面に形成された接合リセットゲート領域
と、この接合リセットゲート領域の表面の第１導電型領域と
コンタクトを介して電気的に接続されたリセット配線
と、リセットゲート埋込み領域に隣接した第２導電型のリセ
ットドレイン領域と、前記浮遊拡散層に接続された出力増幅器とを有すること
を特徴とする電荷転送素子。
【請求項３】第１導電型の半導体ウェル上に形成され、
かつ第１導電型の素子分離領域によって分離された、第
一導電型と反対の導電型である第２導電型で形成された
チャネル領域と、このチャネル領域上に配列された電荷
転送ゲート群を備えた電荷転送素子において、前記電荷転送ゲートに隣接して、前記チャネル領域より
も深く形成された第２導電型の出力ゲート埋め込み領域
と、その上部に前記素子分離領域と電気的に接続された
第１導電型領域が半導体基板表面に形成された仮想出力
ゲート領域と、この仮想出力ゲート領域に隣接した浮遊拡散層と、第２導電型のリセットドレイン領域と、このリセットドレイン領域と前記浮遊拡散層との間に設
けられたリセットゲートと、前記浮遊拡散層に接続された出力増幅器とを有すること
を特徴とする電荷転送素子。
【請求項４】第１導電型の半導体ウェル上に形成され、
かつ第１導電型の素子分離領域によって分離された表面
型チャネル領域と、このチャネル領域上に配列された電
荷転送ゲート群を備えた電荷転送素子において、前記電荷転送ゲートに隣接して第１導電型と反対の導電
型である第２導電型の出力ゲート埋込み領域と、その上
部に前記素子分離領域と電気的に接続された第１導電型
領域が半導体基板表面に形成された仮想出力ゲート領域
と、この仮想出力ゲート領域に隣接した浮遊拡散層と、第２導電型のリセットドレイン領域と、このリセットドレイン領域と前記浮遊拡散層との間に設
けられたリセットゲートと、前記浮遊拡散層に接続された出力増幅器とを有すること
を特徴とする電荷転送素子。
【請求項５】請求項１または２記載の電荷転送素子にお
いて、第２導電型で形成されたチャネル領域を有し、か
つ出力ゲートに代えて、電荷転送ゲートに隣接して、前
記チャネル領域よりも深く形成された第２導電型の出力
ゲート埋込み領域とその上部に素子分離領域と電気的に
接続された第１導電型領域が半導体基板表面に形成され
た仮想出力ゲート領域を有することを特徴とする電荷転
送素子。
【請求項６】請求項１または２記載の電荷転送素子にお
いて、表面型チャネルで形成されたチャネル領域を有
し、かつ出力ゲートに代えて、電荷転送ゲートに隣接し
て、前第２導電型の出力ゲート埋込み領域とその上部に
素子分離領域と電気的に接続された第１導電型領域が半
導体基板表面に形成された仮想出力ゲート領域を有する
ことを特徴とする電荷転送素子。
【請求項７】請求項１、２、３、４，５または６記載の
電荷転送素子において、浮遊拡散層に代えて第２導電型
の出力埋込み領域とその上部に形成された第１導電型の
出力接触領域とを有し、出力増幅器が第１導電型の出力
接触領域に接続されていることを特徴とする電荷転送素
子。