JP2719143B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁膜を介して配線膜を形成した半導体装
置に関するものである。Description: BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device in which a wiring film is formed via an insulating film.
LSIにおけるｎチャンネルMOS−FET素子の製造プロセ
スを第６図に基づいて説明する。The manufacturing process of the n-channel MOS-FET device in the LSI will be described with reference to FIG.
まず、ｐ型シリコン基板11上にゲート電極12を形成
し、ｐ型シリコン基板11におけるゲート電極12の両側部
にソース・ドレイン領域13・13を形成する。次に、一旦
このｐ型シリコン基板11の上面全面を絶縁膜14で覆った
後に、RIE［reactive ion etching］（反応性イオンエ
ッチ）でコンタクトホール15aを開口する。そして、こ
の上面全面をスパッタリングによりAl・Siで覆うことに
より、配線膜16を形成して第６図の状態とする。なお、
この後、配線膜16をパターニングすることにより、ｎチ
ャンネルMOS−FET素子が完成する。First, a gate electrode 12 is formed on a p-type silicon substrate 11, and source / drain regions 13 are formed on both sides of the gate electrode 12 in the p-type silicon substrate 11. Next, once the entire upper surface of the p-type silicon substrate 11 is covered with the insulating film 14, a contact hole 15a is opened by RIE (reactive ion etching). Then, the wiring film 16 is formed by covering the entire upper surface with Al.Si by sputtering to obtain the state shown in FIG. In addition,
Thereafter, by patterning the wiring film 16, an n-channel MOS-FET device is completed.
ところが、近年のように集積回路の集積度が高くなる
と、コンタクトホール15aは、穴径が微細化されアスペ
クト比が大きくなる。しかも、Al・Siのステップカバレ
ージは、スパッタリングによる場合であってもまだ十分
ではない。このため、微細なコンタクトホール15a内で
は、第６図からも明らかなように、穴の内周面に均一な
厚さで配線膜16を形成することができず、この配線膜16
に断線を生じる虞れがあった。However, when the degree of integration of the integrated circuit is increased as in recent years, the diameter of the contact hole 15a is reduced and the aspect ratio is increased. In addition, the step coverage of Al and Si is not yet sufficient even when sputtering is used. For this reason, in the fine contact hole 15a, as is clear from FIG. 6, the wiring film 16 cannot be formed with a uniform thickness on the inner peripheral surface of the hole.
There was a risk of disconnection.
そこで、このような配線膜16の断線を防止するため
に、第７図に示すようなラウンドエッチングによるコン
タクトホール15bの開口が従来より行われていた。この
ラウンドエッチングは、まずHF系のウエットエッチャン
トによる等方性エッチングでコンタクトホール15bを途
中まで開口し、残りをRIEでエッチングする方法であ
る。これにより、コンタクトホール15bの上部の開口径
が広がるので、内周面にも十分な厚さに配線膜16が形成
され、断線を防止することができる。Therefore, in order to prevent such disconnection of the wiring film 16, an opening of the contact hole 15b is conventionally performed by round etching as shown in FIG. This round etching is a method in which a contact hole 15b is partially opened by isotropic etching using an HF-based wet etchant, and the rest is etched by RIE. As a result, the diameter of the opening above the contact hole 15b increases, so that the wiring film 16 is formed to a sufficient thickness also on the inner peripheral surface, and disconnection can be prevented.
しかしながら、このようにコンタクトホール15bをラ
ウンドエッチングによって形成すると、第７図から明ら
かなように、このコンタクトホール15bの開口径が広が
った部分で、ゲート電極12と配線膜16との間に介する絶
縁膜14の膜厚が薄くなる。従って、従来の半導体装置で
は、ステップカバレージを補うことにより絶縁膜14の膜
厚が薄くなるので、絶縁耐圧が低くなるという問題点を
有していた。However, when the contact hole 15b is formed by round etching in this manner, as is apparent from FIG. 7, the insulation between the gate electrode 12 and the wiring film 16 is formed at the portion where the opening diameter of the contact hole 15b is widened. The film 14 becomes thinner. Therefore, the conventional semiconductor device has a problem in that the thickness of the insulating film 14 is reduced by compensating the step coverage, so that the withstand voltage is reduced.
本発明にかかる半導体装置は、上記問題点を解決する
ために、コンタクトホール部を有する絶縁膜と、上記絶
縁膜の下面に設けられた下方導電体層と、上記コンタク
トホール部の内周部を含む上記絶縁膜上に形成されると
ともに、上記コンタクトホール部の下部開口で上記下方
導電体層に接続される、アルミニウム又はアルミニウム
合金からなる配線膜と、上記コンタクトホール部に近接
して設けられるとともに、上記配線膜との間に上記絶縁
膜を有し、且つ、上記配線膜との間の上記絶縁膜の最も
薄い部分の膜厚が3000Å未満となるように形成されたゲ
ート電極とを有する半導体装置において、上記配線膜と
上記絶縁膜との間に、チタンとタングステンとからなる
合金下地層が形成されていることを特徴としている。In order to solve the above problems, a semiconductor device according to the present invention includes an insulating film having a contact hole, a lower conductor layer provided on a lower surface of the insulating film, and an inner peripheral portion of the contact hole. A wiring film made of aluminum or an aluminum alloy connected to the lower conductor layer at a lower opening of the contact hole portion, the wiring film being formed on the insulating film including A semiconductor having the insulating film between the wiring film and a gate electrode formed so that the thickness of the thinnest portion of the insulating film between the wiring film and the wiring film is less than 3000 ° The device is characterized in that an alloy base layer made of titanium and tungsten is formed between the wiring film and the insulating film.
コンタクトホール部の上部開口の面積が下部開口の面
積より大きくなるように形成されていることで、集積度
を高めるためにコンタクトホール部の内径を小さくして
もコンタクトホール部の内周面にも十分な厚みの配線膜
を形成することができ、配線膜の断線を防止することが
できる。Since the area of the upper opening of the contact hole is formed to be larger than the area of the lower opening, even if the inner diameter of the contact hole is reduced to increase the integration degree, A wiring film having a sufficient thickness can be formed, and disconnection of the wiring film can be prevented.
また、配線膜と絶縁膜との間に、チタンとタングステ
ンとからなる合金下地層が形成されていることで、配線
膜が、上記合金下地層を通じて絶縁膜と接するようにな
り、この絶縁膜が薄い場合にも、下方第２導電体層との
間で十分な絶縁耐圧を得ることができる。Further, since the alloy base layer made of titanium and tungsten is formed between the wiring film and the insulating film, the wiring film comes into contact with the insulating film through the alloy base layer, and this insulating film is Even when the thickness is thin, a sufficient withstand voltage can be obtained with the lower second conductive layer.
これにより、集積度を高め、且つ配線膜の断線を防止
するために、下方第２導電体層がコンタクトホール部に
近接して設けられて下方第２導電体層と配線膜との間の
絶縁膜の厚みが減少した場合でも、下方第２導電体層と
配線膜との間に十分な絶縁耐圧を確保することができ
る。Accordingly, in order to increase the degree of integration and prevent disconnection of the wiring film, the lower second conductive layer is provided close to the contact hole, and the insulation between the lower second conductive layer and the wiring film is formed. Even if the thickness of the film is reduced, a sufficient withstand voltage between the lower second conductor layer and the wiring film can be ensured.
本発明の一実施例を第１図に基づいて説明すれば、以
下の通りである。One embodiment of the present invention will be described below with reference to FIG.
実施例はLSI上にｎチャンネルMOS−FET素子を形成し
た場合について示す。The embodiment shows a case where an n-channel MOS-FET device is formed on an LSI.
ｐ型シリコン基板１上には、ゲート電極（下方第２導
電体層）２が形成されている。このゲート電極２は、ポ
リシリコン膜をエッチングによりパターニングしたもの
であり、ｎチャンネルMOS−FET素子のゲートとなる。ま
た、このゲート電極２は、実際には、図示しない薄い酸
化膜を介してｐ型シリコン基板１上に形成されている。
ｐ型シリコン基板１の表層部におけるこのゲート電極２
の両側部には、n+型のソース・ドレイン領域（下方第１
導電体層）３・３が島状に形成されている。これらのソ
ース・ドレイン領域３・３は、ゲート電極２をマスクと
して、ｐ型シリコン基板１の表層部に不純物の拡散を行
ってn+領域としたものであり、ｎチャンネルMOS−FET素
子のソース及びドレインとなる。このｐ型シリコン基板
１の上面全面は、ゲート電極２上も含めて絶縁膜４で覆
われている。この絶縁膜４は、PSG［phospho−silicate
glass］又はBPSG［boro−phospho−silicate glass］
からなる層間絶縁膜である。ただし、この絶縁膜４に
は、ソース・ドレイン領域３・３に通じるコンタクトホ
ール５が開口されている。なお、図面では、一方のコン
タクトホール５のみを示す。このコンタクトホール５
は、HF系のウエットエッチャントによる等方性エッチン
グで絶縁膜４を途中まで穴開けし、残りをRIEでエッチ
ングして開口するラウンドエッチングによって形成され
ている。このため、コンタクトホール５は、上部開口の
面積が下部開口の面積よりも大きくなり、ゲート電極２
との間の絶縁膜４の膜厚が薄くなっている。絶縁膜４上
及びコンタクトホール５の内周面上は、配線膜層６が覆
っている。配線膜層６は、下地層として薄いTi・Ｗ層
（合金下地層）6aを形成し、その上に厚いAl・Si層（配
線膜）6bを形成したものである。なお、この配線膜層６
をパターンニングすれば、ｎチャンネルMOS−FET素子が
完成する。On the p-type silicon substrate 1, a gate electrode (lower second conductor layer) 2 is formed. The gate electrode 2 is obtained by patterning a polysilicon film by etching, and serves as a gate of an n-channel MOS-FET device. The gate electrode 2 is actually formed on the p-type silicon substrate 1 via a thin oxide film (not shown).
The gate electrode 2 on the surface layer of the p-type silicon substrate 1
N + type source / drain regions (lower first
Conductor layers) 3 are formed in an island shape. These source / drain regions 3.3 are formed as n + regions by diffusing impurities into the surface layer of the p-type silicon substrate 1 using the gate electrode 2 as a mask. And drain. The entire upper surface of the p-type silicon substrate 1 is covered with the insulating film 4 including the gate electrode 2. This insulating film 4 is made of PSG [phospho-silicate
glass] or BPSG [boro-phospho-silicate glass]
This is an interlayer insulating film made of However, a contact hole 5 communicating with the source / drain regions 3 is opened in the insulating film 4. In the drawings, only one contact hole 5 is shown. This contact hole 5
Is formed by round etching in which the insulating film 4 is partially opened by isotropic etching using an HF-based wet etchant, and the remainder is etched by RIE to form an opening. For this reason, in the contact hole 5, the area of the upper opening becomes larger than the area of the lower opening, and the gate electrode 2
Is thinner. The wiring film layer 6 covers the insulating film 4 and the inner peripheral surface of the contact hole 5. The wiring film layer 6 is formed by forming a thin Ti.W layer (alloy base layer) 6a as a base layer and forming a thick Al.Si layer (wiring film) 6b thereon. The wiring film layer 6
Is completed, an n-channel MOS-FET device is completed.
上記のように構成されたｎチャンネルMOS−FET素子の
配線膜層６は、Ti・Ｗ層6aを通じて絶縁膜４と接するの
で、ゲート電極２との間でこの絶縁膜４の膜厚が薄い場
合にも十分な絶縁耐圧を得ることができる。Since the wiring film layer 6 of the n-channel MOS-FET element configured as described above is in contact with the insulating film 4 through the Ti.W layer 6a, when the thickness of the insulating film 4 between the wiring film layer 6 and the gate electrode 2 is small. Thus, a sufficient withstand voltage can be obtained.
本実施例と従来例との絶縁耐圧の相違を説明するため
に、第２図及び第３図に示すサンプルを用いて絶縁破壊
強さの測定を行った結果を第４図及び第５図に示す。FIGS. 4 and 5 show the results of measuring the dielectric breakdown strength using the samples shown in FIGS. 2 and 3 to explain the difference in the dielectric strength between the present embodiment and the conventional example. Show.
第２図は、本実施例のｎチャンネルMOS−FET素子を模
式的に示したサンプルである。ここでは、ｐ型シリコン
基板１の表面に熱酸化による酸化膜1aを300Åの厚さで
形成した。また、この酸化膜1aの上面全面には、APCVD
［atomospheric pressure chemical vapor depo−sitio
n］（常圧気相堆積）によりBPSGの絶縁膜４を1000Åの
厚さで形成した。この絶縁膜４の形成後には、950℃及
び30分の温度時間条件でN2アニールを行っている。そし
て、この後、スパッタリングにより絶縁膜４上に配線膜
層６を0.9μｍの厚さで形成した。この配線膜層６は、
まずTi・Ｗ層6aを0.3μｍの厚さに形成し、さらに、そ
の上にAl・Si層6bを0.6μｍの厚さに形成したものであ
る。また、この配線膜層６は、パターニングを行った後
に、440℃の温度条件でN2シンターを行っている。FIG. 2 is a sample schematically showing the n-channel MOS-FET device of this embodiment. Here, an oxide film 1a is formed on the surface of the p-type silicon substrate 1 by thermal oxidation to a thickness of 300 °. APCVD is performed on the entire upper surface of the oxide film 1a.
[Atomospheric pressure chemical vapor depo-sitio
n] (atmospheric pressure vapor deposition) to form an insulating film 4 of BPSG with a thickness of 1000 °. After the formation of the insulating film 4, N 2 annealing is performed at 950 ° C. for 30 minutes. Thereafter, the wiring film layer 6 was formed on the insulating film 4 by sputtering to a thickness of 0.9 μm. This wiring film layer 6
First, a Ti.W layer 6a is formed to a thickness of 0.3 .mu.m, and an Al.Si layer 6b is further formed thereon to a thickness of 0.6 .mu.m. After patterning, the wiring film layer 6 is subjected to N 2 sintering at a temperature of 440 ° C.
第３図は、従来例のｎチャンネルMOS−FET素子を模式
的に示したサンプルである。ｐ型シリコン基板11及び酸
化膜11aは、第２図におけるｐ型シリコン基板１及び酸
化膜1aと同様に形成した。絶縁膜14も第２図における絶
縁膜４と同様ではあるが、1000Åの他に、2000Å及び30
00Åの厚さのものを３種類用意した。また、配線膜16
は、0.9μｍの厚さを全てAl・Si層で形成している。N2
アニール及びN2シンターは、同様の条件で行った。FIG. 3 is a sample schematically showing a conventional n-channel MOS-FET device. The p-type silicon substrate 11 and the oxide film 11a were formed in the same manner as the p-type silicon substrate 1 and the oxide film 1a in FIG. The insulating film 14 is the same as the insulating film 4 in FIG.
Three types having a thickness of 00 mm were prepared. In addition, the wiring film 16
Has a thickness of 0.9 μm and is entirely formed of an Al.Si layer. N 2
Annealing and N 2 sintering were performed under the same conditions.
第４図は、第２図に示す本実施例のサンプルを用いて
絶縁破壊強さの測定を行った結果を示すヒストグラムで
ある。この場合、絶縁膜４が1000Åであっても、９〜12
MV/cm程度の良好な絶縁耐圧が得られた。FIG. 4 is a histogram showing the results of measurement of dielectric breakdown strength using the sample of the present embodiment shown in FIG. In this case, even if the insulating film 4 is 1000
A good withstand voltage of about MV / cm was obtained.
第５図（ａ）は、第３図に示す従来例のサンプルのう
ち、絶縁膜14の膜厚が1000Åである場合について絶縁破
壊強さの測定を行った結果を示すヒストグラムである。
この場合には、1MV/cm程度でほとんどがショートしてい
る。また、第５図（ｂ）（ｃ）は、同じく絶縁膜14の膜
厚がそれぞれ2000Å及び3000Åである場合について絶縁
破壊強さの測定を行った結果を示すヒストグラムであ
る。これらのヒストグラムから明らかなように、絶縁膜
14の膜厚は2000Å程度では不十分であり、少なくとも30
00Å以上なければ、十分な絶縁耐圧を確保することがで
きない。FIG. 5 (a) is a histogram showing the results of measurement of the dielectric breakdown strength of the sample of the conventional example shown in FIG. 3 when the thickness of the insulating film 14 is 1000 °.
In this case, almost all are short-circuited at about 1 MV / cm. FIGS. 5 (b) and 5 (c) are histograms showing the results of measurement of dielectric breakdown strength when the film thickness of the insulating film 14 is 2000 ° and 3000 °, respectively. As can be seen from these histograms,
The film thickness of 14 is not enough at about 2000Å, at least 30
If it is not more than 00 °, a sufficient withstand voltage cannot be ensured.
以上の結果から、本実施例の配線膜層６を用いたｎチ
ャンネルMOS−FET素子は、絶縁膜４の膜厚が３分の１程
度であっても、従来例以上の絶縁耐圧を得ていることが
分かる。From the above results, the n-channel MOS-FET device using the wiring film layer 6 of the present embodiment can obtain a higher withstand voltage than the conventional example even if the thickness of the insulating film 4 is about 1/3. You can see that there is.
従って、ラウンドエッチングによりコンタクトホール
５の上部の開口径を広くしたために絶縁膜４の膜厚が減
少した場合にも、ゲート電極２と配線膜層６との間は十
分な絶縁耐圧を確保することができることになる。Therefore, even when the thickness of the insulating film 4 is reduced due to the increase in the opening diameter of the upper portion of the contact hole 5 due to the round etching, a sufficient withstand voltage between the gate electrode 2 and the wiring film layer 6 is ensured. Can be done.
本発明に係る半導体装置は、以上のように、コンタク
トホール部を有する絶縁膜と、上記絶縁膜の下面に設け
られた下方導電体層と、上記コンタクトホール部の内周
部を含む上記絶縁膜上に形成されるとともに、上記コン
タクトホール部の下部開口で上記下方導電体層に接続さ
れる、アルミニウム又はアルミニウム合金からなる配線
膜と、上記コンタクトホール部に近接して設けられると
ともに、上記配線膜との間に上記絶縁膜を有し、且つ、
上記配線膜との間の上記絶縁膜の最も薄い部分の膜厚が
3000Å未満となるように形成されたゲート電極とを有す
る半導体装置において、上記配線膜と上記絶縁膜との間
に、チタンとタングステンとからなる合金下地層が形成
されている構成である。As described above, the semiconductor device according to the present invention includes the insulating film having the contact hole, the lower conductor layer provided on the lower surface of the insulating film, and the insulating film including the inner peripheral portion of the contact hole. A wiring film made of aluminum or an aluminum alloy, which is formed above and connected to the lower conductor layer at a lower opening of the contact hole portion; Having the insulating film between
The thickness of the thinnest part of the insulating film between the wiring film and the insulating film is
In a semiconductor device having a gate electrode formed to be less than 3000 °, an alloy base layer made of titanium and tungsten is formed between the wiring film and the insulating film.
これにより、高集積度を高め、且つ、配線膜の断線を
防止するために、ゲート電極がコンタクトホール部に近
接して設けられて、ゲート電極と配線膜との間の絶縁膜
の厚みが減少した場合でも、ゲート電極と配線膜との間
に十分な絶縁耐圧を確保することができるという効果を
奏する。As a result, the gate electrode is provided close to the contact hole to increase the degree of integration and prevent disconnection of the wiring film, and the thickness of the insulating film between the gate electrode and the wiring film is reduced. In this case, there is an effect that a sufficient withstand voltage can be secured between the gate electrode and the wiring film.
また、この効果は、配線膜のステップカバレージを補
うために絶縁膜が薄くなった場合のみならず、半導体装
置における全ての配線膜に有効である。This effect is effective not only when the thickness of the insulating film is reduced to compensate for the step coverage of the wiring film but also for all the wiring films in the semiconductor device.
第１図は本発明の一実施例を示すものであって、LSIに
おけるFET素子部の部分縦断面図である。第２図乃至第
５図は本発明と従来例との比較を示すものであって、第
２図は本発明による電極構造を示す部分縦断面図、第３
図は従来例による電極構造を示す部分縦断面図、第４図
は本発明の場合の絶縁耐圧を示すヒストグラム、第５図
（ａ）〜（ｃ）は従来例の場合の絶縁耐圧を示すヒスト
グラムである。第６図及び第７図は従来例を示すもので
あって、第６図はLSIにおけるFET素子部の部分縦断面
図、第７図はコンタクトホールをラウンドエッチングに
より形成したFET素子部の部分縦断面図である。 １はｐ型シリコン基板、２はゲート電極（下方第２導電
体層）、３はソース・ドレイン領域（下方第１導電体
層）、４は絶縁膜、５はコンタクトホール（コンタクト
ホール部）、６は配線膜層、6aはTi・Ｗ層（合金下地
層）、6bはAl・Si層（配線膜）である。FIG. 1 shows an embodiment of the present invention and is a partial longitudinal sectional view of an FET element portion in an LSI. 2 to 5 show a comparison between the present invention and a conventional example. FIG. 2 is a partial longitudinal sectional view showing an electrode structure according to the present invention, and FIG.
FIG. 4 is a partial longitudinal sectional view showing an electrode structure according to a conventional example, FIG. 4 is a histogram showing the withstand voltage in the case of the present invention, and FIGS. 5 (a) to 5 (c) are histograms showing the withstand voltage in the conventional example. It is. 6 and 7 show a conventional example. FIG. 6 is a partial longitudinal sectional view of an FET element portion in an LSI. FIG. 7 is a partial longitudinal sectional view of an FET element portion in which a contact hole is formed by round etching. FIG. 1 is a p-type silicon substrate, 2 is a gate electrode (lower second conductive layer), 3 is a source / drain region (lower first conductive layer), 4 is an insulating film, 5 is a contact hole (contact hole portion), 6 is a wiring film layer, 6a is a Ti.W layer (alloy base layer), and 6b is an Al.Si layer (wiring film).
Claims (1)
形成されるとともに、上記コンタクトホール部の下部開
口で上記下方導電体層に接続される、アルミニウム又は
アルミニウム合金からなる配線膜と、 上記コンタクトホール部に近接して設けられるととも
に、上記配線膜との間に上記絶縁膜を有し、且つ、上記
配線膜との間の上記絶縁膜の最も薄い部分の膜厚が3000
Å未満となるように形成されたゲート電極とを有する半
導体装置において、 上記配線膜と上記絶縁膜との間に、チタンとタングステ
ンとからなる合金下地層が形成されていることを特徴と
する半導体装置。An insulating film having a contact hole, a lower conductor layer provided on a lower surface of the insulating film, and an insulating film including an inner peripheral portion of the contact hole, A wiring film made of aluminum or an aluminum alloy, which is connected to the lower conductor layer at a lower opening of the contact hole portion, and the insulating film is provided between the wiring film and the wiring film, which is provided close to the contact hole portion. And the thickness of the thinnest portion of the insulating film between the wiring film and the insulating film is 3000
A semiconductor device having a gate electrode formed to be less than Å, wherein an alloy base layer made of titanium and tungsten is formed between the wiring film and the insulating film. apparatus.
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| JP63020474A JP2719143B2 (en) | 1988-01-29 | 1988-01-29 | Semiconductor device |
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| JPH01194441A JPH01194441A (en) | 1989-08-04 |
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|---|---|---|---|---|
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| JP2808591B2 (en) * | 1987-11-27 | 1998-10-08 | ソニー株式会社 | Semiconductor device |
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1988
- 1988-01-29 JP JP63020474A patent/JP2719143B2/en not_active Expired - Fee Related
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