JP3182168B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor deviceInfo
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Description
［発明の目的］ [Object of the invention]
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
及び半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
【０００２】[0002]
【従来の技術】従来の技術について図１１〜図１４を用
いて説明する。2. Description of the Related Art A conventional technique will be described with reference to FIGS.
【０００３】従来の半導体装置の製造方法はシリコン基
板301 上に絶縁膜となる酸化膜302を熱酸化により100
オングストロ−ム程度形成し、この酸化膜302 上に、減
圧ＣＶＤ法を用いて燐を導入した多結晶シリコン層303
を4000オングストロ−ム程度堆積させる。この多結晶シ
リコン層303 はゲ−ト電極として使用する。また、この
多結晶シリコン層303 を第１の導電層とする。その後、
フォトリソグラフィ−技術を用いてレジストパタ−ン30
4 を第１の導電層である多結晶シリコン層303上に形成
し、このレジストパタ−ン304 をマスクにして第１の導
電層である多結晶シリコン層303 をＣＤＥ法によって図
１１の様に加工する。In a conventional method of manufacturing a semiconductor device, an oxide film 302 serving as an insulating film is formed on a silicon substrate 301 by thermal oxidation.
Angstrom layer is formed, and a polycrystalline silicon layer 303 doped with phosphorus by low pressure CVD is formed on the oxide film 302.
Is deposited for about 4000 angstroms. This polycrystalline silicon layer 303 is used as a gate electrode. This polycrystalline silicon layer 303 is used as a first conductive layer. afterwards,
Resist pattern 30 using photolithography technology
4 is formed on the polycrystalline silicon layer 303 as the first conductive layer, and using this resist pattern 304 as a mask, the polycrystalline silicon layer 303 as the first conductive layer is processed as shown in FIG. I do.
【０００４】次に、レジスト304 を除去し、第１の導電
層である多結晶シリコン層303 を上層配線である多結晶
シリコン層306 と絶縁するために、第１の導電層である
多結晶シリコン層303 を熱酸化して1000オングストロ−
ム程度の酸化膜305 を形成させ、この酸化膜305 上に燐
を導入した多結晶シリコン層306 を4000オングストロ−
ム程度堆積させる。その後、フォトリソグラフィ−技術
を用いてレジストパタ−ン307 を多結晶シリコン層306
上に形成し、レジストパタ−ン307 をマスクにして多結
晶シリコン層306 を反応性イオンエッチング技術により
加工して配線層を形成し、図１２に至る。Next, in order to remove the resist 304 and to insulate the polycrystalline silicon layer 303 as the first conductive layer from the polycrystalline silicon layer 306 as the upper wiring, the polycrystalline silicon as the first conductive layer is formed. Layer 303 is thermally oxidized to 1000 Å
An oxide film 305 having a thickness of about 4,000 Å is formed, and a polycrystalline silicon layer 306 into which phosphorus has been introduced is
About a second. Thereafter, a resist pattern 307 is formed on the polycrystalline silicon layer 306 by photolithography.
Then, the polysilicon layer 306 is processed by the reactive ion etching technique using the resist pattern 307 as a mask to form a wiring layer.
【０００５】続いて、レジスト307 を除去し、多結晶シ
リコン306を第２の導電層であるアルミニウム配線層と
絶縁するために、熱酸化を用いて酸化膜308 を1000オン
グストロ−ム程度形成する。その後、その上に常圧ＣＶ
Ｄ法を用いて、1000オングストロ−ムの酸化膜309 と50
00オングストロ−ムのＢＰＳＧ膜310 を順次堆積させ
る。その後、第２の導電層であるアルミニウム配線層と
多結晶シリコン層303 を接続するために、レジストパタ
−ン311 をＢＰＳＧ膜310上に形成し、反応性イオンエ
ッチング技術によりコンタクトホ−ル312 を形成し、図
１３に至る。その後、レジストパタ−ン311 を除去し、
ＢＰＳＧ膜310 上に第２の導電層であるアルミニウム配
線層を形成する。Subsequently, in order to remove the resist 307 and to insulate the polycrystalline silicon 306 from the aluminum wiring layer which is the second conductive layer, an oxide film 308 is formed to a thickness of about 1000 angstroms using thermal oxidation. After that, the normal pressure CV
Using Method D, 1000 Å oxide films 309 and 50
A BPSG film 310 of 100 Å is sequentially deposited. Thereafter, a resist pattern 311 is formed on the BPSG film 310 to connect the aluminum wiring layer, which is the second conductive layer, to the polycrystalline silicon layer 303, and a contact hole 312 is formed by a reactive ion etching technique. Then, FIG. 13 is reached. After that, the resist pattern 311 is removed,
On the BPSG film 310, an aluminum wiring layer as a second conductive layer is formed.
【０００６】しかしながら、以上述べた従来の技術で、
図１２に示した様に多結晶シリコン層306 と多結晶シリ
コン層306 とは相互に段差が生じるために、リソグラフ
ィ−技術を用いてレジストパタ−ン311 を形成する際
に、レジストの深さにより多結晶シリコン層306 の配線
パタ−ンの寸法に違いが出てくる。この問題点を解消し
ようと、多結晶シリコン層306 の段差を小さくするため
に第１の導電層である多結晶シリコン層303の膜厚を薄
くしようとするが、コンタクトホ−ル312 を形成する際
に、図１４の様に第１の導電層である多結晶シリコン層
303 に突き抜けが生じる。この第１の導電層の突き抜け
により、第２の導電層であるアルミニウム配線層と半導
体基板301 とがショ−トし、第１の導電層である多結晶
シリコン配線層303 と第２の導電層であるアルミニウム
配線層との接触抵抗値が増大し、半導体装置としての機
能を著しく低下させている。[0006] However, with the above-mentioned conventional technology,
As shown in FIG. 12, since the polycrystalline silicon layer 306 and the polycrystalline silicon layer 306 have a step difference from each other, when the resist pattern 311 is formed by using the lithography technique, the polycrystalline silicon layer 306 varies depending on the depth of the resist. The size of the wiring pattern of the crystalline silicon layer 306 differs. To solve this problem, the thickness of the polycrystalline silicon layer 303, which is the first conductive layer, is reduced in order to reduce the level difference of the polycrystalline silicon layer 306, but a contact hole 312 is formed. At this time, as shown in FIG. 14, the first conductive layer is a polycrystalline silicon layer.
Penetration occurs at 303. Due to the penetration of the first conductive layer, the aluminum wiring layer, which is the second conductive layer, and the semiconductor substrate 301 are short-circuited, and the polycrystalline silicon wiring layer 303, which is the first conductive layer, and the second conductive layer , The contact resistance with the aluminum wiring layer increases, and the function as a semiconductor device is remarkably reduced.
【０００７】[0007]
【発明が解決しようとする課題】従来技術の半導体装置
の製造工程では、多層配線を形成する際に、配線間に段
差が生じ、配線の寸法が違ってくるため、第１の導電層
である多結晶シリコン層303 の膜厚を薄くしようとす
る。しかし、コンタクトホ−ル312 の形成時に、第１の
導電層である多結晶シリコン層303 の膜厚が薄いことか
ら、突き抜けが生じる。この第１の導電層である多結晶
シリコン層303 の突き抜けが原因となり、第１の導電層
である多結晶シリコン層303 と半導体基板301 とのショ
−ト、および第２の導電層であるアルミニウム配線層31
3 と第１の導電層である多結晶シリコン層303 との接触
面積の縮小による導電層としての抵抗値の増大、が生じ
る。本発明が解決しようとする課題は、以上のことに起
因する半導体装置の機能の低下である。 ［発明の構成］In the process of manufacturing a semiconductor device according to the prior art, when forming a multilayer wiring, a step is generated between the wirings and the dimensions of the wirings are different, so that the first conductive layer is formed. An attempt is made to reduce the thickness of the polycrystalline silicon layer 303. However, when the contact hole 312 is formed, penetration occurs because the thickness of the polycrystalline silicon layer 303 as the first conductive layer is small. Due to the penetration of the polycrystalline silicon layer 303 as the first conductive layer, the short between the polycrystalline silicon layer 303 as the first conductive layer and the semiconductor substrate 301 and the aluminum as the second conductive layer are removed. Wiring layer 31
The resistance value of the conductive layer increases due to the reduction of the contact area between the third conductive layer and the polysilicon layer 303 as the first conductive layer. The problem to be solved by the present invention is a decrease in the function of the semiconductor device due to the above. [Configuration of the Invention]
【０００８】[0008]
【課題を解決するための手段】本発明は、コンタクトホ
−ル形成時に生じる第１の導電層である多結晶シリコン
層の突き抜けを防止するために、第１の導電層である多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚だけを他の部分の膜厚より厚くするこ
とにより、第１の導電層である多結晶シリコン層の突き
抜けを防止するものである。SUMMARY OF THE INVENTION The present invention relates to a polycrystalline silicon layer, which is a first conductive layer, for preventing penetration of a polycrystalline silicon layer, which is a first conductive layer, generated at the time of forming a contact hole. In this case, the thickness of the predetermined portion where the contact hole is formed is made thicker than the thickness of the other portion, thereby preventing penetration of the polycrystalline silicon layer as the first conductive layer.
【０００９】本発明は、半導体基板上に絶縁膜を形成す
る工程と、前記絶縁膜上に第１の導電層として多結晶シ
リコン層を形成する工程と、第１の導電層である前記多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚を、他の部分の膜厚よりも厚くしてお
く工程と、第１の導電層である前記多結晶シリコン層上
に熱酸化による絶縁膜を形成する工程と、リソグラフィ
−技術を用いて、コンタクトホ−ルを所定の位置に前記
多結晶シリコン層の膜厚の厚い部分に達するように形成
する工程と、前記絶縁膜上に第２の導電層としてアルミ
ニウム配線を形成し、第１の導電層である前記多結晶シ
リコン層と電気的に導通させる工程とを有するものであ
る。According to the present invention, there is provided a step of forming an insulating film on a semiconductor substrate, a step of forming a polycrystalline silicon layer as a first conductive layer on the insulating film, and a step of forming the polycrystalline silicon layer as a first conductive layer. A step of making the thickness of a predetermined portion of the silicon layer where the contact hole is formed larger than the thickness of the other portion; and a step of thermally oxidizing the polycrystalline silicon layer as the first conductive layer. Forming a contact hole at a predetermined position using a lithography technique so as to reach a thick portion of the polycrystalline silicon layer; and forming a contact hole on the insulating film by using a lithography technique. Forming an aluminum wiring as a second conductive layer and electrically connecting it to the polycrystalline silicon layer as the first conductive layer.
【００１０】[0010]
【作用】第１の導電層である多結晶シリコン層の膜厚に
おいて、コンタクトホ−ルが形成される所定部分の膜厚
を他の部分の膜厚より厚くする。この結果、従来の技術
で問題となっていたコンタクトホ−ル部を形成する際に
生じる、第１の導電層である多結晶シリコン層の突き抜
けを防止できる。The thickness of the predetermined portion where the contact hole is formed is made larger than the thickness of the other portion in the thickness of the polycrystalline silicon layer as the first conductive layer. As a result, it is possible to prevent penetration of the polycrystalline silicon layer as the first conductive layer, which occurs when forming the contact hole portion, which has been a problem in the prior art.
【００１１】この様にすれば、第１の導電層である多結
晶シリコン層の膜厚を薄くしても、コンタクトホ−ルを
形成する際に第１の導電層の多結晶シリコン層の膜厚の
厚い部分が突き抜けを防ぐことができる。これより、半
導体基板と第１の導電層の多結晶シリコン層とがショ−
トするようなことはなく、その双方が互いに接触する面
積の縮小も避けられるので抵抗値の上昇を防ぐことがで
きる。With this structure, even when the thickness of the polycrystalline silicon layer as the first conductive layer is reduced, the film of the polycrystalline silicon layer of the first conductive layer is formed when forming the contact hole. Thick portions can prevent penetration. Thus, the semiconductor substrate and the polycrystalline silicon layer of the first conductive layer are short-circuited.
In this case, the area of contact between them can be prevented from being reduced, so that an increase in the resistance value can be prevented.
【００１２】[0012]
【実施例】以下第１の実施例を図１〜図６を参照して説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment will be described below with reference to FIGS.
【００１３】まず半導体基板101 においてコンタクトホ
−ルが形成される予定領域に、深さ１μｍ程度のトレン
チ（溝）を形成し、半導体基板101上に熱酸化法で酸化
膜102 を100 オングストロ−ム程度形成し、この酸化膜
102 上に、不純物を導入した多結晶シリコン層103をＣ
ＶＤ法を用いて6000オングストロ−ム程度堆積させて図
１に至る。First, a trench (groove) having a depth of about 1 μm is formed in a region where a contact hole is to be formed in a semiconductor substrate 101, and an oxide film 102 is formed on the semiconductor substrate 101 by thermal oxidation to a thickness of 100 Å. This oxide film formed to a degree
The polycrystalline silicon layer 103 doped with impurities is
FIG. 1 is obtained by depositing about 6000 angstroms using the VD method.
【００１４】続いて、酸化膜102 上の多結晶シリコン層
103 において、トレンチ内部に堆積されている部分だけ
を残し、ＣＤＥ技術を用いて除去して酸化膜102 を露出
させ、図２に至る。Subsequently, a polycrystalline silicon layer on oxide film 102
At 103, only the portion deposited inside the trench is left, and is removed using CDE technology to expose the oxide film 102, leading to FIG.
【００１５】続いて、多結晶シリコン層103 上に不純物
を導入した多結晶シリコン層104 を4000オングストロ−
ム程度堆積させ、多結晶シリコン層103 と多結晶シリコ
ン層104 とから、第１の導電層を形成し、図３に至る。Subsequently, the polycrystalline silicon layer 104 into which impurities are introduced is formed on the polycrystalline silicon layer 103 by 4000 angstroms.
Then, a first conductive layer is formed from the polycrystalline silicon layer 103 and the polycrystalline silicon layer 104 to reach FIG.
【００１６】その後、多結晶シリコン層104 をフォトリ
ソグラフィ−技術とＣＤＥ技術を用いてパタ−ニング
し、その後、多結晶シリコン層104 を熱酸化し酸化膜10
5 を100 オングストロ−ム程度形成し、図４に至る。こ
こでは多結晶シリコン層104 の膜厚を薄くするために、
この様な形状（図４図示）にしてある。After that, the polycrystalline silicon layer 104 is patterned by using the photolithography technique and the CDE technique, and then the polycrystalline silicon layer 104 is thermally oxidized to form an oxide film 10.
5 is formed in the order of 100 angstroms to reach FIG. Here, in order to reduce the thickness of the polycrystalline silicon layer 104,
It has such a shape (shown in FIG. 4).
【００１７】次に、ＣＶＤ技術を用いて酸化膜106 を10
00オングストロ−ム、ＢＰＳＧ膜107 を5000オングスト
ロ−ム順次堆積させ、ＢＰＳＧ膜107 上にレジストパタ
−ン108 を形成し、このレジストパタ−ン108 をマスク
にして、ＢＰＳＧ膜107 、酸化膜106 、酸化膜105 、多
結晶シリコン層104 に至る、もしくは多結晶シリコン層
103 に至るエッチングを行い、所定の位置にコンタクト
ホ−ル109 を形成し、図５に至る。Next, the oxide film 106 is
The BPSG film 107, the oxide film 106, and the oxide film are formed by sequentially depositing the Angstrom film and the BPSG film 107 in the order of 5000 Å, forming a resist pattern 108 on the BPSG film 107, and using the resist pattern 108 as a mask. 105, reaching the polycrystalline silicon layer 104 or the polycrystalline silicon layer
Etching up to 103 is performed to form a contact hole 109 at a predetermined position.
【００１８】次に、レジスト108 を除去し、ＢＰＳＧ膜
107 上にアルミニウム配線層110 を形成し、第１の導電
層である多結晶シリコン層103,104 と第２の導電層であ
るアルミニウム配線層110 とを電気的に導通させ、図６
に至る。Next, the resist 108 is removed, and the BPSG film is removed.
An aluminum wiring layer 110 is formed on 107, and the polycrystalline silicon layers 103 and 104 as the first conductive layer and the aluminum wiring layer 110 as the second conductive layer are electrically connected to each other.
Leads to.
【００１９】以上述べたように、本発明の第１の実施例
を用い、半導体基板101 中にトレンチを形成し、第１の
導電層である多結晶シリコン層103を埋込み、コンタク
トホ−ル109 の形成される所定の部分とその周辺領域
の、第１の導電層である多結晶シリコン層103,104 の膜
厚を十分厚くしているため、第１の導電層である多結晶
シリコン層103,104 の突き抜けを防ぐことができる。こ
の結果、半導体基板101と第１の導電層である多結晶シ
リコン層103,104 とのショ−トを防ぐことができる。ま
た従来の技術では第１の導電層である多結晶シリコン層
103,104 と第２の導電層であるアルミニウム配線層110
とを互いに底面で接触させていたが、コンタクトホ−ル
109 の形成される所定部分とその周辺領域の膜厚を十分
確保しているため、第１の導電層である多結晶シリコン
層103,104 と第２の導電層であるアルミニウム配線層11
0 とを互いに側面と底面とで接触させ、接触面積を増や
すことができるので、接触抵抗値は当然下げることがで
きる。As described above, using the first embodiment of the present invention, a trench is formed in a semiconductor substrate 101, a polycrystalline silicon layer 103 as a first conductive layer is buried, and a contact hole 109 is formed. Since the thickness of the polycrystalline silicon layers 103 and 104 as the first conductive layer in the predetermined portion where the first conductive layer is formed and the peripheral region thereof is sufficiently large, the penetration of the polycrystalline silicon layers 103 and 104 as the first conductive layer is performed. Can be prevented. As a result, a short circuit between the semiconductor substrate 101 and the polycrystalline silicon layers 103 and 104 as the first conductive layers can be prevented. In the prior art, a polycrystalline silicon layer which is a first conductive layer is used.
103, 104 and an aluminum wiring layer 110 as a second conductive layer
Contact with each other at the bottom, but the contact hole
Since the film thickness of the predetermined portion where 109 is formed and the peripheral region thereof is sufficiently ensured, the polysilicon layers 103 and 104 as the first conductive layer and the aluminum wiring layer 11 as the second conductive layer are formed.
0 are brought into contact with each other on the side surface and the bottom surface to increase the contact area, so that the contact resistance value can naturally be reduced.
【００２０】尚、本発明の第１の実施例を用い、第１の
導電層である多結晶シリコン層103を酸化膜102 を介し
半導体基板101 内に埋め込み形成することにより、第１
の導電層である、半導体基板101 の表面上に形成された
多結晶シリコン層104 の膜厚を薄くし、配線層の段差を
抑えることができる。この様に、導電層の膜厚を薄くす
ることができる為、当然、半導体装置の集積度を向上さ
せることにもなる。以上の点から、半導体装置の機能を
向上させることができる。次に、図７〜図１０を参照し
て第２の実施例を説明する。By using the first embodiment of the present invention, a polycrystalline silicon layer 103, which is a first conductive layer, is buried in a semiconductor substrate 101 via an oxide film 102 to form a first conductive layer.
The thickness of the polycrystalline silicon layer 104 formed on the surface of the semiconductor substrate 101, which is the conductive layer described above, can be reduced, and the step in the wiring layer can be suppressed. As described above, the thickness of the conductive layer can be reduced, so that the degree of integration of the semiconductor device can be naturally improved. From the above points, the function of the semiconductor device can be improved. Next, a second embodiment will be described with reference to FIGS.
【００２１】まず半導体基板201 上に酸化膜202 を100
オングストロ−ム程度ＣＶＤ法を用いて形成し、この酸
化膜202 上に、不純物を導入した第１の導電層である多
結晶シリコン層203 をＣＶＤ法を用いて、4000オングス
トロ−ム程度堆積させ図７に至る。First, an oxide film 202 is
A polycrystalline silicon layer 203, which is a first conductive layer into which impurities are introduced, is deposited on the oxide film 202 to a thickness of about 4000 angstroms by the CVD method. Reaches 7.
【００２２】続いて、多結晶シリコン層203 上に、不純
物を導入した多結晶シリコン層204を1000〜2000オング
ストロ−ム程度堆積させ、この多結晶シリコン層204 上
にレジストパタ−ンを形成し、このレジストをマスクに
して、コンタクトホ−ルが形成される所定部分とその周
辺領域を除き、多結晶シリコン層204 を除去する。この
ようにして、第１の導電層を多結晶シリコン層203 と多
結晶シリコン層204 で形成し、コンタクトホ−ルが形成
される所定の部分とその周辺領域の第１の導電層の膜厚
を5000〜6000オングストロ−ム程度確保し、図８に至
る。Subsequently, a polycrystalline silicon layer 204 into which impurities are introduced is deposited on the polycrystalline silicon layer 203 to a thickness of about 1,000 to 2,000 angstroms, and a resist pattern is formed on the polycrystalline silicon layer 204. Using the resist as a mask, the polycrystalline silicon layer 204 is removed except for a predetermined portion where a contact hole is to be formed and its peripheral region. In this manner, the first conductive layer is formed by the polycrystalline silicon layer 203 and the polycrystalline silicon layer 204, and the thickness of the first conductive layer in the predetermined portion where the contact hole is formed and the peripheral region thereof is formed. Of about 5000 to 6000 angstroms to reach FIG.
【００２３】次に、熱酸化法を用い、第１の導電層であ
る多結晶シリコン層203 上、および多結晶シリコン層20
4 上に酸化膜205 を形成し、さらにＣＶＤ技術を用いて
酸化膜206 を1000オングストロ−ム、ＢＰＳＧ207 膜を
5000オングストロ−ム順次堆積させ、ＢＰＳＧ207 膜上
にレジストパタ−ン208 を形成し、このレジストパタ−
ン208 をマスクにして、ＢＰＳＧ膜207 、酸化膜206 、
酸化膜205 、多結晶シリコン層204 に至る、もしくは多
結晶シリコン層203 に至るエッチングを行い、コンタク
トホ−ル209 を形成し、図９に至る。Next, using a thermal oxidation method, the polycrystalline silicon layer 203 and the polycrystalline silicon layer 20 which are the first conductive layers are formed.
4 An oxide film 205 is formed on the resultant structure.
5000 angstrom layers are sequentially deposited to form a resist pattern 208 on the BPSG 207 film.
With the mask 208 as a mask, the BPSG film 207, the oxide film 206,
Etching is performed to reach the oxide film 205 and the polycrystalline silicon layer 204 or to reach the polycrystalline silicon layer 203 to form a contact hole 209, which is shown in FIG.
【００２４】次に、レジスト208 を除去し、ＢＰＳＧ膜
207 上に第２の導電層であるアルミニウム配線層210 を
形成し、第１の導電層である多結晶シリコン層203,204
と第２の導電層であるアルミニウム配線層210 とを電気
的に導通させ、図１０に至る。 以上説明したように、
第２の実施例を用いることにより、第１の実施例と同様
の効果を得ることができる。加えて、第１の導電層であ
る多結晶シリコン層203,204 を形成する際に、第１の実
施例に比べてパタ−ニングの工程が簡単になるという効
果がある。Next, the resist 208 is removed, and the BPSG film is removed.
An aluminum wiring layer 210 as a second conductive layer is formed on 207, and polycrystalline silicon layers 203 and 204 as a first conductive layer are formed.
And the aluminum wiring layer 210, which is the second conductive layer, is electrically conducted to reach FIG. As explained above,
By using the second embodiment, the same effect as in the first embodiment can be obtained. In addition, when forming the polycrystalline silicon layers 203 and 204, which are the first conductive layers, there is an effect that the patterning process is simplified as compared with the first embodiment.
【００２５】尚、第１の実施例、第２の実施例について
は、ともに第１の導電層として不純物を導入した多結晶
シリコン層を用いた場合について説明したが、多結晶シ
リコン層のかわりにモリブデン、タングステン、アルミ
ニウム等の高融点金属、または、これらの高融点金属を
含むシリサイド化合物等の配線層として用いられる物質
であれば同様の効果が得られる。In the first and second embodiments, the case where a polycrystalline silicon layer doped with an impurity is used as the first conductive layer has been described, but instead of the polycrystalline silicon layer. Similar effects can be obtained if the material is used as a wiring layer such as a refractory metal such as molybdenum, tungsten, and aluminum, or a silicide compound containing the refractory metal.
【００２６】[0026]
【発明の効果】以上詳しく述べたように、本発明により
コンタクトホ−ル形成時に生じる、第１の導電層である
多結晶シリコン層の突抜けを防ぐことにより、半導体装
置の機能を向上させることができる。As described above, according to the present invention, the function of the semiconductor device can be improved by preventing the polycrystalline silicon layer, which is the first conductive layer, from penetrating when the contact hole is formed. Can be.
【図１】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 1 is a sectional view illustrating a manufacturing process of a semiconductor device according to a first embodiment.
【図２】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment.
【図３】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 3 is a sectional view illustrating a manufacturing process of the semiconductor device of the first embodiment.
【図４】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 4 is a cross-sectional view illustrating a manufacturing process of the semiconductor device of the first embodiment.
【図５】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 5 is a sectional view illustrating a manufacturing process of the semiconductor device of the first embodiment.
【図６】 実施例１の半導体装置の製造工程を表す断面
図である。FIG. 6 is a sectional view illustrating a manufacturing process of the semiconductor device of the first embodiment.
【図７】 実施例２の半導体装置の製造工程を表す断面
図である。FIG. 7 is a sectional view illustrating a manufacturing process of the semiconductor device of the second embodiment.
【図８】 実施例２の半導体装置の製造工程を表す断面
図である。FIG. 8 is a sectional view illustrating a manufacturing process of the semiconductor device of the second embodiment.
【図９】 実施例２の半導体装置の製造工程を表す断面
図である。FIG. 9 is a cross-sectional view illustrating a manufacturing step of the semiconductor device of the second embodiment.
【図１０】 実施例２の半導体装置の製造工程を表す断
面図である。FIG. 10 is a sectional view illustrating a manufacturing process of the semiconductor device of the second embodiment.
【図１１】 従来技術の半導体装置の製造工程を表す断
面図である。FIG. 11 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
【図１２】 従来技術の半導体装置の製造工程を表す断
面図である。FIG. 12 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
【図１３】 従来技術の半導体装置の製造工程を表す断
面図である。FIG. 13 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
【図１４】 従来技術の半導体装置の製造工程を表す断
面図である。FIG. 14 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
101,201,301 ……半導体基板、 102,202,302 ……酸化膜、 103,203,303 ……多結晶シリコン層、 104,204,……多結晶シリコン層、 105,205,305 309 ……酸化膜、 106,206,……酸化膜、 306 ……配線層、 308 ……酸化膜、 107,207,……ＢＰＳＧ膜、 108,208,304 307 ……レジスト、 110,210 ……アルミニウム配線層。 101, 201, 301 ... semiconductor substrate, 102, 202, 302 ... oxide film, 103, 203, 303 ... polycrystalline silicon layer, 104, 204, ... polycrystalline silicon layer, 105, 205, 305 309 ... oxide film, 106, 206, ... oxide film, 306 ... wiring layer, 308 ...... Oxide film, 107, 207, BPSG film, 108, 208, 304 307 ...... Resist, 110, 210 ...... Aluminum wiring layer.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−219152（ＪＰ，Ａ) 特開 昭63−42144（ＪＰ，Ａ) 特開 平４−63439（ＪＰ，Ａ) 特開 平４−252029（ＪＰ，Ａ) 実開 昭63−137941（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-219152 (JP, A) JP-A-63-42144 (JP, A) JP-A-4-63439 (JP, A) JP-A-4- 252029 (JP, A) Japanese Utility Model 63-137941 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/3205-21/3213 H01L 21/768
Claims (3)
成する工程と、 前記トレンチが形成された前記 半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上及び前記ト
レンチ部分に形成された前記第１の絶縁膜を介して前記
半導体基板内に導電層を埋め込むことにより前記トレン
チ部分の膜厚を厚くした第１の導電層を形成する工程
と、前記 第１の導電層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチングし、前記第１の導電層の
膜厚の厚い部分に達するようにコンタクトホ−ルを形成
する工程と、 前記第２の絶縁膜上及び前記コンタクトホ−ル内に第２
の導電層を形成し、前記第２の導電層と前記第１の導電
層とを電気的に導通させる工程とを有することを特徴と
する半導体装置の製造方法。A trench is formed in a predetermined portion of a semiconductor substrate.
A step of forming, a step of forming a first insulation <br/> Enmaku on the semiconductor substrate having the trench is formed, the over the first insulating film and said DOO
Via the first insulating film formed on the wrench portion
By embedding a conductive layer in a semiconductor substrate,
Forming a first conductive layer which is the film thickness of the switch portion, and forming a second insulating film on the first conductive layer, etching the second insulating film, said first One of the conductive layers
Forming a contact hole so as to reach a thick portion; and forming a second contact hole on the second insulating film and in the contact hole.
Forming a conductive layer, and electrically connecting the second conductive layer and the first conductive layer.
おいて、さらに前記第１の導電層をエッチングすること
を特徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein said step of forming said contact hole further comprises etching said first conductive layer.
レンチと、 前記トレンチが形成された前記半導体基板上に形成され
た第１の絶縁膜と、 前記第１の絶縁膜上及び前記トレンチ部分に形成された
前記第１の絶縁膜を介して前記半導体基板内に埋め込ま
れ、前記トレンチ部分の膜厚が厚い第１の導電層と、 前記第１の導電層上に形成された第２の絶縁膜と、 前記第１の導電層の膜厚の厚い部分に達するように前記
第２の絶縁膜中に形成されたコンタクトホ−ルと、 前記第２の絶縁膜上及び前記コンタクトホ−ル内に形成
され、前記第１の導電層と電気的に導通した第２の導電
層とを有することを特徴とする半導体装置。A trench formed in a predetermined portion of the semiconductor substrate; a first insulating film formed on the semiconductor substrate in which the trench is formed; a trench on the first insulating film and the trench portion; A first conductive layer buried in the semiconductor substrate via the first insulating film formed on the first conductive layer and having a thick film thickness in the trench portion; and a second conductive layer formed on the first conductive layer. An insulating film; a contact hole formed in the second insulating film so as to reach a thicker portion of the first conductive layer; and a contact hole on the second insulating film and the contact hole. And a second conductive layer formed in the first conductive layer and electrically connected to the first conductive layer.
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