JP3534589B2 - Multilayer wiring device and method of manufacturing the same - Google Patents
Multilayer wiring device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線装置及び
その製造方法に関し、特に半導体装置に使用されるに好
適な多層配線装置及びその製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring device and a manufacturing method thereof, and more particularly to a multilayer wiring device suitable for use in a semiconductor device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化、高集積化が
進んでおり、半導体装置の配線や微細コンタクトもさら
に縮小される動向にある。また、半導体装置の配線を一
層の絶縁膜上だけでは賄いきれなくなってきており、絶
縁膜上に配線層をしき、さらにその上に絶縁膜を介し配
線層を重畳していく多層配線技術が不可欠となってきて
いる。2. Description of the Related Art In recent years, semiconductor devices have been miniaturized and highly integrated, and the wiring and fine contacts of semiconductor devices have been further reduced. In addition, it is becoming impossible to cover the wiring of a semiconductor device with only one insulating film. Therefore, it is indispensable to have a multilayer wiring technology in which a wiring layer is formed on the insulating film and a wiring layer is superposed on the wiring layer via an insulating film. Is becoming.
【０００３】そのため、配線を重畳することによる累積
段差がより上層の配線形成を妨げ、さらに配線間のコン
タクトずれを引き起こし、配線抵抗の増大や断線、ショ
ートの問題が起こりやすくなる。また、熱処理で層間絶
縁膜や配線形成用もしくはコンタクト形成用金属系膜を
平坦化することは下層のデバイス特性や基板上のストレ
スに大きく影響するためそれを避ける方法が必要とな
る。この問題を解決し、多層配線形成や微細配線形成を
容易にするためにいくつかの平坦化技術が提案された。Therefore, the accumulated step due to the overlapping of the wirings hinders the formation of the wirings in the upper layer and further causes the contact shift between the wirings, which easily causes the problems of the increase of the wiring resistance, the disconnection and the short circuit. Further, planarization of the interlayer insulating film and the metal film for forming wiring or contact by heat treatment greatly affects the device characteristics of the lower layer and the stress on the substrate, and a method for avoiding it is necessary. Several flattening techniques have been proposed in order to solve this problem and facilitate formation of multilayer wiring and fine wiring.
【０００４】通常、アルミニウム系の金属や金属化合
物、合金からなるメタル配線は平坦な層間絶縁膜上に形
成されるが、該メタル配線のパターニングは凹凸構造を
表面に形成するため、その上層の絶縁膜が平坦になりに
くくなる。そのため、再度上層の絶縁膜を平坦化する必
要がある。これは多層配線形成プロセスにおいて平坦化
する工程が増加することを意味する。Usually, a metal wiring made of an aluminum-based metal, a metal compound, or an alloy is formed on a flat interlayer insulating film. Since patterning of the metal wiring forms a concave-convex structure on the surface, insulation of the upper layer is formed. It is difficult for the film to become flat. Therefore, it is necessary to flatten the upper insulating film again. This means that the number of flattening steps is increased in the multilayer wiring formation process.
【０００５】また、素子や配線の微細化の要求から、ア
ルミニウム系金属以外にも銅に代表される低抵抗な金属
や合金をメタル配線溝や微細コンタクト開口部へ埋め込
むこと及び平坦化することが一層大きく求められてい
る。例えば、レジスト等のマスクパターンを形成し、エ
ッチング方法で銅配線をパターン形成するには適当なエ
ッチャントがなく難しいため、ダマシン法と呼ばれる埋
め込み配線形成法が有望となる。Due to the demand for miniaturization of elements and wiring, it is possible to embed and flatten a metal or alloy having a low resistance represented by copper in a metal wiring groove or a fine contact opening in addition to an aluminum-based metal. There is a great demand for it. For example, since it is difficult to form a mask pattern such as a resist and to form a copper wiring by an etching method without a suitable etchant, a buried wiring forming method called a damascene method is promising.
【０００６】ダマシン法では、層間絶縁膜に金属系配線
を埋め込むための配線パターン溝を形成し、該配線パタ
ーン溝に金属系膜を堆積して埋め込み、該層間絶縁膜上
の余分な金属系膜を除去して、該溝だけに金属系配線を
形成する。この方法では、通常、コンタクト形成用絶縁
膜にコンタクトを形成してから、配線形成用絶縁膜を堆
積し、配線パターン溝をコンタクト上に配置されるよう
形成することにて実施される。In the damascene method, a wiring pattern groove for burying a metal-based wiring in an interlayer insulating film is formed, a metal-based film is deposited and buried in the wiring pattern groove, and an extra metal-based film on the interlayer insulating film is deposited. Is removed, and a metal-based wiring is formed only in the groove. This method is usually performed by forming a contact on the contact forming insulating film, depositing the wiring forming insulating film, and forming the wiring pattern groove so as to be arranged on the contact.
【０００７】少なくとも１種以上の金属系膜を基板上に
被着させる方法として、スパッタ法や化学的気相成長法
（ＣＶＤと略す。）が知られており、特にＣＶＤは微細
な開口部への被覆性（カバレッジ）がよいことから、良
く用いられている。Sputtering and chemical vapor deposition (abbreviated as CVD) are known as methods for depositing at least one kind of metal-based film on a substrate. In particular, CVD is applied to a fine opening. It is often used because of its good coverage.
【０００８】このような被着方法により、金属系膜を配
線パターン溝やコンタクト開口部に埋め込み、熱処理無
しで平坦化し、余分な金属系膜を除去する方法として、
エッチバック法や化学的機械研磨法が挙げられる。As a method of burying a metal-based film in a wiring pattern groove or a contact opening by such a deposition method and flattening without heat treatment to remove an excess metal-based film,
An etch back method and a chemical mechanical polishing method can be mentioned.
【０００９】エッチバック法は、特に、成膜方法によら
ず配線パターン溝やコンタクト開口部を金属系膜でほぼ
完全に埋め込んだときに平坦化するのに有力な方法であ
る。ＣＶＤ法にて完全に配線パターン溝やコンタクト開
口部を金属系膜で埋め込んだ後、プラズマエッチングも
しくはウエットエッチングにて配線パターン溝部やコン
タクト開口部の周辺の金属系膜を除去し、配線パターン
溝部やコンタクト開口部のみ埋め込まれた状態にする。
しかし、この方法では、下地や該金属系膜の段差や凹凸
の影響が残り、埋め込まれた配線パターン上やコンタク
ト上を十分平坦化できないだけでなく、絶縁膜表面の段
差に残渣が生じ易い。さらに、多層配線形成において多
層の段差の積み重ねによる累積段差が配線加工精度を悪
くしたり、配線の断裂やパターニングできないなどの障
害となっていくる。The etch-back method is a particularly effective method for flattening the wiring pattern groove and the contact openings when they are almost completely filled with the metal film regardless of the film forming method. After completely filling the wiring pattern groove and the contact opening with the metal-based film by the CVD method, the metal-based film around the wiring pattern groove and the contact opening is removed by plasma etching or wet etching to remove the wiring pattern groove and the contact opening. Only the contact openings are embedded.
However, with this method, the effects of the steps and irregularities of the underlying layer and the metal-based film remain, and not only the embedded wiring pattern and contacts cannot be sufficiently flattened, but also residues are likely to be produced on the steps of the insulating film surface. Furthermore, in the formation of multi-layered wiring, the accumulated steps due to the stacking of multi-layered steps deteriorates the wiring processing accuracy, and breaks the wiring or prevents patterning.
【００１０】そこで、エッチバック法に代わり、研磨方
法、特に、化学的機械研磨法（ＣＭＰ法と略す。）が有
力となってくる。この方法では、上層に段差や凹部があ
っても、絶縁性物質と導電性物質を選択的にも同等にも
研磨することができ、各層が平坦化されるので、各層毎
に研磨することで多層配線や多層配線間のコンタクトが
上記の障害なく形成しやすい。Therefore, instead of the etch back method, a polishing method, particularly a chemical mechanical polishing method (abbreviated as CMP method) has become effective. With this method, even if there are steps or recesses in the upper layer, the insulating material and the conductive material can be selectively and equally polished, and each layer is planarized. It is easy to form a multilayer wiring and a contact between the multilayer wiring without the above-mentioned obstacle.
【００１１】こうして、層間絶縁膜に配線パターン溝を
形成し、金属系膜を堆積し、該配線パターン溝に埋め込
みながら被着させ、ＣＭＰ法にて該金属系膜表面を研磨
し、埋め込まれた配線パターン上や層間絶縁膜上あるい
はコンタクト上も段差がなく広い範囲で平坦にすること
ができる。In this way, a wiring pattern groove is formed in the interlayer insulating film, a metal-based film is deposited, and is deposited while being embedded in the wiring pattern groove, and the surface of the metal-based film is polished by the CMP method to be embedded. There is no step on the wiring pattern, the interlayer insulating film, or the contact, and it can be flattened in a wide range.
【００１２】さらに、デュアルダマシン法が提案されて
いる。この方法では、図５に示すように、半導体基板上
３１に絶縁膜（Ｓｉ3Ｎ4／ＳｉＯ2）３３を堆積及び平
坦化し、次いで該絶縁膜３３にレジストを塗布し、配線
パターン形成のため露光及び現像を行い、レジストを開
口し、異方性エッチングにて所望の配線高さに合わせて
配線パターン溝を形成し、レジストを除去する。その
後、コンタクト形成のために、再度レジストを塗布し、
露光及び現像を行い、レジストを開口する。このとき該
レジスト開口部は該配線パターン溝において形成され
る。その後、異方性エッチングを行い、半導体基板３１
が露出するようにコンタクト開口部を形成する。さら
に、レジストを除去した後、表面にバリアメタル３５
（高融点金属の金属化合物で窒化物、酸化物、珪化物、
炭化物を含むもので、ＷＳｉＮ、ＴｉＷ、ＴｉＮ等）を
被着し、次いで金属膜３４（Ａｌ、Ｃｕ等又はそれらの
合金）を堆積し、該配線パターニング溝及び該コンタク
ト開口部にも被着させ埋め込む。該金属膜３４をＣＭＰ
法にて研磨して平坦に削り、埋め込み配線３４ａ、３４
ｂとコンタクト部３４ｃを同時に形成する。この同時に
同じ種類の金属膜を用い、同時に配線溝とコンタクト開
口部の埋め込みを行う方法をデュアルダマシン法とい
う。この方法は、多層でもメタル配線形成が簡略化でき
る利点がある。Further, a dual damascene method has been proposed. In this method, as shown in FIG. 5, an insulating film (Si 3 N 4 / SiO 2 ) 33 is deposited and planarized on a semiconductor substrate 31, and then a resist is applied to the insulating film 33 to form a wiring pattern. Exposure and development are performed, the resist is opened, and a wiring pattern groove is formed in accordance with a desired wiring height by anisotropic etching, and the resist is removed. After that, the resist is applied again for contact formation,
Exposure and development are performed to open the resist. At this time, the resist opening is formed in the wiring pattern groove. After that, anisotropic etching is performed to form the semiconductor substrate 31.
A contact opening is formed to expose. Further, after removing the resist, a barrier metal 35 is formed on the surface.
(Metal compounds of refractory metals such as nitrides, oxides, silicides,
A material containing carbide, WSiN, TiW, TiN, etc. is deposited, and then a metal film 34 (Al, Cu, etc. or alloys thereof) is deposited, and is also deposited on the wiring patterning groove and the contact opening. Embed. CMP the metal film 34
Method, the embedded wirings 34a, 34
b and the contact portion 34c are simultaneously formed. This method of simultaneously using the same kind of metal film and simultaneously filling the wiring groove and the contact opening is called a dual damascene method. This method has an advantage that metal wiring formation can be simplified even in a multi-layer structure.
【００１３】さらに、絶縁性の配線保護膜３６を堆積し
た後、上記と同様の工程で下層配線上の絶縁膜３７、埋
め込み配線３８ａ、３８ｂ、コンタクト部３８ｃ及びそ
れぞれのバリアメタル３９ａ、３９ｂを形成の後、配線
保護膜３６と同種の絶縁膜の配線保護膜４０を堆積する
といったように同様の工程を繰り返すことで多層配線層
が形成できる。Further, after the insulating wiring protective film 36 is deposited, the insulating film 37 on the lower wiring, the buried wirings 38a and 38b, the contact portions 38c and the respective barrier metals 39a and 39b are formed in the same process as above. After that, a multilayer wiring layer can be formed by repeating similar steps such as depositing a wiring protection film 40 of the same insulating film as the wiring protection film 36.
【００１４】しかし、この方法では配線の高さが規定時
間のエッチングによる溝の深さで決まるため、エッチン
グばらつきが問題となる。そこで、できれば、エッチン
グの終了点検知できる加工方法をとるのが望ましい。そ
こで提案されたのが図１（ａ）、（ｂ）に示すプロセス
である。However, in this method, since the height of the wiring is determined by the depth of the groove formed by etching for a specified time, variations in etching pose a problem. Therefore, if possible, it is desirable to adopt a processing method capable of detecting the etching end point. Therefore, the process shown in FIGS. 1A and 1B was proposed.
【００１５】図１（ａ）に示すように、半導体基板１上
に第１絶縁膜３を堆積し、さらに該第１絶縁膜に比べて
エッチングレートが小さい異なった種類の第２絶縁膜４
を堆積する。尚、これらは通常平坦に形成されている。
次に、レジストを塗布し、コンタクト形成用の露光及び
現像を行い、コンタクトを形成するための開口部を形成
し、該開口部に対向する第２絶縁膜露出部に異方性エッ
チングを行い、第１絶縁膜を露出させる。こうして、第
２絶縁膜４はコンタクトを形成するための第２開口部を
有するマスクとして用いることができる。そして、該第
２絶縁膜４は、後述する配線パターン溝を形成する際、
後述する第３絶縁膜５及び第１絶縁膜３を連続的にエッ
チングする際のエッチングストッパー層となる。次に、
第１絶縁膜３の露出部及び第２絶縁膜の上に第３絶縁膜
５を堆積する。この第３絶縁膜５は第１絶縁膜と同種の
材料を用いてもよい。As shown in FIG. 1A, a first insulating film 3 is deposited on a semiconductor substrate 1, and a second insulating film 4 of a different type having a smaller etching rate than the first insulating film 4 is deposited.
Deposit. Incidentally, these are usually formed flat.
Next, a resist is applied, exposure and development for contact formation are performed, an opening for forming a contact is formed, and anisotropic etching is performed on a second insulating film exposed portion facing the opening, The first insulating film is exposed. Thus, the second insulating film 4 can be used as a mask having a second opening for forming a contact. Then, the second insulating film 4 is formed when a wiring pattern groove described later is formed.
It serves as an etching stopper layer when the third insulating film 5 and the first insulating film 3 to be described later are continuously etched. next,
The third insulating film 5 is deposited on the exposed portion of the first insulating film 3 and the second insulating film. The third insulating film 5 may be made of the same material as the first insulating film.
【００１６】次に、図１（ｂ）に示すように、該第３絶
縁膜５上にレジスト６を塗布し、配線パターンを形成の
ための露光及び現像を行い、レジスト６をパターニング
し、第３絶縁膜５の配線パターン形成するための所定部
分を露出する。第３絶縁膜５の露出した部分に異方性エ
ッチングを行い、第２絶縁膜が露出するよう配線パター
ン溝７ａ，７ｂを形成し、かつ上記コンタクト形成用の
第２絶縁膜４の開口部に対向する絶縁膜も続けてエッチ
ングして半導体基板１もしくは下層配線層を露出するよ
うにコンタクト開口部８をも形成する。こうして、所望
の深さの配線パターン溝７ａ、７ｂとコンタクト開口部
８が同時に得られる。この方法を用いると、コンタクト
を自己整合で形成することができる。Next, as shown in FIG. 1B, a resist 6 is applied on the third insulating film 5, exposure and development for forming a wiring pattern are performed, and the resist 6 is patterned. 3. A predetermined portion of the insulating film 5 for forming a wiring pattern is exposed. Anisotropic etching is performed on the exposed portion of the third insulating film 5 to form wiring pattern grooves 7a and 7b so that the second insulating film is exposed, and at the opening of the second insulating film 4 for forming the contact. The opposing insulating film is also continuously etched to form the contact opening 8 so as to expose the semiconductor substrate 1 or the lower wiring layer. In this way, the wiring pattern grooves 7a and 7b and the contact opening 8 having a desired depth are simultaneously obtained. Using this method, the contacts can be formed in a self-aligned manner.
【００１７】さらに、レジストを除去した後、表面にバ
リアメタル、金属系膜を堆積することにより、該配線パ
ターン溝７ａ、７ｂ及び該コンタクト開口部８に金属系
膜を被着させ埋め込み、該金属系膜をＣＭＰ法にて研磨
して表面を平坦化し、埋め込み配線及びコンタクト部が
同時に形成される。尚、エッチングストッパ層を有する
デュアルダマシン法については、例えば、米国特許４７
８９６４８に記載されている。Further, after removing the resist, a barrier metal and a metal-based film are deposited on the surface to deposit and bury the metal-based film in the wiring pattern grooves 7a and 7b and the contact openings 8. The system film is polished by the CMP method to flatten the surface, and the embedded wiring and the contact portion are simultaneously formed. A dual damascene method having an etching stopper layer is described in, for example, US Pat.
89648.
【００１８】ところが、金属系膜として例えば銅を用い
て銅配線を形成する際、ダマシン法、デュアルダマシン
法（配線溝及びコンタクト開口部の同時形成プロセス）
あるいはエッチング法においても共通の問題がある。そ
れは、銅配線及び銅コンタクトに外部からの不純物が混
入してしまい配線に悪影響を与えること、層間絶縁膜が
シリコン酸化膜の場合ではそれに直接銅配線が接して酸
化されて抵抗が高くなること、銅はシリコン酸化膜中を
拡散しやすく隣接配線層とのショートが問題となること
が挙げられる。その対策のために、銅配線の周囲に銅の
拡散防止のための層、この拡散防止に加えて銅の反応防
止の為の層が必要になる。However, when a copper wiring is formed by using, for example, copper as the metal-based film, a damascene method or a dual damascene method (a wiring groove and a contact opening portion are simultaneously formed)
Alternatively, the etching method also has a common problem. This is because impurities from the outside are mixed into the copper wiring and the copper contact and adversely affect the wiring. When the interlayer insulating film is a silicon oxide film, the copper wiring is directly contacted with it to be oxidized and the resistance is increased. Copper is likely to diffuse in the silicon oxide film, which may cause a short circuit with the adjacent wiring layer. As a countermeasure, a layer for preventing copper diffusion around the copper wiring, and a layer for preventing copper reaction in addition to the diffusion prevention are required.
【００１９】そこで、図５に示すように、バリアメタル
層３５ａ、３５ｂ、３９ａ、３９ｂにＷＳｉＮを用いる
ことで銅の拡散を防止しつつ、シリコン酸化膜及び銅と
の密着性がよく、被覆性のよいバリアメタル層をうるこ
とができることは、半導体・集積回路技術第４９回シン
ポジウム講演論文集１９９５年１２月７日〜８日４２ペ
ージ「Ｄｕａｌ ＤａｍａｓｃｅｎｅによるＣｕ配線形
成」に開示されている。Therefore, as shown in FIG. 5, by using WSiN for the barrier metal layers 35a, 35b, 39a and 39b, the diffusion of copper is prevented and the adhesion with the silicon oxide film and the copper is good and the covering property is good. The fact that a good barrier metal layer can be obtained is disclosed in “Formation of Cu Wiring by Dual Damascene” on page 42, December 7-8, 1995, for the 49th Symposium on Semiconductor and Integrated Circuit Technology.
【００２０】[0020]
【発明が解決しようとする課題】上記の銅の拡散防止層
に用いられるバリアメタルは、銅の埋め込みのために用
いられるレーザアニール処理で壊れないような高温処理
に耐えられる安定な金属化合物が望ましい。これは次ぎ
の理由による。銅配線の一般的な形成工程である銅のス
パッタ時に、配線溝には銅が堆積するが、コンタクト開
口部内部には銅は完全には堆積しないので、銅を埋め込
むために、レーザアニール処理等熱処理を行う。この
際、この埋め込みを完全に行うために、レーザアニール
処理時間を長くする必要があり、薄いＷＳｉＮでは拡散
防止層としての効果が期待できない。厚くすれば問題な
いが、例えば図３の銅配線３４ａ、３４ｂ、３４ｃ領域
はそのままで、バリアメタル３５ａ、３５ｂを厚くする
ことは、配線間の距離が小さくなるので、３４ａ、３４
ｂの配線間容量が増加する。また、コンタクト開口部
は、基板側の拡散領域との関係で一方的には大きくでき
ない。即ち、コンタクト開口部に銅等のコンタクトプラ
グ材料を埋め込むときのアスペクト比が高くなり、被覆
性の低下や剥がれ、実質的なコンタクト径の縮小による
抵抗の増大といった問題が生じる。また、多層配線間の
コンタクト底部のバリアメタル３９ｂの抵抗が配線３４
ａ、３４ｂ及び配線３８ａ、３８ｂ間に直接効いてくる
ため、その抵抗成分を除去できればさらに望ましい。The barrier metal used for the copper diffusion prevention layer is preferably a stable metal compound that can withstand a high temperature treatment that is not broken by the laser annealing treatment used for embedding copper. . This is due to the following reasons. When copper is sputtered, which is a general process for forming copper wiring, copper is deposited in the wiring groove, but copper is not completely deposited inside the contact openings. Heat treatment is performed. At this time, it is necessary to lengthen the laser annealing process time in order to completely perform this embedding, and it is not possible to expect an effect as a diffusion prevention layer with thin WSiN. There is no problem if the thickness is increased, but for example, if the barrier metals 35a and 35b are thickened while the copper wirings 34a, 34b, and 34c regions of FIG.
The inter-wiring capacitance of b increases. Further, the contact opening cannot be unilaterally enlarged because of the relationship with the diffusion region on the substrate side. That is, when the contact plug material such as copper is embedded in the contact opening, the aspect ratio becomes high, and the covering property is deteriorated or peeled off, and the resistance is increased due to the substantial reduction of the contact diameter. In addition, the resistance of the barrier metal 39b at the bottom of the contact between the multilayer wirings is
Since it directly affects between a and 34b and wirings 38a and 38b, it is more desirable that the resistance component can be removed.
【００２１】そこで、本発明はこの問題を防止する多層
配線装置及びその製造方法を提供することを目的とす
る。Therefore, an object of the present invention is to provide a multi-layer wiring device and a method for manufacturing the same which prevent this problem.
【００２２】[0022]
【課題を解決するための手段】本発明の多層配線装置
は、基板上に形成された導電性層と、該基板上に形成さ
れた層間絶縁膜と、該導電性層に接続され、かつ該層間
絶縁膜の上表面とほぼ同一の平面をなす表面を有する上
層配線層からなり、該層間絶縁膜は少なくとも第１絶縁
膜と、該第１絶縁膜に対してエッチングレートの小さい
第２絶縁膜と、第３絶縁膜から構成されており、第１絶
縁膜、第２絶縁膜には前記導電性層と上層配線層とを接
続する第１のコンタクト開口部が形成されており、第３
絶縁膜には上層配線層が配置される配線パターン溝が形
成された多層配線装置にあって、前記配線パターン溝の
側部及びコンタクト開口部の側部に絶縁性の第１金属拡
散防止層を、コンタクト開口部の底部に、選択的に、導
電性のシリサイド層の堆積による第２金属拡散防止層を
備えていることを特徴とする。A multi-layer wiring device of the present invention comprises a conductive layer formed on a substrate, an interlayer insulating film formed on the substrate, and a layer connected to the conductive layer. The interlayer insulating film includes an upper wiring layer having a surface that is substantially flush with the upper surface of the interlayer insulating film, and the interlayer insulating film is at least a first insulating film and a second insulating film having a small etching rate with respect to the first insulating film. And a third insulating film. The first insulating film and the second insulating film are formed with a first contact opening for connecting the conductive layer and the upper wiring layer.
In a multilayer wiring device in which a wiring pattern groove in which an upper wiring layer is arranged is formed in an insulating film, an insulating first metal diffusion prevention layer is provided on a side portion of the wiring pattern groove and a side portion of a contact opening. , At the bottom of the contact opening, selectively
A second metal diffusion preventing layer formed by depositing an electrically conductive silicide layer is provided.
【００２３】[0023]
【００２４】本発明の多層配線装置は、さらに好ましく
は、前記第２絶縁層及び前記金属拡散防止層がシリコン
窒化膜であることを特徴とする。More preferably, the multilayer wiring device of the present invention is characterized in that the second insulating layer and the metal diffusion preventing layer are silicon nitride films.
【００２５】さらに、本発明の多層配線装置は、さらに
好ましくは、前記上層配線層上には第２の層間絶縁膜
と、前記上層配線層に接続されかつ該層間絶縁膜を介し
位置する第２の上層配線層を有し、前記第２の層間絶縁
膜は前記第１のコンタクト開口部に対向する部分に形成
された第２のコンタクト開口部を有し、この第２の層間
絶縁膜の第２のコンタクト開口部に対向する領域であっ
て第１のコンタクト開口部に対向する部分に層間接続用
開口部を有し、この層間接続用開口部により第１のコン
タクト開口部と第２のコンタクト開口部とが連通してい
ることを特徴とする。Further, in the multilayer wiring device of the present invention, more preferably, a second interlayer insulating film is provided on the upper wiring layer and a second interlayer insulating film is connected to the upper wiring layer and is located through the interlayer insulating film. An upper wiring layer, the second interlayer insulating film has a second contact opening formed in a portion facing the first contact opening, and the second interlayer insulating film has a second contact opening. The second contact opening has a region facing the first contact opening and has an interlayer connection opening. The interlayer connection opening allows the first contact opening and the second contact to be formed. It is characterized in that it communicates with the opening.
【００２６】本発明の多層配線装置は、前記基板が、そ
の表面の１部分に導電性層として不純物のドープ又は金
属層の埋め込みによる導電性の部分或いは絶縁層上の導
電性の部分を有する半導体基板であることを特徴とす
る。In the multi-layer wiring device according to the present invention, the substrate has a semiconductor having a conductive portion on one surface portion thereof as a conductive layer by doping impurities or burying a metal layer or a conductive portion on an insulating layer. It is a substrate.
【００２７】また、本発明の多層配線装置の製造方法
は、導電性部分をその表面部分に有する基板上に第１絶
縁膜を形成する工程と、前記第１絶縁膜上に該第１絶縁
膜に対しエッチングレートの小さい、開口部を有する第
２絶縁膜を形成する第１の工程と、前記第２絶縁膜上に
第３絶縁膜を形成する第２の工程と、前記第３絶縁膜に
複数の配線パターン溝であって、該配線パターン溝のう
ち少なくともあるものが前記第２絶縁膜に到達し、他の
あるものが前記開口部に連通する溝を形成し、さらに前
記開口部に対向して第１絶縁膜にコンタクト開口部を形
成するようエッチングする第３の工程と、前記配線パタ
ーン溝及び該配線パターンに連通するコンタクト開口部
の側壁に絶縁性の拡散防止材料を形成する第４の工程
と、前記コンタクト開口部の底部に、選択的に、シリサ
イド層の堆積によってバリアメタルを形成する第５の工
程と、前記配線パターン溝及び該配線パターンに連通す
るコンタクト開口部の内側の領域に金属系配線材料をそ
の露出面部がほぼ平坦になるよう埋め込む第６の工程と
を有することを特徴とする。In the method for manufacturing a multilayer wiring device of the present invention, a step of forming a first insulating film on a substrate having a conductive portion on its surface, and a step of forming the first insulating film on the first insulating film. A first step of forming a second insulating film having an opening with a small etching rate, a second step of forming a third insulating film on the second insulating film, and a third step of forming the third insulating film. Among the plurality of wiring pattern grooves, at least some of the wiring pattern grooves reach the second insulating film, and some of the other wiring pattern grooves form a groove communicating with the opening, and further face the opening. And a third step of etching so as to form a contact opening in the first insulating film; and a fourth step of forming an insulating diffusion preventing material on the sidewall of the contact opening communicating with the wiring pattern groove and the wiring pattern. and step, the contact opening The bottom parts, selectively, Shirisa
Fifth step of forming a barrier metal by depositing an id layer
And a sixth step of burying a metal-based wiring material in a region inside the wiring pattern groove and a contact opening communicating with the wiring pattern so that an exposed surface portion thereof is substantially flat.
【００２８】本発明の多層配線装置の製造方法は、好ま
しくは、前記第１絶縁膜と第３絶縁膜に同じ材料を用い
ることを特徴とする。The method for manufacturing a multilayer wiring device of the present invention is preferably characterized in that the same material is used for the first insulating film and the third insulating film.
【００２９】[0029]
【００３０】[0030]
【００３１】本発明の作用を以下に説明する。本発明の
多層配線装置では、配線幅及びコンタクトホール部の開
口は拡散防止層の膜厚分を考慮して開口し、絶縁性の拡
散防止層を形成するため、銅配線の導体部分は大きくな
っていないので、配線間の距離は小さくならない。又、
コンタクト部の幅も導体部分は大きくなっていないの
で、基板側の拡散領域を変更する必要もない。そして、
開口も拡散防止層の膜厚分を考慮して開口しているの
で、アスペクト比が大きくなることもない。The operation of the present invention will be described below. In the multilayer wiring device of the present invention, the wiring width and the opening of the contact hole portion are opened in consideration of the film thickness of the diffusion preventing layer, and the insulating diffusion preventing layer is formed, so that the conductor portion of the copper wiring becomes large. Not so, the distance between the wiring does not become small. or,
Since the width of the contact portion is not large in the conductor portion, it is not necessary to change the diffusion region on the substrate side. And
Since the opening is also formed in consideration of the film thickness of the diffusion prevention layer, the aspect ratio does not increase.
【００３２】さらに、層間接続用開口部により第１のコ
ンタクト開口部と第２のコンタクト開口部が連通してい
るので、従来は配線層間のコンタクト抵抗を上げる要因
となっていた３００Å以上の膜厚のバリアメタルの形成
を基板とのコンタクト部及び外部端子とのコンタクト部
以外は省くことができ、配線中の余分な抵抗成分を取り
除くことが可能となった。Furthermore, since the first contact opening and the second contact opening are communicated with each other by the interlayer connection opening, the film thickness of 300 Å or more, which has conventionally been a factor of increasing the contact resistance between wiring layers. The formation of the barrier metal can be omitted except for the contact portion with the substrate and the contact portion with the external terminal, and it has become possible to remove an excessive resistance component in the wiring.
【００３３】そして、本発明の多層配線装置の製造方法
は、少なくとも配線パターン溝の周囲、乃至コンタクト
開口部の周囲等ほとんどすべての周囲を絶縁性の拡散防
止膜で覆い、その後コンタクト部を含む金属配線例えば
銅配線、及び各配線層をつなぐすべてのコンタクト部を
含む多層金属配線を形成するので、基板特に半導体装置
の存在する基板について配線製造中の高温処理時の配線
の金属例えば銅の拡散や反応、及び外部からの不純物の
混入を抑制しつつ、配線することができ、多層配線の特
性の優れたものとすることができる。そして、従来のバ
リアメタルよりも高い温度で安定なバリア層を形成する
こともできる。In the method for manufacturing a multilayer wiring device according to the present invention, at least the periphery of the wiring pattern groove, the periphery of the contact opening, and the like are covered with an insulating diffusion barrier film, and then the metal including the contact portion is formed. Since a wiring, for example, a copper wiring, and a multi-layer metal wiring including all contact portions connecting each wiring layer are formed, diffusion of metal such as copper during wiring processing at high temperature during wiring manufacturing, for a substrate on which a semiconductor device exists, Wiring can be performed while suppressing reaction and mixing of impurities from the outside, and the characteristics of the multilayer wiring can be made excellent. Further, it is possible to form a stable barrier layer at a temperature higher than that of the conventional barrier metal.
【００３４】[0034]
【発明の実施の形態】本発明は、基板としては絶縁基板
の上に金属層を積層または金属層を埋め込のだもの、さ
らには半導体にｎ型又はｐ型不純物をドーピングし導電
性層を形成した半導体基板又はこのような導電性層の上
に絶縁層を介し金属シリサイド（珪化物）層及びポリシ
リコン層等の導電性層を形成した半導体基板等を用いる
ことができる。このような導電性層も配線と呼ぶことが
できる。そして、この半導体基板としては、例えば、Ｍ
ＯＳトランジスタ等の半導体装置が形成されているもの
であってもよい。BEST MODE FOR CARRYING OUT THE INVENTION According to the present invention, as a substrate, a metal layer is laminated or embedded on an insulating substrate, and a semiconductor is doped with an n-type or p-type impurity to form a conductive layer. A formed semiconductor substrate or a semiconductor substrate in which a conductive layer such as a metal silicide (silicide) layer and a polysilicon layer is formed over such a conductive layer with an insulating layer interposed therebetween can be used. Such a conductive layer can also be called a wiring. And as this semiconductor substrate, for example, M
A semiconductor device such as an OS transistor may be formed.
【００３５】例えば、図１（ａ）を参照すれば、基板１
として、ボロンイオンをＰ型不純物としてドーピングさ
れた単結晶シリコン基板を用いる。この基板１上にはＬ
ＯＣＯＳによる厚いシリコン酸化膜２があり、段差形状
を有している。この基板１には、図示しないが、ＬＯＣ
ＯＳシリコン酸化膜２により素子分離されて半導体装
置、例えばＭＯＳトランジスタが形成されており、半導
体基板表面にシリコン酸化膜を介し例えばポリシリコン
層及び金属シリサイド層のゲート電極等が形成されてお
り、更に、ゲート電極を挟んで、半導体基板中にｎ型不
純物が高濃度にドーピングされたソース領域とドレイン
領域が対向形成されている。また、この基板中に、ソー
ス領域、ドレイン領域とは別に、Ｐ型不純物が高濃度に
ドーピングされた配線用領域を形成されることもでき
る。これらゲート電極、配線用領域、ソース領域、ドレ
イン領域、等の導電性層に接続する配線を形成し、多層
配線とする。例えば、基板１について図１（ｂ）を参照
すれば、コンタクト開口部８に対向する基板１の領域中
には図示しないｐ型不純物が高濃度にドーピングされて
いる領域が形成されており、この領域にコンタクトする
配線を層間絶縁膜を介して施すことができる。For example, referring to FIG. 1A, the substrate 1
As the substrate, a single crystal silicon substrate doped with boron ions as a P-type impurity is used. L on this substrate 1
There is a thick silicon oxide film 2 of OCOS, and it has a step shape. Although not shown, the LOC is provided on the substrate 1.
A semiconductor device, for example, a MOS transistor is formed by element isolation by the OS silicon oxide film 2, and a gate electrode or the like of, for example, a polysilicon layer and a metal silicide layer is formed on the surface of the semiconductor substrate via a silicon oxide film. A source region and a drain region, which are heavily doped with an n-type impurity, are formed to face each other in the semiconductor substrate with the gate electrode interposed therebetween. In addition to the source region and the drain region, a wiring region doped with a high concentration of P-type impurities can be formed in the substrate. Wirings connected to the conductive layers such as the gate electrode, the wiring region, the source region, the drain region, etc. are formed to form a multilayer wiring. For example, referring to FIG. 1B for the substrate 1, a region where the p-type impurity (not shown) is highly doped is formed in the region of the substrate 1 facing the contact opening 8. Wiring that contacts the region can be provided through the interlayer insulating film.
【００３６】このような基板の上に形成された層間絶縁
膜に配線パターン溝及び該配線パターンに連通するコン
タクト開口部を有し、この配線パターン溝の側壁乃至コ
ンタクト開口部の側壁に拡散防止膜を有し、この配線パ
ターン溝、コンタクト開口部の内側の領域に埋め込みに
よる金属配線を有する。この金属配線としては、例えば
銅を用いる場合は銅の拡散を防止するために、拡散防止
層として例えばＳｉＮ、Ｓｉ０Ｎ（シリコン酸窒化
物）、ＳｉＣ（炭化物）を用いることができる。さら
に、この金属配線としてアルミニウム（Ａｌ）やタング
ステン（Ｗ）等を用いることができ、この場合も拡散防
止層としてＳｉＮ、ＳｉＯＮ、ＳｉＣ等を用いることが
できる。こうして、基板１の導電性層と前記コンタクト
開口部及び配線パターン溝に埋め込まれた金属配線が接
続されて多層配線が形成されたことになる。The interlayer insulating film formed on such a substrate has a wiring pattern groove and a contact opening communicating with the wiring pattern, and a diffusion barrier film is formed on the side wall of the wiring pattern groove or the side wall of the contact opening. And has metal wiring by embedding in the region inside the wiring pattern groove and the contact opening. For example, when copper is used as this metal wiring, SiN, SiON (silicon oxynitride), or SiC (carbide) can be used as a diffusion prevention layer in order to prevent the diffusion of copper. Further, aluminum (Al), tungsten (W), or the like can be used as the metal wiring, and in this case also, SiN, SiON, SiC, or the like can be used as the diffusion preventing layer. In this way, the conductive layer of the substrate 1 and the metal wiring embedded in the contact opening and the wiring pattern groove are connected to form a multilayer wiring.
【００３７】多層配線は、例えば次のようにして形成さ
れる。この基板１に、ＣＶＤ−ＳｉＯ2膜２を例えば厚
さ約１．０μｍで、第２絶縁膜４にＣＶＤ−ＳｉＮ膜４
を例えば厚さ約１０００Åで、第３絶縁膜５に第１絶縁
膜２と同じＣＶＤ−ＳｉＯ2膜を例えば厚さ約３０００
Åでこの順に積層している。これらの絶縁膜に対する配
線溝やコンタクト開口部の形成には反応性イオンエッチ
ング（ＲＩＥと略す。）を用いた。具体的には、シリコ
ン酸化膜のエッチングには一般的なＣｘＦｙガスによる
異方性プラズマエッチングを用いた。また、シリコン窒
化膜のエッチングにはＣｘＨｙＦｚガスによる異方性プ
ラズマエッチングを用いた。これらのエッチングはそれ
ぞれの異なる絶縁膜に対して選択比が十分高いものであ
る。金属系膜はＣｕ厚さ約１．２μｍを使用した。使用
した配線幅は０．３〜１．０μｍ、配線溝の深さは約３
０００Å程度、使用したコンタクト径は０．２５〜１．
０μｍ、コンタクト深さは約１．１μｍ詳細にはＳｉＯ
2が１μｍ、ＳｉＮが０．１μｍ程度である。The multi-layer wiring is formed as follows, for example. A CVD-SiO 2 film 2 having a thickness of, for example, about 1.0 μm is formed on the substrate 1, and a CVD-SiN film 4 is formed on the second insulating film 4.
Is about 1000 Å, and the same CVD-SiO 2 film as the first insulating film 2 is formed on the third insulating film 5, for example, about 3000
Layered in this order with Å. Reactive ion etching (abbreviated as RIE) was used for forming wiring trenches and contact openings in these insulating films. Specifically, for the etching of the silicon oxide film, general anisotropic plasma etching using CxFy gas was used. Further, anisotropic plasma etching using CxHyFz gas was used for etching the silicon nitride film. These etchings have sufficiently high selection ratios for different insulating films. The metal film used had a Cu thickness of about 1.2 μm. The wiring width used is 0.3-1.0 μm, and the wiring groove depth is about 3
000Å, the contact diameter used is 0.25 to 1.
0 μm, contact depth is about 1.1 μm
2 is 1 μm and SiN is about 0.1 μm.
【００３８】（実施の形態１）本発明の多層配線装置及
びその製造方法の実施の形態１について図面に基づいて
説明する。なお、本発明の多層配線装置の製造方法は、
図１（ａ）及び（ｂ）は基本的には従来と同様であり、
まずこれに基づいて説明する。図１（ａ）に示すよう
に、ボロンイオンをＰ型不純物としてドーピングされた
基板１は、ＬＯＣＯＳによる厚いシリコン酸化膜２が形
成されており、その表面には段差形状を有している。(Embodiment 1) Embodiment 1 of a multilayer wiring device and a manufacturing method thereof according to the present invention will be described with reference to the drawings. The method for manufacturing the multilayer wiring device of the present invention is
1 (a) and 1 (b) are basically the same as the conventional one,
First, a description will be given based on this. As shown in FIG. 1A, a substrate 1 doped with boron ions as a P-type impurity has a thick silicon oxide film 2 formed by LOCOS, and has a stepped shape on its surface.
【００３９】この基板１には、図示しないが、ＬＯＣＯ
Ｓによるシリコン酸化膜２により素子分離されて半導体
装置、例えばＭＯＳトランジスタが形成されており、半
導体基板表面にシリコン酸化膜を介し例えばポリシリコ
ン層及び金属シリサイド層のゲート電極等が形成されて
おり、更に、ゲート電極を挟んで、半導体基板中にｎ型
不純物が高濃度にドーピングされたソース領域とドレイ
ン領域が対向形成されている。また、基板１について図
１（ｂ）を参照すれば、コンタクト開口部８に対向する
基板１の領域中には、ソース領域、ドレイン領域とは別
に、図示しないｐ型不純物が高濃度にドーピングされて
いる領域である導電性層（配線）が形成されており、こ
の部分にコンタクトする配線を層間絶縁膜を介して施す
例について以下に説明する。Although not shown, the substrate 1 has a LOCO.
A semiconductor device, for example, a MOS transistor is formed by element isolation by a silicon oxide film 2 of S, and a gate electrode or the like of, for example, a polysilicon layer and a metal silicide layer is formed on the surface of a semiconductor substrate via a silicon oxide film. Further, a source region and a drain region, which are heavily doped with n-type impurities, are formed opposite to each other with the gate electrode sandwiched therebetween. Further, referring to FIG. 1B for the substrate 1, a region of the substrate 1 facing the contact opening 8 is heavily doped with a p-type impurity (not shown) in addition to the source region and the drain region. An example in which a conductive layer (wiring), which is a region in which the wiring is formed, is formed, and a wiring contacting this portion is provided via an interlayer insulating film will be described below.
【００４０】この基板１上に第１絶縁膜３としてＣＶＤ
によるＳｉＯ2膜を厚さ約１．０μで堆積し、次いで、
該第１絶縁膜３に比べてエッチングレートが小さい異な
った種類の第２の絶縁膜４としてＣＶＤによるＳｉＮ膜
を厚さ約１０００Åで堆積する。CVD is performed on the substrate 1 as a first insulating film 3.
A SiO 2 film of about 1.0 μ in thickness, and then
As a second insulating film 4 of a different type having a smaller etching rate than that of the first insulating film 3, a SiN film by CVD is deposited with a thickness of about 1000Å.
【００４１】次に、レジストを塗布し、コンタクト形成
用の露光及び現像を行い、レジストを第２絶縁膜４にコ
ンタクトを形成するため開口部を形成する。この開口部
は半導体基板１の接続すべき導電性層（配線）に対向し
ている。ここでは、例えば、図示しないソース領域に対
向している。次に、第２絶縁膜４に対しＣxＨyＦzガス
例えばＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆガス等による異方性
プラズマエッチングを行い、開口により露出する部分が
エッチングされ、この開口に対向して開口部が第２絶縁
膜に形成される。こうして、開口部を有する第２絶縁膜
４は、コンタクトを形成するためのマスクとして得られ
る。そして、この第２絶縁膜４は後述の配線溝を形成す
る際エッチングストッパー層となる。Next, a resist is applied, exposure and development for contact formation are performed, and an opening is formed in the resist for forming a contact on the second insulating film 4. The opening faces the conductive layer (wiring) of the semiconductor substrate 1 to be connected. Here, for example, it faces a source region (not shown). Next, the portion to the second insulating film 4 by anisotropic plasma etching by C x H y F z gas for example CHF 3, CH 2 F 2, CH 3 F gas, etc., is exposed by the opening is etched, the An opening is formed in the second insulating film so as to face the opening. Thus, the second insulating film 4 having the opening is obtained as a mask for forming a contact. The second insulating film 4 serves as an etching stopper layer when forming a wiring groove described later.
【００４２】この第２絶縁膜４上に第３絶縁膜としてＣ
ＶＤによりＳｉＯ2膜を厚さ３０００Åで堆積する。な
お、この第３絶縁膜５は、第１の絶縁膜３と同じ種類の
ＳｉＯ2を用いたがこれに限らず、第２絶縁膜４に比べ
てエッチングレートが大きいものであれば用いることが
できる。C is formed as a third insulating film on the second insulating film 4.
A SiO 2 film is deposited by VD to a thickness of 3000 Å. The third insulating film 5 is made of the same type of SiO 2 as the first insulating film 3, but the third insulating film 5 is not limited to this, and any material having an etching rate higher than that of the second insulating film 4 may be used. it can.
【００４３】図１（ｂ）に示すように、第３絶縁膜５上
にレジスト６を塗布し、配線パターン形成のための露光
及び現像を行い、レジスト６をパターニングする。この
結果、第３絶縁膜５には配線パターン形成用開口が形成
される。次いで、第３絶縁膜５の該開口により露出した
部分をＣxＦyガス例えばＣＦ4、Ｃ2Ｈ6、Ｃ3Ｈ8、Ｃ4Ｆ
8ガス等による異方性プラズマエッチングを行い、第２
絶縁膜４が露出するように配線パターン溝７ａ、７ｂを
形成し、かつ第２絶縁膜４の開口部も続けてエッチング
して半導体基板１もしくは下層配線層を露出するように
コンタクト開口部分８も形成する。こうして、所望の深
さの配線パターン溝７ａ、７ｂとコンタクト開口部８が
同時に得られる。なお。このとき、第２絶縁膜４は第１
絶縁膜３をエッチングする際のエッチングストッパー層
となるため、配線パターン溝７ａの深さは所望の深さに
制御される。As shown in FIG. 1B, a resist 6 is applied on the third insulating film 5, exposed and developed for forming a wiring pattern, and the resist 6 is patterned. As a result, a wiring pattern forming opening is formed in the third insulating film 5. Then, the portion of the third insulating film 5 exposed by the opening is exposed to a C x F y gas such as CF 4 , C 2 H 6 , C 3 H 8 , and C 4 F.
Anisotropic plasma etching with 8 gas etc.
The wiring pattern grooves 7a and 7b are formed so that the insulating film 4 is exposed, and the opening portion of the second insulating film 4 is also continuously etched so that the contact opening portion 8 is also exposed so that the semiconductor substrate 1 or the lower wiring layer is exposed. Form. In this way, the wiring pattern grooves 7a and 7b and the contact opening 8 having a desired depth are simultaneously obtained. Incidentally. At this time, the second insulating film 4 is
Since it serves as an etching stopper layer when the insulating film 3 is etched, the depth of the wiring pattern groove 7a is controlled to a desired depth.
【００４４】ここで、本発明のこの形態においては、配
線パターン溝７ａ、７ｂ及びコンタクト開口部８の幅を
配線として必要な幅に比べて、例えば０．１μｍ大きめ
に形成しておく。具体的には、０．４μｍの幅の配線パ
ターン溝４ａ、７ｂ及びコンタクト開口部８の幅を０．
３μｍとしている。これは、後述するように、該配線溝
パターン７ａ、７ｂ及び開口部８の側壁に５００Å程度
の絶縁膜が形成されることを考慮して大きさの設定（リ
サイズ。）を行ったものである。このような考慮による
構成がされている点において、従来のものとはことなる
本形態の特徴がある。Here, in this embodiment of the present invention, the widths of the wiring pattern grooves 7a and 7b and the contact openings 8 are formed to be, for example, 0.1 μm larger than the width required for wiring. Specifically, the width of the wiring pattern grooves 4a and 7b and the contact opening 8 having a width of 0.4 μm is set to 0.
It is 3 μm. As described later, the size is set (resizing) in consideration of the fact that an insulating film of about 500 Å is formed on the side walls of the wiring groove patterns 7a and 7b and the opening 8. . The feature of the present embodiment, which is different from the conventional one, is that the configuration based on such consideration is made.
【００４５】次いで、レジスト６を除去する。その後、
本形態の更なる特徴とするところである、図１（ｃ）に
示すように、第２絶縁膜４と同種の第４絶縁膜９を更に
堆積する。すなわち、第２絶縁膜４と同じＳｉＮ層をＣ
ＶＤ法により厚さ５００Åで第４絶縁膜９として堆積す
るものである。なお、このＳｉＮ膜は周知のようにＣｕ
の拡散を防止するのに有効である。Then, the resist 6 is removed. afterwards,
As shown in FIG. 1C, which is a further feature of this embodiment, a fourth insulating film 9 of the same type as the second insulating film 4 is further deposited. That is, the same SiN layer as the second insulating film 4 is C
The fourth insulating film 9 is deposited with a thickness of 500 Å by the VD method. As is well known, this SiN film is made of Cu.
Is effective in preventing the spread of
【００４６】次に、このＳｉＮ膜９をＣxＨyＦzガス例
えばＣＨ2Ｆガス等による異方性エッチングにてエッチ
バックすることにより配線パターン溝７ａ、７ｂ及びコ
ンタクト開口部８の側壁に側壁状のＳｉＮ層１０を形成
する（図２（ｄ）参照。）。このとき、この側壁状のＳ
ｉＮ層１０の厚さは５００Åであり、以下に説明する銅
Ｃｕの埋め込みのための熱処理においてＣｕの拡散を防
止するのに十分であり、Ｃｕの拡散を防止する絶縁性の
拡散防止膜が得られたことを意味する。このとき、コン
タクト底部ＳｉＮ層は除去されるが、配線パターン溝下
部のＳｉＮ層は残すものとする。Next, this SiN film 9 is etched back by anisotropic etching using C x H y F z gas such as CH 2 F gas to form side walls of the wiring pattern grooves 7a and 7b and the contact openings 8. The sidewall-shaped SiN layer 10 is formed (see FIG. 2D). At this time, this sidewall-shaped S
The thickness of the iN layer 10 is 500 Å, which is sufficient to prevent the diffusion of Cu in the heat treatment for embedding copper Cu described below, and an insulating diffusion prevention film that prevents the diffusion of Cu is obtained. It means that it was done. At this time, the contact bottom SiN layer is removed, but the SiN layer under the wiring pattern groove is left.
【００４７】尚、この結果、コンタクト底部にシリコン
基板１が露出することから、拡散防止用のバリアメタル
層膜１１をこの底部に形成しておく必要があり、選択的
に成長させる。図２（ｅ）に示すように、例えば選択的
ＣＶＤ法によりコンタクト底部にタングステンの珪化
物、例えばＷＳｉを３００Åの厚さで成長させ、さらに
窒素雰囲気中で熱処理することにより窒化させ、厚さ３
００ÅのＷＳｉＮ／厚さ１００ÅのＷＳｉの積層膜であ
るバリアメタル層膜１１を形成する。As a result, since the silicon substrate 1 is exposed at the bottom of the contact, it is necessary to form the barrier metal layer film 11 for diffusion prevention on this bottom, and the selective growth is performed. As shown in FIG. 2 (e), a silicide of tungsten, for example, WSi is grown to a thickness of 300Å on the bottom of the contact by, for example, a selective CVD method, and further nitrided by heat treatment in a nitrogen atmosphere to a thickness of 3
A barrier metal layer film 11 which is a laminated film of 00Å WSiN / 100Å thickness WSi is formed.
【００４８】その後、図２（ｆ）に示すように、配線パ
ターン溝７ａ、７ｂ及びコンタクトホール８にＣｕ膜を
埋め込むようにＣｕ膜を堆積する。具体的には、Ｃｕを
例えばスパッタリーフローにより１．２μｍ厚さに形成
し、５００℃でアニールを行う。このとき、Ｃｕは側壁
状のＳｉＮ層１０によりＳｉＯ2膜３、５への拡散が防
止される。そして、逆に、ＳｉＯ2膜３、５からＣｕへ
の拡散がこのＳｉＮ層１０により防止され、Ｏの透過に
よるＣｕの酸化も防止される。これは、ＳｉＮ層１０が
緻密なこともあって不純物の透過を防止するからと考え
られる。そして、この熱処理に際し、ＳｉＮ層１０は十
分耐える耐熱性を示すものであり、耐熱層としても機能
する。なお、ＳｉＮとＣｕとの密着性を上げるために、
密着層として薄いＴｉＮ膜を先に被着してもよく、この
膜厚はＣｕの拡散やスパイク防止には至らない厚さ１０
０Å程度で十分である。Thereafter, as shown in FIG. 2F, a Cu film is deposited so as to fill the wiring pattern grooves 7a and 7b and the contact hole 8 with the Cu film. Specifically, Cu is formed to a thickness of 1.2 μm by, for example, sputtery flow, and annealing is performed at 500 ° C. At this time, Cu is prevented from diffusing into the SiO 2 films 3 and 5 by the sidewall-shaped SiN layer 10. On the contrary, the diffusion from the SiO 2 films 3 and 5 to Cu is prevented by the SiN layer 10, and the oxidation of Cu due to the permeation of O is also prevented. It is considered that this is because the SiN layer 10 is dense and prevents the permeation of impurities. The SiN layer 10 has sufficient heat resistance during this heat treatment, and also functions as a heat resistant layer. In order to improve the adhesion between SiN and Cu,
A thin TiN film may be first deposited as an adhesion layer, and this film thickness is 10 which does not prevent Cu diffusion and spikes.
About 0Å is enough.
【００４９】次いで、図３（ｇ）に示すように、ＣＭＰ
法により配線形成用の第３絶縁膜層５であるＳｉＯ2膜
表面のＣｕ膜１２（ＴｉＮ膜を設けた場合はその膜も含
めて）を完全に除去して平坦化し、Ｃｕが表面に露出し
た埋め込み配線１４ａ、１４ｂが配線パターン溝に形成
される。この結果、この配線１４ａ、１４ｂは、その上
表面が第３絶縁膜５の上表面とほぼ同一の平面をなすよ
うになる。この配線１４ａ、１４ｂは基板１の導電性層
（配線）に比べて上に位置することから上層配線と呼ぶ
ことができる。尚、第１絶縁膜３、第２絶縁膜４、第３
絶縁膜５は層間絶縁膜と呼ぶことができる。Then, as shown in FIG. 3 (g), CMP is performed.
Method, the Cu film 12 (including the TiN film, if a TiN film is provided) on the surface of the SiO 2 film that is the third insulating film layer 5 for wiring formation is completely removed and planarized, and Cu is exposed on the surface. The embedded wirings 14a and 14b are formed in the wiring pattern groove. As a result, the upper surfaces of the wirings 14a and 14b become substantially flush with the upper surface of the third insulating film 5. Since the wirings 14a and 14b are located above the conductive layer (wiring) of the substrate 1, they can be called upper layer wirings. In addition, the first insulating film 3, the second insulating film 4, the third
The insulating film 5 can be called an interlayer insulating film.
【００５０】さらに、図３（ｈ）に示すように、絶縁性
の拡散防止層１５としてＣＶＤによりＳｉＮ膜が厚さ３
００〜５００Åで形成され、さらに図３（ｉ）に示すよ
うに、上層配線との層間絶縁膜１６としてＣＶＤにより
ＳｉＯ2膜が厚さ１．０μｍで順次形成される。こうし
て、配線１４ａ、１４ｂは、基板１とのコンタクト部を
除いて、バリアメタルはほとんど形成されておらず、周
囲をＳｉＮで囲まれている。このため、従来における問
題点であったバリアメタルの密着性劣化の為に生じてい
た剥離やスパイクの問題が解消され、配線が良好に埋め
込まれた。又、実質コンタクト幅を確保しつつ、所望の
配線抵抗及びコンタクト抵抗が得られた。Further, as shown in FIG. 3H, a SiN film having a thickness of 3 is formed by CVD as the insulating diffusion preventing layer 15.
Then, as shown in FIG. 3I, a SiO 2 film having a thickness of 1.0 μm is sequentially formed by CVD as an interlayer insulating film 16 with the upper layer wiring. Thus, the wirings 14a and 14b have almost no barrier metal formed except for the contact portion with the substrate 1, and are surrounded by SiN. For this reason, the problem of peeling and spikes, which had been a problem in the past due to the deterioration of the adhesion of the barrier metal, was solved, and the wiring was satisfactorily embedded. Further, desired wiring resistance and contact resistance were obtained while ensuring a substantial contact width.
【００５１】（実施の形態２）図４に示すように、配線
１４ａ、１４ｂ上に上層配線２４ａ、２４ｂもデュアル
ダマシング方法にて次の通り形成した。図３（ｈ）に引
き続き、レジストを塗布し、配線間コンタクト形成用の
露光及び現像を行い、レジストを拡散防止層１５に配線
間コンタクトを形成するため層間接続用開口部（層間コ
ンタクト開口部）を形成する。この層間接続用開口部は
前記コンタクト開口部連通し、このことにより配線１４
ｂの上面が露出する。なお、この拡散防止層１５はＳｉ
Ｎで形成されており、ここでは層間絶縁膜の一部として
の第４絶縁膜１５として機能している考えることとす
る。(Second Embodiment) As shown in FIG. 4, upper layer wirings 24a and 24b are also formed on the wirings 14a and 14b by the dual damascene method as follows. Continuing from FIG. 3 (h), a resist is applied, exposure and development for forming inter-wiring contacts are performed, and the resist is used to form inter-wiring contacts in the diffusion prevention layer 15. Interlayer connection openings (interlayer contact openings) To form. The inter-layer connection opening communicates with the contact opening, whereby the wiring 14 is formed.
The upper surface of b is exposed. The diffusion prevention layer 15 is made of Si.
It is formed of N, and here it is considered that it functions as the fourth insulating film 15 as a part of the interlayer insulating film.
【００５２】この次に、層間絶縁膜１６としてＣＶＤに
よるＳｉＯ2膜を厚さ約１．０μｍで堆積する。次い
で、この層間絶縁膜１６上に層間絶縁膜としてのＳｉＮ
層を形成し、それをパターニングして配線間コンタクト
のための開口部を有するマスク２１とした。その上に層
間絶縁膜としてのＳｉＯ2膜２２を形成する。この後、
実施の形態１と同様に、ＳｉＯ2膜２２に異方性エッチ
ングによる配線パターン溝を形成し、さらに次いで配線
層間のコンタクト開口部も形成する。その後、このよう
に配線パターン、コンタクト開口部を形成された基板に
上にＳｉＮ膜２０を形成したのち、エッチバックして配
線パターン溝及びコンタクト開口部のそれぞれの側部に
側壁状のＳｉＮ膜２０を残す。このとき、コンタクト開
口部の底部においてＳｉＮ膜が除去され、配線パターン
溝に埋め込まれているＣｕ配線１４ｂが露出する。Next, a SiO 2 film is deposited as an interlayer insulating film 16 by CVD to a thickness of about 1.0 μm. Then, SiN as an interlayer insulating film is formed on the interlayer insulating film 16.
A layer was formed and patterned to form a mask 21 having an opening for a contact between wirings. An SiO 2 film 22 as an interlayer insulating film is formed thereon. After this,
Similar to the first embodiment, a wiring pattern groove is formed in the SiO 2 film 22 by anisotropic etching, and then contact openings between wiring layers are also formed. After that, the SiN film 20 is formed on the substrate on which the wiring pattern and the contact openings are formed in this way, and then etched back to form the sidewall-shaped SiN film 20 on each side of the wiring pattern groove and the contact openings. Leave. At this time, the SiN film is removed at the bottom of the contact opening, and the Cu wiring 14b embedded in the wiring pattern groove is exposed.
【００５３】この後、その上に、実施の形態１と同様
に、さらにＣｕ膜の堆積、ＣＭＰ法による平坦化と埋め
込み配線、コンタクトプラグ形成完了がなされる。この
とき、配線パターンに埋め込まれている配線２４ａ、２
４ｂは、前者がＳｉＮ膜２１のエッチングストッパーの
作用により所望の深さに形成され、後者が配線（コンタ
クトプラグ）２４ｃを通じてＣｕ配線１４ｂに連続し、
ひいてはＣｕ配線１４ｃに連続する。ここで、配線２４
ａ、２４ｂの上表面は、ＳｉＯ2膜２２の上表面とほぼ
同一の平面をなす状態にある。Thereafter, similarly to the first embodiment, the Cu film is further deposited thereon, the planarization by the CMP method and the buried wiring, and the contact plug formation are completed. At this time, the wirings 24a, 2 embedded in the wiring pattern
4b, the former is formed to a desired depth by the action of the etching stopper of the SiN film 21, the latter is continuous with the Cu wiring 14b through the wiring (contact plug) 24c,
As a result, it is continuous with the Cu wiring 14c. Here, the wiring 24
The upper surfaces of a and 24b are substantially in the same plane as the upper surface of the SiO 2 film 22.
【００５４】次いで、拡散防止膜としてＳｉＮ膜２５を
形成し、図４に示すように多層配線が得られる。３層以
上の配線形成工程はこのような工程を繰り返すことによ
り行われる。Next, a SiN film 25 is formed as a diffusion prevention film, and a multilayer wiring is obtained as shown in FIG. The wiring forming process for three or more layers is performed by repeating such a process.
【００５５】この実施の形態２の特徴は、コンタクトプ
ラグ２４ｃの底部にバリアメタルがないことであり、２
層のＣｕ配線２４ｂ、１４ｂは同種のＣｕプラグにて直
接連結している。これは、３層以上の配線間コンタクト
プラグにも適用されるため、配線層間のバリアメタルに
よる寄生抵抗が除かれることを意味する。The feature of the second embodiment is that there is no barrier metal at the bottom of the contact plug 24c.
The Cu wirings 24b and 14b of the layer are directly connected by the same kind of Cu plug. This means that the parasitic resistance due to the barrier metal between the wiring layers is removed because it is applied to the contact plugs between wiring layers of three or more layers.
【００５６】以上の実施の形態においては、半導体基板
１としてｎ型不純物としてボロンをドープしたシリコン
基板に対し、バリアメタルを介しコンタクト開口部のＣ
ｕ配線を施した例について説明したが、この基板１の接
続すべき導電性層として金属配線が施されている場合、
例えばゲート電極としての金属例えば、ＷＳｉが施され
ているとバリアメタル形成工程を省略することによりそ
の配線に対しバリアメタルを介さないで直接コンタクト
ホールのＣｕ配線を介し接続するように本発明を適用す
ることができる。配線パターン溝及びコンタクト開口部
へ埋め込む配線用金属材料、例えば銅（Ｃｕ）または、
アルミニウム（Ａｌ）等は、接続される基板の配線（導
電性層）材料、例えば金属シリサイド（ＷＳｉ、ＴｉＳ
ｉ2、ＣｏＳｉ2）／ポリシリコンに対応して選ばれ、そ
の配線用金属材料に対応して配線上の金属シリサイドに
は、拡散防止層の材料ＷＳｉ、ＴｉＳｉ2、ＣｏＳｉ2、
ＭｏＳｉ2、ＮｉＳｉ、ＴａＳｉ等が選ばれる。In the above-described embodiments, the semiconductor substrate 1 is a silicon substrate doped with boron as an n-type impurity, and C of the contact opening portion is formed via a barrier metal.
Although an example in which u wiring is applied has been described, when metal wiring is applied as the conductive layer to be connected to the substrate 1,
For example, when a metal such as WSi is applied as a gate electrode, the present invention is applied so that the barrier metal forming step is omitted and the wiring is directly connected through the Cu wiring of the contact hole without the barrier metal. can do. A metal material for wiring embedded in the wiring pattern groove and the contact opening, for example, copper (Cu), or
Aluminum (Al) or the like is a wiring (conductive layer) material of a substrate to be connected, for example, metal silicide (WSi, TiS).
i 2 , CoSi 2 ) / polysilicon. Corresponding to the wiring metal material, the metal silicide on the wiring includes the diffusion prevention layer materials WSi, TiSi 2 , CoSi 2 ,
MoSi 2 , NiSi, TaSi, etc. are selected.
【００５７】[0057]
【発明の効果】本発明の多層配線装置では、配線幅及び
コンタクトホール部の開口は拡散防止層の膜厚分を考慮
して開口し、絶縁性の拡散防止層を形成することによ
り、配線例えば銅配線の導体部分は大きくなっていない
ので、配線間の距離は小さくならない。又、コンタクト
部の幅も導体部分は大きくなっていないので、基板特に
半導体基板の場合ｎ型等の不純物等の拡散領域を変更す
る必要もない。その為、多層配線のより微細化、高密度
化に適するため、ひいては半導体装置等の微細化、高密
度化に寄与するところ大である。In the multi-layer wiring device of the present invention, the wiring width and the opening of the contact hole portion are opened in consideration of the thickness of the diffusion prevention layer, and the insulating diffusion prevention layer is formed to form a wiring, for example. Since the conductor portion of the copper wiring is not enlarged, the distance between the wirings is not reduced. Further, since the width of the contact portion is not large in the conductor portion, it is not necessary to change the diffusion region for impurities such as n-type in the case of a substrate, especially a semiconductor substrate. Therefore, it is suitable for further miniaturization and higher density of the multi-layered wiring, which in turn contributes to miniaturization and higher density of semiconductor devices and the like.
【００５８】さらに、層間接続用開口部により第１のコ
ンタクト開口部と第２のコンタクト開口部が連通してい
るので、従来は配線層間のコンタクト抵抗を上げる要因
となっていた３００Å以上の膜厚のバリアメタルの形成
を基板とのコンタクト部及び外部端子とのコンタクト部
以外は省くことができ、配線中の余分な抵抗成分を取り
除くことが可能となり、特性の優れた多層配線を提供す
ることができる。Further, since the first contact opening and the second contact opening are communicated with each other by the interlayer connection opening, the film thickness of 300 Å or more, which has conventionally been a factor of increasing the contact resistance between wiring layers. It is possible to omit the formation of the barrier metal except for the contact portion with the substrate and the contact portion with the external terminal, and it is possible to remove the excessive resistance component in the wiring, and it is possible to provide a multilayer wiring with excellent characteristics. it can.
【００５９】そして、本発明の多層配線装置の製造方法
は、少なくとも配線パターン溝の周囲、乃至コンタクト
開口部の周囲等ほとんどすべての周囲を絶縁性の拡散防
止膜で覆い、その後コンタクト部を含む金属配線例えば
銅配線、及び各配線層をつなぐすべてのコンタクト部を
含む多層金属配線を形成するので、基板特に半導体装置
の存在する基板について配線製造中の高温処理時の配線
の金属例えば銅の拡散や反応、及び外部からの不純物の
混入を抑制しつつ、配線することができ、多層配線の特
性の優れたものとすることができる。According to the method of manufacturing a multilayer wiring device of the present invention, at least the periphery of the wiring pattern groove, the periphery of the contact opening, and the like are covered with an insulating diffusion barrier film, and then the metal including the contact portion is formed. Since a wiring, for example, a copper wiring, and a multi-layer metal wiring including all contact portions connecting each wiring layer are formed, diffusion of metal such as copper during wiring processing at high temperature during wiring manufacturing, for a substrate on which a semiconductor device exists, Wiring can be performed while suppressing reaction and mixing of impurities from the outside, and the characteristics of the multilayer wiring can be made excellent.
【図１】本発明の多層配線装置の実施の形態１の製造工
程を説明する断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a first embodiment of a multilayer wiring device of the present invention.
【図２】本発明の多層配線装置の実施の形態１の製造工
程を説明する断面図である。FIG. 2 is a cross-sectional view illustrating the manufacturing process of the first embodiment of the multilayer wiring device of the present invention.
【図３】本発明の多層配線装置の実施の形態１の製造工
程を説明する断面図である。FIG. 3 is a cross-sectional view illustrating the manufacturing process of the first embodiment of the multilayer wiring device of the present invention.
【図４】本発明の多層配線装置の実施の形態２の断面図
である。FIG. 4 is a sectional view of a second embodiment of the multilayer wiring device of the present invention.
【図５】従来の多層配線装置の断面図である。FIG. 5 is a cross-sectional view of a conventional multilayer wiring device.
１ 半導体基板 ２ シリコン酸化膜 ３ 第１絶縁膜 ４ 第２絶縁膜 ５ 第３絶縁膜 ６ レジスト ７ａ、７ｂ 配線パターン溝 ８ コンタクト開口部 ９ 第４絶縁膜 １０ 拡散防止層 １１ バリアメタル １２ 銅膜 １４ａ、１４ｂ、１４ｃ 配線 １５ 拡散防止層 １６ 第６絶縁膜 ２０ 拡散防止層 ２１ 第７絶縁膜 ２２ 第８絶縁膜 ２４ａ、２４ｂ、２４ｃ 配線 1 Semiconductor substrate 2 Silicon oxide film 3 First insulating film 4 Second insulating film 5 Third insulating film 6 resist 7a, 7b Wiring pattern groove 8 Contact openings 9 Fourth insulating film 10 Diffusion prevention layer 11 Barrier metal 12 Copper film 14a, 14b, 14c wiring 15 Diffusion prevention layer 16 sixth insulating film 20 Diffusion prevention layer 21 7th insulating film 22 8th insulating film 24a, 24b, 24c wiring
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−260492（ＪＰ，Ａ) 特開 平９−306988（ＪＰ，Ａ) 特開 平９−172070（ＪＰ，Ａ) 特開 平４−28232（ＪＰ，Ａ) 特開 平２−288225（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-9-260492 (JP, A) JP-A-9-306988 (JP, A) JP-A-9-172070 (JP, A) JP-A-4- 28232 (JP, A) JP-A-2-288225 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/768
Claims (6)
上に形成された層間絶縁膜と、該導電性層に接続され、
かつ該層間絶縁膜の上表面とほぼ同一の平面をなす表面
を有する上層配線層からなり、該層間絶縁膜は少なくと
も第１絶縁膜と、該第１絶縁膜に対してエッチングレー
トの小さい第２絶縁膜と、第３絶縁膜から構成されてお
り、第１絶縁膜、第２絶縁膜には前記導電性層と上層配
線層とを接続する第１のコンタクト開口部が形成されて
おり、第３絶縁膜には上層配線層が配置される配線パタ
ーン溝が形成された多層配線装置にあって、 前記配線パターン溝の側部及びコンタクト開口部の側部
に絶縁性の第１金属拡散防止層を、コンタクト開口部の
底部に、選択的に、導電性のシリサイド層の堆積による
第２金属拡散防止層を備えていることを特徴とする多層
配線装置。1. A conductive layer formed on a substrate, an interlayer insulating film formed on the substrate, and connected to the conductive layer,
And an upper wiring layer having a surface that is substantially flush with the upper surface of the interlayer insulating film, the interlayer insulating film being at least a first insulating film and a second insulating film having a small etching rate with respect to the first insulating film. The first insulating film and the second insulating film are formed with a first contact opening for connecting the conductive layer and the upper wiring layer. In the multi-layer wiring device in which the wiring pattern groove in which the upper wiring layer is arranged is formed in the insulating film, the insulating first side is provided on the side of the wiring pattern groove and the side of the contact opening . the metal diffusion prevention layer, contact openings
By selectively depositing a conductive silicide layer on the bottom
A multilayer wiring device comprising a second metal diffusion preventing layer .
ド層であることを特徴とする請求項１に記載の多層配線The multi-layer wiring according to claim 1, wherein the multi-layer wiring is a wiring layer.
装置。apparatus.
と、前記上層配線層に接続されかつ該層間絶縁膜を介し
位置する第２の上層配線層を有し、前記第２の層間絶縁
膜は前記第１のコンタクト開口部に対向する部分に形成
された第２のコンタクト開口部を有し、この第２の層間
絶縁膜の第２のコンタクト開口部に対向する領域であっ
て第１のコンタクト開口部に対向する部分に層間接続用
開口部を有し、この層間接続用開口部により第１のコン
タクト開口部と第２のコンタクト開口部とが連通してい
ることを特徴とする請求項１又は２に記載の多層配線装
置。3. On the upper wiring layer, there is provided a second interlayer insulating film and a second upper wiring layer which is connected to the upper wiring layer and is located via the interlayer insulating film. The interlayer insulating film has a second contact opening formed in a portion facing the first contact opening, and is a region of the second interlayer insulating film facing the second contact opening. An interlayer connection opening is provided in a portion facing the first contact opening, and the first contact opening and the second contact opening are communicated with each other by the interlayer connection opening. The multilayer wiring device according to claim 1 or 2 .
して不純物のドープ又は金属層の埋め込みによる導電性
の部分或いは絶縁層を介し導電性の部分を有する半導体
基板であることを特徴とする請求項１乃至３のいずれか
に記載の多層配線装置。Wherein the substrate is a feature that it is a semiconductor substrate having a conductive portion or the electrically conductive portion through an insulating layer by implantation of doped or metal layer of impurities as a conductive layer on one portion of its surface a multilayer wiring device according to any one of claims 1 to 3.
板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に該第１絶縁膜に対しエッチングレー
トの小さい、開口部を有する第２絶縁膜を形成する第１
の工程と、 前記第２絶縁膜上に第３絶縁膜を形成する第２の工程
と、 前記第３絶縁膜に複数の配線パターン溝であって、該配
線パターン溝のうち少なくともあるものが前記第２絶縁
膜に到達し、他のあるものが前記開口部に連通する溝を
形成し、さらに前記開口部に対向して第１絶縁膜にコン
タクト開口部を形成するようエッチングする第３の工程
と、 前記配線パターン溝及び該配線パターンに連通するコン
タクト開口部の側壁に絶縁性の拡散防止材料を形成する
第４の工程と、前記コンタクト開口部の底部に、選択的に、シリサイド
層の堆積によってバリアメタルを形成する第５の工程
と、 前記配線パターン溝及び該配線パターンに連通するコン
タクト開口部の内側の領域に金属系配線材料をその露出
面部がほぼ平坦になるよう埋め込む第６の工程とを有す
ることを特徴とする多層配線装置の製造方法。5. A step of forming a first insulating film on a substrate having a conductive portion on its surface portion, and an opening having a small etching rate with respect to the first insulating film on the first insulating film. First forming a second insulating film
And a second step of forming a third insulating film on the second insulating film, and a plurality of wiring pattern grooves in the third insulating film, at least one of which is the wiring pattern groove. Third step of etching so as to reach the second insulating film and form a groove in which another communicates with the opening, and further to form a contact opening in the first insulating film facing the opening. A fourth step of forming an insulating diffusion preventing material on the wiring pattern groove and a sidewall of the contact opening communicating with the wiring pattern , and selectively forming silicide on the bottom of the contact opening.
Fifth step of forming barrier metal by layer deposition
And a sixth step of burying a metal-based wiring material in a region inside the wiring pattern groove and a contact opening communicating with the wiring pattern so that an exposed surface portion thereof is substantially flat. Device manufacturing method.
料を用いることを特徴とする請求項５に記載の多層配線
装置の製造方法。6. The method for manufacturing a multilayer wiring device according to claim 5, wherein the same material is used for the first insulating film and the third insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29808597A JP3534589B2 (en) | 1997-10-30 | 1997-10-30 | Multilayer wiring device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29808597A JP3534589B2 (en) | 1997-10-30 | 1997-10-30 | Multilayer wiring device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135623A JPH11135623A (en) | 1999-05-21 |
| JP3534589B2 true JP3534589B2 (en) | 2004-06-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29808597A Expired - Lifetime JP3534589B2 (en) | 1997-10-30 | 1997-10-30 | Multilayer wiring device and method of manufacturing the same |
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| Country | Link |
|---|---|
| JP (1) | JP3534589B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4182393B2 (en) * | 2002-04-10 | 2008-11-19 | ソニー株式会社 | Solid-state imaging device and manufacturing method thereof |
| JP4117672B2 (en) | 2002-05-01 | 2008-07-16 | ソニー株式会社 | Solid-state imaging device, solid-state imaging device, and manufacturing method thereof |
| US6861686B2 (en) * | 2003-01-16 | 2005-03-01 | Samsung Electronics Co., Ltd. | Structure of a CMOS image sensor and method for fabricating the same |
| JP4110192B1 (en) | 2007-02-23 | 2008-07-02 | キヤノン株式会社 | Photoelectric conversion device and imaging system using photoelectric conversion device |
| JP5046762B2 (en) * | 2007-07-06 | 2012-10-10 | 株式会社ジャパンディスプレイセントラル | Array substrate |
-
1997
- 1997-10-30 JP JP29808597A patent/JP3534589B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH11135623A (en) | 1999-05-21 |
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