JP2716203B2 - Information processing device - Google Patents
Information processing deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の時刻同期化装置に利用す
る。特に、共通バス方式を使用した情報処理装置内の共
通バスに接続された装置間の時刻同期化装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is used for a time synchronization device of an information processing device. In particular, the present invention relates to a time synchronization device between devices connected to a common bus in an information processing device using a common bus system.
本発明は情報処理装置において、 共通の計時装置から共通バスを介して各装置に一斉に
時刻情報を通知し各装置では、この時刻情報とこの時刻
情報でリセットされ、共通のクロック信号でカウントし
たカウント値とを加算して時刻を得ることにより、 各装置間で時刻の同時性を保つことができ、かつ共通
バスのバストラフィックに影響を与えないようにしたも
のである。According to the present invention, in an information processing apparatus, a common timekeeping device notifies time information to all devices simultaneously via a common bus, and each device is reset by this time information and this time information, and counted by a common clock signal. By obtaining the time by adding the count value, the synchronization of the time can be maintained between the devices, and the bus traffic of the common bus is not affected.
従来、情報処理装置は、共通バスに接続される各装置
でそれぞれ独立した計時回路を持ち、それぞれの計時回
路から時刻情報を得ていた。2. Description of the Related Art Conventionally, an information processing apparatus has an independent timekeeping circuit for each device connected to a common bus, and obtains time information from each timekeeping circuit.
しかし、このような従来の情報処理装置では、共通バ
スに接続された各装置は、それぞれの独立した計時回路
により時刻情報を得ていたために、計時回路への時刻設
定のタイミングのずれや、計時回路の精度の影響で各装
置が持つ時刻にずれが生じる欠点があった。However, in such a conventional information processing device, since each device connected to the common bus obtains time information by an independent timing circuit, the timing of the time setting to the timing circuit is shifted, and the time is not changed. There is a disadvantage that the time held by each device is shifted due to the influence of the accuracy of the circuit.
本発明は上記の欠点を解決するもので、各装置間で時
刻の同時性を保つことができる情報処理装置を提供する
ことを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks, and an object of the present invention is to provide an information processing device capable of maintaining time synchronization between devices.
本発明は、共通バスに接続された複数の装置と、この
共通バスに共通のクロック信号を出力する計時装置とを
備えた情報処理装置において、上記計時装置は、上記各
装置に上記共通バスを介して時刻情報を一斉通知する手
段を含み、上記複数の装置はそれぞれ、上記時刻情報を
一時保持しリセット信号を出力する装置内レジスタと、
このリセット信号でリセットされ上記クロック信号によ
りカウントアップするカウンタ回路と、上記装置内レジ
スタの時刻情報とこのカウンタ回路のカウンタ値とを加
算する加算回路とを含むことを特徴とする。The present invention relates to an information processing apparatus including a plurality of devices connected to a common bus and a timing device that outputs a common clock signal to the common bus, wherein the timing device includes the common bus in each device. A means for simultaneously notifying time information via the device, the plurality of devices, respectively, an internal register for temporarily holding the time information and outputting a reset signal,
A counter circuit reset by the reset signal and counting up by the clock signal; and an adding circuit for adding time information of the register in the device and a counter value of the counter circuit.
計時装置は各装置に共通バスを介して時刻情報を一斉
通知する。各装置の装置内レジスタはこの時刻情報を一
時保持しリセット信号を出力する。カウンタ回路はこの
リセット信号でリセットされ共通バス上の共通のクロッ
ク信号によりカウントアップする。加算回路は装置内レ
ジスタの時刻情報とカウンタ回路のカウンタ値とを加算
し時刻として出力する。以上の動作により各装置間で時
刻の同時性を保つことができ、かつ共通バスのバストラ
フィックに影響を与えることがない。The clock device notifies the devices of the time information simultaneously via a common bus. The in-device register of each device temporarily holds the time information and outputs a reset signal. The counter circuit is reset by the reset signal and counts up by a common clock signal on a common bus. The addition circuit adds the time information of the internal register and the counter value of the counter circuit and outputs the result as time. With the above operation, the time synchronization can be maintained between the devices and the bus traffic of the common bus is not affected.
本発明の実施例について図面を参照して説明する。図
は本発明一実施例情報処理装置のブロック構成図であ
る。図において、情報処理装置は、共通バス30に接続さ
れた複数の装置201、202と、共通バス30に接続された計
時装置10を備える。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an information processing apparatus according to an embodiment of the present invention. In the figure, the information processing apparatus includes a plurality of devices 20 1, 20 2 connected to the common bus 30, a timing device 10 which is connected to the common bus 30.
ここで本発明の特徴とするところは、計時装置10は、
各装置20に共通バス30を介して時刻情報ａを一斉通知す
る手段を含み、複数の装置20はそれぞれ、時刻情報ａを
一時保持しリセット信号ｂを出力する装置内レジスタ21
と、このリセット信号ｂでリセットされ共通バス30上の
クロック信号ｄによりカウントアップするカウンタ回路
22と、装置内レジスタ21の時刻情報とカウンタ回路22の
カウンタ値とを加算する加算回路23とを含むことにあ
る。Here, the feature of the present invention is that the timing device 10
A means for simultaneously notifying each device 20 of the time information a via the common bus 30 is provided. Each of the plurality of devices 20 temporarily stores the time information a and outputs a reset signal b.
And a counter circuit reset by the reset signal b and counting up by the clock signal d on the common bus 30.
22 and an adding circuit 23 for adding the time information of the in-device register 21 and the counter value of the counter circuit 22.
このような構成の情報処理装置の動作について説明す
る。図において、計時装置10はある時刻になると、共通
バス30を使用し、時刻情報ａを共通バスに接続された各
装置20に対し、一斉通知する。またクロック信号ｄは、
計時回路10より常時出力される。The operation of the information processing apparatus having such a configuration will be described. In the figure, when a certain time comes, the timekeeping device 10 uses the common bus 30 and simultaneously notifies time information a to each device 20 connected to the common bus. The clock signal d is
It is always output from the timing circuit 10.
共通バス30に接続された装置20は、一斉通知により時
刻情報ａを装置内レジスタ21に取込む。装置内レジスタ
21は、時刻情報を取込むとリセット信号ｂを出力し、カ
ウンタ回路22をリセットする。カウンタ回路22は、リセ
ット信号ｂによりリセットされた後にクロック信号ｄに
よりカウントアップ動作を行う。装置内レジスタ21に保
持される時刻情報ａは、信号ｃとして加算回路23に入力
され、またカウンタ回路ｃのカウント値は信号ｅとして
加算回路23に入力され、加算結果は信号ｆとして出力さ
れ、装置20内で時刻として使用される。The device 20 connected to the common bus 30 captures the time information a into the device register 21 by simultaneous notification. Register in device
When the time information is received, the reset signal b is output and the counter circuit 22 is reset. After being reset by the reset signal b, the counter circuit 22 performs a count-up operation by the clock signal d. The time information a held in the in-device register 21 is input to the addition circuit 23 as a signal c, the count value of the counter circuit c is input to the addition circuit 23 as a signal e, and the addition result is output as a signal f. Used as time in device 20.
以上説明したように、本発明は、各装置間で時刻の同
時性を保つことができ、かつ、共通バスの使用頻度を少
なくすることができるので共通バスのバストラフィック
に影響を与えない優れた効果がある。As described above, the present invention can maintain time synchronization between devices and can reduce the frequency of use of the common bus, so that the present invention does not affect the bus traffic of the common bus. effective.
図は本発明一実施例情報処理装置のブロック構成図。 10……計時装置、20……共通バスに接続された装置、21
……装置内レジスタ、22……カウンタ回路、23……加算
回路、ａ……時刻情報、b1、b2……リセット信号、c1、
c2、e1、e2、f1、f2……信号、ｄ……クロック信号。FIG. 1 is a block diagram of an information processing apparatus according to an embodiment of the present invention. 10… Timing device, 20… Device connected to common bus, 21
...... device register, 22 ...... counter circuit, 23 ...... adder circuit, a ...... time information, b 1, b 2 ...... reset signal, c 1,
c 2 , e 1 , e 2 , f 1 , f 2 ... signals, d... clock signals.
Claims (1)
共通バスに共通のクロック信号を出力する計時装置とを
備えた 情報処理装置において、 上記計時装置は、上記各装置に上記共通バスを介して時
刻情報を一斉通知する手段を含み、 上記複数の装置はそれぞれ、 上記時刻情報を一時保持しリセット信号を出力する装置
内レジスタと、 このリセット信号でリセットされ上記クロック信号によ
りカウントアップするカウンタ回路と、 上記装置内レジスタの時刻情報とこのカウンタ回路のカ
ウンタ値とを加算する加算回路と を含むことを特徴とする情報処理装置。1. An information processing apparatus comprising: a plurality of devices connected to a common bus; and a timing device for outputting a common clock signal to the common bus, wherein the timing device includes a common bus connected to each of the devices. Means for simultaneously notifying time information via the device, wherein each of the plurality of devices temporarily holds the time information and outputs a reset signal; and a register which is reset by the reset signal and counts up by the clock signal. An information processing apparatus comprising: a counter circuit; and an adding circuit that adds time information of the register in the device and a counter value of the counter circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105152A JP2716203B2 (en) | 1989-04-25 | 1989-04-25 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105152A JP2716203B2 (en) | 1989-04-25 | 1989-04-25 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02282814A JPH02282814A (en) | 1990-11-20 |
| JP2716203B2 true JP2716203B2 (en) | 1998-02-18 |
Family
ID=14399747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105152A Expired - Lifetime JP2716203B2 (en) | 1989-04-25 | 1989-04-25 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716203B2 (en) |
-
1989
- 1989-04-25 JP JP1105152A patent/JP2716203B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02282814A (en) | 1990-11-20 |
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