JP2712745B2 - 半導体素子の保護回路 - Google Patents
半導体素子の保護回路Info
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- JP2712745B2 JP2712745B2 JP2103662A JP10366290A JP2712745B2 JP 2712745 B2 JP2712745 B2 JP 2712745B2 JP 2103662 A JP2103662 A JP 2103662A JP 10366290 A JP10366290 A JP 10366290A JP 2712745 B2 JP2712745 B2 JP 2712745B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Description
整流器や電流形インバータ等の電流形自励変換装置にお
ける半導体素子の保護回路、詳しくは過電圧保護用スナ
バ回路に関するものである。
を用いた公知の電流形自励整流器である。同図におい
て、1は三相交流電源、2は電源インダクタンス、G1〜
G6はGTOサイリスタ、L及びRLは負荷のインダクタンス
及び抵抗である。
タ等の自己消弧形半導体素子を用いているため、通常の
サイリスタを用いた整流器に比べて転流動作を任意の電
源電圧位相で行なえることから、力率1運転やPWM(Pul
se Width Modulation)制御による高調波電流の低減を
図るために最近実用化が進んでいる。
後にその陽極−陰極間に印加される電圧の時間に対する
上昇率(dV/dt)を規格値以下に抑制する目的や、消弧
時に電源インダクタンス2に蓄えられている電磁エネル
ギーからGTOサイリスタが過電圧になるのを防止する目
的から、GTOサイリスタに並列にスナバ回路を接続する
必要がある。
電形スナバ回路の一例を示したものである。同図におい
て、GはGTOサイリスタ、200はスナバ回路、Dはダイオ
ード、Rは抵抗器、Cはコンデンサである。なお、同図
に示した充放電形スナバ回路はGTOサイリスタGの消弧
時におけるdV/dtを抑制するため、GTOサイリスタGの導
通時間中にコンデンサCの電荷が完全に零まで放電する
ように定数が定められている。
いた場合、スナバコンデンサCの静電容量は、前述の2
つの目的が達成されるように決定される。一般的には、
dV/dt抑制の観点から必要な静電容量よりも、電源イン
ダクタンス2の蓄積エネルギーを吸収するという観点か
ら必要な静電容量の方が大きいため、後者の条件によっ
てスナバコンデンサCの容量が決定されることになる。
コンデンサ容量となり、これをGTOサイリスタのスイッ
チングの度に充放電するので、スナバ抵抗器Rにおける
消費電力が大きくなり、その結果装置の効率低下や大形
化を招くという問題点があった。
で、その目的とするところは、充放電形スナバ回路の定
数をdV/dt抑制の観点のみから必要最小限に決定し、一
方、電源インダクタンスの蓄積エネルギーを吸収する観
点から別個に放電阻止形スナバ回路を付加することによ
り、装置の効率向上及び小形化を可能にした半導体素子
の保護回路を提供することにある。
電形スナバ回路のコンデンサの静電容量を、自己消弧形
半導体素子の消弧時におけるVd/dtを抑制するのに必要
最小限の容量とし、一方、前記半導体素子の消弧時にお
ける電源インダクタンスの蓄積エネルギーを吸収するた
めに、前記半導体素子の上下アームの両端に、複数のダ
イオードとスナバコンデンサ及びエネルギー消費素子と
からなる放電阻止形スナバ回路を接続したものである。
けるエネルギー消費素子に代えて、交流電源に電力を回
生する電力回生回路を接続したものである。
におけるdV/dt抑制の観点から従来の充放電スナバ回路
定数を決定し、また、上記半導体素子の消弧時の電源イ
ンダクタンスの蓄積エネルギーを吸収するために放電阻
止形のスナバ回路を接続することにより、従来のように
充放電スナバ回路のコンデンサの容量を不必要に大きく
する必要がなくなり、スナバ回路の損失が低減する。そ
の結果、装置の効率の向上や小形化を図ることができ
る。
おける消費電力を交流電源に回生できるため、装置効率
が一層向上する。
る。
同一の符号を付して詳述を省略し、以下、異なる部分を
中心に説明する。なお、この実施例は第4図と同様に本
発明を電流形自励整流器に適用した場合のものであり、
また、第1図には2相分の上下アーム(GTOサイリスタG
1,G4及びG2,G5と各スナバ回路)しか示されていない
が、他の1相分の上下アーム(GTOサイリスタG3,G6及び
各スナバ回路)についても同様の構成となっている。
G5には第5図に示した第1のスナバ回路としての充放電
形スナバ回路200がそれぞれ並列に接続されている。こ
こで、第1図のGTOサイリスタG1に接続されたスナバ回
路200において、Ds1はダイオード、Cs1はコンデンサ、R
s1は抵抗である。更に、1相分のGTOサイリスタG1の陰
極とGTOサイリスタG4の陽極との間には、ダイオードDs
22,Ds23,Ds21,Ds24が図示の極性にて直列接続されてお
り、ダイオードDs23,Ds21の接続点は電源インダクタン
ス2を有する交流電源1に接続されている。
スナバコンデンサCs2及びエネルギー消費素子としての
抵抗器Rs2が並列接続されており、前記ダイオードDs21
〜Ds24、コンデンサCs2及び抵抗器Rs2により第2のスナ
バ回路としての放電阻止形スナバ回路100が構成されて
いる。この放電阻止形スナバ回路100は、他相の上下ア
ームについても同様に構成され、かつ交流電源1に適宜
接続されている。
の容量はCs2≫Cs1となるように選定されており、一方の
コンデンサCs1の容量は、GTOサイリスタG1の消弧時にお
けるdV/dt抑制の観点から必要最小限の値に設定され、
他方のコンデンサCs2の容量は、同じく電源インダクタ
ンス2に蓄積されたエネルギーを吸収するのに十分な値
に設定されている。
スタG1からGTOサイリスタG2への転流過程を説明するた
めの各部波形の概念図である。なお、第2図における各
部波形の名称は、第1図中に記載した部位とそれぞれ対
応している。
なお、第2図の転流開始時刻t1における初期条件は下記
のとおりとする。
ルト 放電阻止形スナバ回路100のコンデンサCs2の電圧は、
第1図に示す極性でVc0 GTOサイリスタG1が導通 交流電源1の電流iR=Id,is=0 また、転流期間中の負荷電流は変化せずに一定であ
り、更に転流期間中の交流電源1の線間電圧は第1図に
示した極性にてVRsの値で一定とする。
サイリスタG2を点弧する。この時点以後、時刻t2でコン
デンサCs1の電圧vcs1が交流電源1の線間電圧VRsに等し
くなるまでを期間1とする。この期間1では、時刻t1で
GTOサイリスタG1を消弧することにより、その電流iG1は
直ちに零になり、それまでGTOサイリスタG1に流れてい
た電流は充放電形スナバ回路200に転流する。すなわ
ち、電流はコンデンサCs1とダイオードDs1とを通ってic
s1として流れ、コンデンサCs1を充電する。この期間
は、GTOサイリスタG2は逆バイアス状態であるため、電
流iG2は流れない。
止形スナバ回路100のコンデンサCs2の電圧Vc0に等しく
なった時刻t3までを期間2とする。この期間2では、コ
ンデンサCs1の電圧vcs1が交流電源1の線間電圧VRsより
も高いため、GTOサイリスタG2は順バイアスされて、電
流iG2が流れ始める。なお、この期間2では、コンデン
サCs1の電圧vcs1はコンデンサCs2電圧vcs2(=Vc0)よ
りも低いので、放電阻止形スナバ回路100に電流ics2は
流れない。また、この期間2では、電流インダクタンス
2の作用によってコンデンサCs1が更に放電され、その
電圧vcs1が上昇を続ける。
になって転流が完了する時刻t4までを期間3とする。こ
の期間では、コンデンサCs1の電圧vcs1が放電阻止形ス
ナバ回路100のコンデンサCs2の電圧Vc0に等しくなった
時刻t3でダイオードDs21,Ds22(第1図参照)が導通
し、放電阻止形スナバ回路100に電流ics2が流れる。こ
こで、前述のように、各スナバ回路100,200のコンデン
サCs2,Cs1の容量はCs2≫Cs1であるため、充放電スナバ
回路200の電流ics1は次第に減少する。
ス2(インダクタンス値ls)とによって振動回路が形成
され、交流電源1のR相電流iRは時刻t4において零にま
で減少し、一方、S相電流isはIdまで増加して転流が完
了する。
収された電源インダクタンス2のエネルギーは、時刻t4
以後において抵抗器Rs2により消費される。
ても同様であるため、重複を避けるために以後の説明は
省略する。
この発明は、第1の発明における放電阻止形スナバ回路
の抵抗によって消費される電力を交流電源に回生するよ
うにして装置の効率を向上させたものである。
る回路を示したものであり、第1図と同一の構成要素に
は同一の符号を付してある。この実施例では、第1図の
放電阻止形スナバ回路100内の抵抗器Rs2に代えて、直流
(平滑)リアクトル3と、直流/交流変換を行うサイリ
スタ変換器4と、その交流側に接続された変圧器5とか
らなる電力回生回路6をスナバ回路100′に接続したも
のであり、変圧器5は交流電源1に接続されている。な
お、この実施例においても、各スナバ回路100′,200の
コンデンサCs2,Cs1の容量はCs2≫Cs1となるように選定
されている。
より消費されていた電力をサイリスタ変換器4を介して
交流電源1に回生できるため、電力損失を少なくして装
置の効率を一層高めることができる。なお、GTOサイリ
スタ間の転流動作については第1図の場合と同様である
ため、説明を省略する。
子としてGTOサイリスタを使用した場合を説明したが、
本発明はパワトランジスタを用いた変換装置にも勿論適
用可能である。更に、本発明が適用される変換装置とし
ては、整流器のみならず電流形インバータであってもよ
い。
形スナバ回路の定数は自己消弧形半導体素子の消弧時に
おけるdV/dt抑制の観点のみから決定すればよく、電源
インダクタンスの蓄積エネルギーは別個に付加した放電
阻止形スナバ回路のコンデンサより吸収可能であるか
ら、充放電スナバ回路のコンデンサの容量を不必要に大
きくする必要がなく、装置の小形化を図ることができ
る。同時に充放電形スナバ回路における抵抗損失が減少
し、装置の効率を高めることができる。
ける消費電力を交流電源に回生することにより、装置の
効率を一層高めることが可能である。
整流器の主要部の回路図、第2図は第1図における転流
動作を示す波形図、第3図は第2の発明の一実施例を示
す電流形自励整流器の主要部の回路図、第4図及び第5
図は従来例を説明するためのもので、第4図は電流形自
励整流器の主要部の回路図、第5図は充放電形スナバ回
路の回路図である。 1……交流電源、2……電源インダクタンス 3……直流リアクトル 4……サイリスタ変換器、5……変圧器 6……電力回生回路 100,100′……放電阻止形スナバ回路 200……充放電形スナバ回路 G1,G2,G4,G5……GTOサイリスタ Ds1,Ds21〜Ds24……ダイオード Cs1,Cs2……スナバコンデンサ Rs1,Rs2……抵抗器
Claims (2)
- 【請求項1】第1の自己消弧形半導体素子の陽極と第2
の自己消弧形半導体素子の陰極とを接続し、これらの接
続点に交流電源を接続して1相分の上下アームが構成さ
れると共に、前記各半導体素子に並列に充放電形の第1
のスナバ回路がそれぞれ接続されてなる電流形自励変換
装置において、 第1のダイオードの陽極と第2のダイオードの陽極、第
2のダイオードの陰極と第3のダイオードの陽極、第3
のダイオードの陰極と第4のダイオードの陰極とをそれ
ぞれ接続した直列接続体を構成し、第1の自己消弧形半
導体素子の陰極と第1のダイオードの陰極、第2の自己
消弧形半導体素子の陽極と第4のダイオードの陽極とを
それぞれ接続して前記直列接続体を第1及び第2の自己
消弧形半導体素子の直列回路に並列に接続し、かつ、第
1及び第2の自己消弧形半導体素子の接続点を第2及び
第3のダイオードの接続点に接続すると共に、 第1及び第2のダイオードの接続点と第3及び第4のダ
イオードの接続点との間に、スナバコンデンサとエネル
ギー消費素子との並列回路を接続して第2のスナバ回路
を構成したことを特徴とする半導体素子の保護回路。 - 【請求項2】第1の自己消弧形半導体素子の陽極と第2
の自己消弧形半導体素子の陰極とを接続し、これらの接
続点に交流電源を接続して1相分の上下アームが構成さ
れると共に、前記各半導体素子に並列に充放電形の第1
のスナバ回路がそれぞれ接続されてなる電流形自励変換
装置において、 第1のダイオードの陽極と第2のダイオードの陽極、第
2のダイオードの陰極と第3のダイオードの陽極、第3
のダイオードの陰極と第4のダイオードの陰極とをそれ
ぞれ接続した直列接続体を構成し、第1の自己消弧形半
導体素子の陰極と第1のダイオードの陰極、第2の自己
消弧形半導体素子の陽極と第4のダイオードの陽極とを
それぞれ接続して前記直列接続体を第1及び第2の自己
消弧形半導体素子の直列回路に並列に接続し、かつ、第
1及び第2の自己消弧形半導体素子の接続点を第2及び
第3のダイオードの接続点に接続すると共に、 第1及び第2のダイオードの接続点と第3及び第4のダ
イオードの接続点との間にスナバコンデンサを接続し、
このスナバコンデンサの両端と前記交流電源との間に電
力回生回路を接続したことを特徴とする半導体素子の保
護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2103662A JP2712745B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体素子の保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2103662A JP2712745B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体素子の保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH044760A JPH044760A (ja) | 1992-01-09 |
JP2712745B2 true JP2712745B2 (ja) | 1998-02-16 |
Family
ID=14360001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2103662A Expired - Lifetime JP2712745B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体素子の保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2712745B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4091745B2 (ja) | 2000-01-14 | 2008-05-28 | 新日本製鐵株式会社 | 珪酸質肥料の製造方法 |
-
1990
- 1990-04-19 JP JP2103662A patent/JP2712745B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH044760A (ja) | 1992-01-09 |
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