JP2708202B2 - 直交振幅変調によるデータ伝送方法およびその装置 - Google Patents
直交振幅変調によるデータ伝送方法およびその装置Info
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- JP2708202B2 JP2708202B2 JP63331163A JP33116388A JP2708202B2 JP 2708202 B2 JP2708202 B2 JP 2708202B2 JP 63331163 A JP63331163 A JP 63331163A JP 33116388 A JP33116388 A JP 33116388A JP 2708202 B2 JP2708202 B2 JP 2708202B2
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Description
【発明の詳細な説明】 ［概要］ 信号点配置を多次元化して伝送する直交振幅変調（QA
M）によるデータ伝送方法及びその装置に関し、 S/Nエラーレートを大幅に向上することを目的とし、 ０度の位相軸をもつ第１の信号点配置と、90度位相回
転した位相軸をもつ第２の信号点配置を準備し、送信側
は伝送データ中の所定１ビット（冗長１ビット）の0,1
に対応して第１又は第２の信号点配置を選択した後に多
次元化して伝送し、受信側では、どちらの位相軸で多次
元化されているかを判別して所定１ビットを再現し、ま
た判別した位相軸による受信信号から残りデータを再現
するように構成する。
M）によるデータ伝送方法及びその装置に関し、 S/Nエラーレートを大幅に向上することを目的とし、 ０度の位相軸をもつ第１の信号点配置と、90度位相回
転した位相軸をもつ第２の信号点配置を準備し、送信側
は伝送データ中の所定１ビット（冗長１ビット）の0,1
に対応して第１又は第２の信号点配置を選択した後に多
次元化して伝送し、受信側では、どちらの位相軸で多次
元化されているかを判別して所定１ビットを再現し、ま
た判別した位相軸による受信信号から残りデータを再現
するように構成する。
［産業上の利用分野］ 本発明は、信号点配置を多次元化して伝送する直交振
幅変調によるデータ伝送方法及びその装置に関する。
幅変調によるデータ伝送方法及びその装置に関する。
直交振幅変調によるデータ伝送方式にあっては、伝送
速度を向上するために信号点配置の多値化が行なわれて
いる。しかしながら、変復調器自体の出力できる電力等
による制約のため、多値化にも限界がある。このため、
多値化された信号点配置を時間軸上で分けて複数回で伝
送する多次元化、即ちマルチメディメンジョン伝送が行
なわれている。
速度を向上するために信号点配置の多値化が行なわれて
いる。しかしながら、変復調器自体の出力できる電力等
による制約のため、多値化にも限界がある。このため、
多値化された信号点配置を時間軸上で分けて複数回で伝
送する多次元化、即ちマルチメディメンジョン伝送が行
なわれている。
このようなマルチディメンジョン伝送にあっては、エ
ラーレートを大幅に改善できるように信号点配置を多次
元化することが望まれる。
ラーレートを大幅に改善できるように信号点配置を多次
元化することが望まれる。
［従来技術］ 従来の直交振幅変調（QAM）によるマルチディメンジ
ョン伝送によっては、最初データソースから与えられる
直列のデータビット列を分割する。次に、１変調当りの
ビット数ｎに応じて2n個に多値化された振幅、位相位置
に各信号点の配置を行なうと共に、１シンボル系列のビ
ット長ｌを１変調当りのビット数ｎで割ってｍフレーム
に分け、各フレーム毎にそのフレームを構成するビット
のコードを所定の信号点位置に割り当て、時間軸上でｍ
回に分けて伝送する多次元化伝送を行なっている。こう
した方式は、特開昭61−248645号，特開昭60−182246号
公報に述べられている。
ョン伝送によっては、最初データソースから与えられる
直列のデータビット列を分割する。次に、１変調当りの
ビット数ｎに応じて2n個に多値化された振幅、位相位置
に各信号点の配置を行なうと共に、１シンボル系列のビ
ット長ｌを１変調当りのビット数ｎで割ってｍフレーム
に分け、各フレーム毎にそのフレームを構成するビット
のコードを所定の信号点位置に割り当て、時間軸上でｍ
回に分けて伝送する多次元化伝送を行なっている。こう
した方式は、特開昭61−248645号，特開昭60−182246号
公報に述べられている。
［発明が解決しようとする課題］ しかしながら、このような従来の直交振幅変調による
データ伝送にあっては、全てのビットを特定の信号点に
割り当てる方式であるために、信号点配置を多次元化し
た際、データ伝送速度を高くして多次元化を図ると各々
の単位の信号点配置の信号点を増加させる必要があるた
め、パワーの最小化が不十分で平均パワーを下げること
ができない。このため、信号点間のユークリッド距離を
短く設定せざるを得ず、その結果S/Nエラーレートを充
分に改善することができない問題があった。
データ伝送にあっては、全てのビットを特定の信号点に
割り当てる方式であるために、信号点配置を多次元化し
た際、データ伝送速度を高くして多次元化を図ると各々
の単位の信号点配置の信号点を増加させる必要があるた
め、パワーの最小化が不十分で平均パワーを下げること
ができない。このため、信号点間のユークリッド距離を
短く設定せざるを得ず、その結果S/Nエラーレートを充
分に改善することができない問題があった。
また１シンボル系列が冗長ビットbnを含むbn〜b0ビッ
トで構成されていた場合、本来の伝送データを構成する
bn-1〜b0ビットでは例えば２次元×３回＝６次元の多次
元化で済んでいたものが、冗長１ビットの付加により更
に信号点配置の伝送が１回増えた２次元×４回＝８次元
の多次元化となり、データ伝送時間が長くなる問題もあ
った。
トで構成されていた場合、本来の伝送データを構成する
bn-1〜b0ビットでは例えば２次元×３回＝６次元の多次
元化で済んでいたものが、冗長１ビットの付加により更
に信号点配置の伝送が１回増えた２次元×４回＝８次元
の多次元化となり、データ伝送時間が長くなる問題もあ
った。
本発明は、このような従来の問題点に鑑みてなされた
もので、S/Nエラーレートを大幅に向上できるように信
号点配置を多次元化する直交変調によるデータ伝送法式
を提供することを目的とする。
もので、S/Nエラーレートを大幅に向上できるように信
号点配置を多次元化する直交変調によるデータ伝送法式
を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
第１図において、まず本発明は、伝送データの信号点
配置を多次元化して伝送する直交振幅変調によるデータ
伝送方法及びその装置を対象とする。
配置を多次元化して伝送する直交振幅変調によるデータ
伝送方法及びその装置を対象とする。
このようなデータ伝送方式について本発明にあって
は、第１図（ａ）に示す位相軸が０度となる第１の信号
点配置Ａと、第１の信号点配置Ａに対し90度回転した位
相軸をもつ第２の信号点配置Ｂを準備する。
は、第１図（ａ）に示す位相軸が０度となる第１の信号
点配置Ａと、第１の信号点配置Ａに対し90度回転した位
相軸をもつ第２の信号点配置Ｂを準備する。
そして送信側にあっては、例えば第１図（ｂ）のよう
に１シンボル系列の伝送データをｎビット単位でｍフレ
ームに分けて多次元伝送する場合、最上位ビットbnの0.
1に応じて第１の信号点配置Ａ又は第２の信号点配置Ｂ
を選択した後に多次元化して伝送する。
に１シンボル系列の伝送データをｎビット単位でｍフレ
ームに分けて多次元伝送する場合、最上位ビットbnの0.
1に応じて第１の信号点配置Ａ又は第２の信号点配置Ｂ
を選択した後に多次元化して伝送する。
例えばbn＝０であれば第１図（ｃ）の送信に示すよう
に、第１の信号点配置Ａ（Ａ軸）を選択し、選択された
第１の信号点配置Ａを多次元化して伝送する。またbn＝
１であった場合には、第２の信号点配置Ｂ（Ｂ軸選択）
を選択し、同様に多次元化して伝送する。
に、第１の信号点配置Ａ（Ａ軸）を選択し、選択された
第１の信号点配置Ａを多次元化して伝送する。またbn＝
１であった場合には、第２の信号点配置Ｂ（Ｂ軸選択）
を選択し、同様に多次元化して伝送する。
一方、受信側にあっては、受信信号からと、理想的な
各受信点との距離を各々測定し、距離値の短い第１又は
第２の信号点配置A,Bのどちらで多次元化伝送されたか
を判別し、該判別結果に応じて前記１ビット、即ちbnビ
ットを判別すると共に、判別された信号点配置の受信信
号からbnビットを除く残りビットbn-1〜b0を再現するよ
うにしたものである。
各受信点との距離を各々測定し、距離値の短い第１又は
第２の信号点配置A,Bのどちらで多次元化伝送されたか
を判別し、該判別結果に応じて前記１ビット、即ちbnビ
ットを判別すると共に、判別された信号点配置の受信信
号からbnビットを除く残りビットbn-1〜b0を再現するよ
うにしたものである。
［作用］ このような構成を備えた本発明の直交振幅変調による
データ伝送方法及びその装置にあっては、再上位の１ビ
ット（bnビット）の伝送のために信号点配置の位相軸を
90度回転させても、単なる位相回転の変化に過ぎないた
めに平均パワー上の変化はなく、残りビットbn-1〜b0を
伝送するための本来の信号点配置のもつピークファクタ
ーを調整しておくことで平均パワーを下げることがで
き、その結果、信号点配置を多次元化して伝送する際の
S/Nエラーレートを大幅に向上することができる。
データ伝送方法及びその装置にあっては、再上位の１ビ
ット（bnビット）の伝送のために信号点配置の位相軸を
90度回転させても、単なる位相回転の変化に過ぎないた
めに平均パワー上の変化はなく、残りビットbn-1〜b0を
伝送するための本来の信号点配置のもつピークファクタ
ーを調整しておくことで平均パワーを下げることがで
き、その結果、信号点配置を多次元化して伝送する際の
S/Nエラーレートを大幅に向上することができる。
［実施例］ 第２図は本発明の送信側の実施例構成図である。
第２図において、10は直並変換器であり、例えば64ビ
ット長となる１シンボル系列に冗長１ビットを加えたシ
リアルデータを入力し、並列データに変換する。
ット長となる１シンボル系列に冗長１ビットを加えたシ
リアルデータを入力し、並列データに変換する。
具体的には第３図に示すように同期信号SYNCで定まる
１シンボル系列を１フレーム当りのビット数を８として
８フレームに分け、各フレーム毎に並直変換器10にシリ
アルデータを供給して８ビット並列データに変換する。
１シンボル系列を１フレーム当りのビット数を８として
８フレームに分け、各フレーム毎に並直変換器10にシリ
アルデータを供給して８ビット並列データに変換する。
この第３図に示す１シンボル系列の64ビットデータに
は冗長ビットが１ビット付加されており、冗長１ビット
を最上位ビットbnとすると、並直変換器10は冗長ビット
bnを８フレーム分のシリアルデータが入力されている
間、常時出力するようになる。
は冗長ビットが１ビット付加されており、冗長１ビット
を最上位ビットbnとすると、並直変換器10は冗長ビット
bnを８フレーム分のシリアルデータが入力されている
間、常時出力するようになる。
並直変換器12からの並列ビット出力bn-1〜b0は信号点
配置を発生するROM12に与えられる。
配置を発生するROM12に与えられる。
ROM12には第４図（ａ）に示す０度の位相軸をもった
第１の信号点配置Ａと、第１の信号点配置Ａに対し90度
回転した位相軸をもつ同図（ｂ）に示す第２の信号点配
置Ｂが格納されている。
第１の信号点配置Ａと、第１の信号点配置Ａに対し90度
回転した位相軸をもつ同図（ｂ）に示す第２の信号点配
置Ｂが格納されている。
ここで、第４図における第１及び第２の信号点配置A,
Bにおいて、黒丸で示す信号点が並直変換器10からの並
列ビット出力、即ち８ビット出力の各ビットに１対１に
対応しており、白丸は使用されない信号点を示してい
る。
Bにおいて、黒丸で示す信号点が並直変換器10からの並
列ビット出力、即ち８ビット出力の各ビットに１対１に
対応しており、白丸は使用されない信号点を示してい
る。
この第４図に示した第１及び第２の信号点配置A,Bか
ら明らかなように、両者は単に90°だけ位相回転したに
過ぎないため、第１又は第２の信号点配置A,Bのそれぞ
れを多次元化して伝送したとしても平均パワー上の変化
は生じない。
ら明らかなように、両者は単に90°だけ位相回転したに
過ぎないため、第１又は第２の信号点配置A,Bのそれぞ
れを多次元化して伝送したとしても平均パワー上の変化
は生じない。
再び第２図を参照するに、並直変換器10からの並列ビ
ット出力bn-1〜b0は、例えば８ビット出力であることか
らROMには256種類の信号点配置に関する情報が予め記憶
されており、８ビット入力データによるアドレス指定を
受けて対応する信号点配置のマッピング情報を得ること
ができる。
ット出力bn-1〜b0は、例えば８ビット出力であることか
らROMには256種類の信号点配置に関する情報が予め記憶
されており、８ビット入力データによるアドレス指定を
受けて対応する信号点配置のマッピング情報を得ること
ができる。
尚、ROM12には第４図に示した第１及び第２の信号点
配置A,Bのそれぞれにつき256種類のパターンを記憶して
おく必要はなく、例えば第１の信号点配置Ａについての
み256種類のパターンを格納し、第２の信号点配置Ｂに
ついては冗長ビットbnの0.1に応じて位相軸情報の付加
して出力すれば良い。
配置A,Bのそれぞれにつき256種類のパターンを記憶して
おく必要はなく、例えば第１の信号点配置Ａについての
み256種類のパターンを格納し、第２の信号点配置Ｂに
ついては冗長ビットbnの0.1に応じて位相軸情報の付加
して出力すれば良い。
更に第２図において、並直変換器10を介して出力され
た冗長１ビットbnは位相軸設定部14に与えられており、
bn＝０のときにはROM12に対し第４図（ａ）に示す第１
の信号点配置Ａの読出しを指令し、一方bn＝１の場合に
は第４図（ｂ）に示す第２の信号点配置Ｂの読出しを指
令する。そしてROM12から読出された冗長ビットbnの0,1
に応じて選択された第１の信号点配置Ａ又は第２の信号
点配置Ｂは、不図示の変調部に与えられ、直交振幅変調
を施した後、伝送路に送出される。
た冗長１ビットbnは位相軸設定部14に与えられており、
bn＝０のときにはROM12に対し第４図（ａ）に示す第１
の信号点配置Ａの読出しを指令し、一方bn＝１の場合に
は第４図（ｂ）に示す第２の信号点配置Ｂの読出しを指
令する。そしてROM12から読出された冗長ビットbnの0,1
に応じて選択された第１の信号点配置Ａ又は第２の信号
点配置Ｂは、不図示の変調部に与えられ、直交振幅変調
を施した後、伝送路に送出される。
第５図は本発明の受信側実施例構成図である。第５図
において、６は第２図の送信側から伝送された位相軸０
度の信号点配置を復調する復調器であり、また18は送信
側から伝送された位相軸90度の信号点配置を復調する復
調器である。復調器16,18のエラー信号は位相軸判断部2
0に与えられる。位相軸判断部20は復調器16から得られ
た０度の位相軸で再生したエラー信号と、復調器18から
得られた90度の位相軸で再生したエラー信号のパワーを
比較し、エラー信号のパワーが最小となる位相軸が伝送
された位相軸、即ち第４図に示す第１又は第２の信号点
配置Ａ又はＢであることを判別する。
において、６は第２図の送信側から伝送された位相軸０
度の信号点配置を復調する復調器であり、また18は送信
側から伝送された位相軸90度の信号点配置を復調する復
調器である。復調器16,18のエラー信号は位相軸判断部2
0に与えられる。位相軸判断部20は復調器16から得られ
た０度の位相軸で再生したエラー信号と、復調器18から
得られた90度の位相軸で再生したエラー信号のパワーを
比較し、エラー信号のパワーが最小となる位相軸が伝送
された位相軸、即ち第４図に示す第１又は第２の信号点
配置Ａ又はＢであることを判別する。
位相軸判断部20の判別結果は冗長１ビットbnとして並
直変換器22に与えられる。即ち、位相軸判断部20で０度
の位相軸を判別すると冗長１ビットbnはbn＝０となり、
一方、位相軸90度を判別するとbn＝１となる。
直変換器22に与えられる。即ち、位相軸判断部20で０度
の位相軸を判別すると冗長１ビットbnはbn＝０となり、
一方、位相軸90度を判別するとbn＝１となる。
また、位相軸判断部20の判別出力bnはスイッチ回路24
に与えられており、90度の位相軸の判別出力なるbn＝０
で復調器16の復調出力を選択して残りビットbn-1〜b0を
並直変換器22に出力する。また位相軸判断部20で90度の
位相軸を判別したときのbn＝１にあってはスイッチ回路
24で復調器18の復調出力を選択し、同様にbn-1〜b0ビッ
トを並直変換器22に出力する。並直変換器22は位相軸判
断部20からの冗長１ビットbnとスイッチ回路24を介して
得られる残りビットbn-1〜b0をシリアル受信データに変
換して出力する。具体的には第３図に示した順にビット
数８で構成されるフレーム毎に０度又は90度のいずれか
一方の位相軸による信号点配置の多次元化伝送が行なわ
れることから、各信号点配置の受信毎に得られる８ビッ
ト並列データをシリアルデータに変換して出力し、最終
フレームの８ビットデータのシリアル出力が終了した時
点で位相軸判断部20からの冗長１ビットbnを出力するよ
うになる。
に与えられており、90度の位相軸の判別出力なるbn＝０
で復調器16の復調出力を選択して残りビットbn-1〜b0を
並直変換器22に出力する。また位相軸判断部20で90度の
位相軸を判別したときのbn＝１にあってはスイッチ回路
24で復調器18の復調出力を選択し、同様にbn-1〜b0ビッ
トを並直変換器22に出力する。並直変換器22は位相軸判
断部20からの冗長１ビットbnとスイッチ回路24を介して
得られる残りビットbn-1〜b0をシリアル受信データに変
換して出力する。具体的には第３図に示した順にビット
数８で構成されるフレーム毎に０度又は90度のいずれか
一方の位相軸による信号点配置の多次元化伝送が行なわ
れることから、各信号点配置の受信毎に得られる８ビッ
ト並列データをシリアルデータに変換して出力し、最終
フレームの８ビットデータのシリアル出力が終了した時
点で位相軸判断部20からの冗長１ビットbnを出力するよ
うになる。
次に、上記の実施例の動作を説明する。
まず第２図の並直変換器10に対し第３図に示す１フレ
ーム当りのビット数８で成る８フレームで構成された１
シンボル系列のシリアルデータに冗長１ビットが付加さ
れて与えられたとする。ここで冗長１ビットbnがbn＝０
であったとすると、並直変換器10からの冗長１ビットbn
を受けて位相軸設定部14はROM12に対し第４図（ａ）に
示した０度の位相軸をもつ第１の信号点配置Ａの設定を
指令する。従って、並直変換器10より各フレーム毎に８
ビット並列データが得られると、ROM12から第４図
（ａ）の位相軸０度の信号点配置Ａに従ったシンボルデ
ータが出力され、以下、８フレーム分の信号点配置Ａが
配列ビット出力に応じて順次行なわれる。
ーム当りのビット数８で成る８フレームで構成された１
シンボル系列のシリアルデータに冗長１ビットが付加さ
れて与えられたとする。ここで冗長１ビットbnがbn＝０
であったとすると、並直変換器10からの冗長１ビットbn
を受けて位相軸設定部14はROM12に対し第４図（ａ）に
示した０度の位相軸をもつ第１の信号点配置Ａの設定を
指令する。従って、並直変換器10より各フレーム毎に８
ビット並列データが得られると、ROM12から第４図
（ａ）の位相軸０度の信号点配置Ａに従ったシンボルデ
ータが出力され、以下、８フレーム分の信号点配置Ａが
配列ビット出力に応じて順次行なわれる。
その結果、伝送路に対しては第６図（ａ）に示すよう
にNo.1〜No.8となる８つの信号点配置Ａ、即ち多シンボ
ルが時間軸上で分けて伝送される多次元化伝送が行なわ
れる。
にNo.1〜No.8となる８つの信号点配置Ａ、即ち多シンボ
ルが時間軸上で分けて伝送される多次元化伝送が行なわ
れる。
一方、第５図に示す受信側にあっては、第６図（ａ）
に示すように伝送されてきたNo.1〜No.8の信号点配置Ａ
を復調器16及び18で並列的に受信復調し、復調器16にあ
っては０度の位相軸で受信データを再生してエラー信号
を位相軸判断部20に入力し、復調器18にあっては90度の
位相軸で受信データを再生し、同様にエラー信号を位相
軸判断部20に出力する。
に示すように伝送されてきたNo.1〜No.8の信号点配置Ａ
を復調器16及び18で並列的に受信復調し、復調器16にあ
っては０度の位相軸で受信データを再生してエラー信号
を位相軸判断部20に入力し、復調器18にあっては90度の
位相軸で受信データを再生し、同様にエラー信号を位相
軸判断部20に出力する。
ここで送信側からは第６図（ａ）に示した90度の位相
軸を有する信号点配置Ａが送られてきていることから、
位相軸判断部20において復調器16から得られた０度の位
相軸で再生したエラー信号の最小パワーが判別され、並
直変換器22に対し冗長１ビットbnの復調出力bn＝０を与
えると共に、スイッチ回路24により復調器16の出力を選
択し、第６図（ａ）のNo.1〜No.8の順に受信される信号
点配置Ａより８ビットデータを復調し、並直変換器22よ
りシリアル受信データとして出力する。そしてNo.8とな
る最終フレームの信号点配置Ａの受信が終了すると、並
直変換器22は位相軸判断部20からの冗長１ビットbn＝０
をシリアル受信データを指定出力し、これにより１シン
ボル系列分の受信処理を終了し、以下同様に１シンボル
系列毎に同様な処理を繰り返す。
軸を有する信号点配置Ａが送られてきていることから、
位相軸判断部20において復調器16から得られた０度の位
相軸で再生したエラー信号の最小パワーが判別され、並
直変換器22に対し冗長１ビットbnの復調出力bn＝０を与
えると共に、スイッチ回路24により復調器16の出力を選
択し、第６図（ａ）のNo.1〜No.8の順に受信される信号
点配置Ａより８ビットデータを復調し、並直変換器22よ
りシリアル受信データとして出力する。そしてNo.8とな
る最終フレームの信号点配置Ａの受信が終了すると、並
直変換器22は位相軸判断部20からの冗長１ビットbn＝０
をシリアル受信データを指定出力し、これにより１シン
ボル系列分の受信処理を終了し、以下同様に１シンボル
系列毎に同様な処理を繰り返す。
次に、第２図の送信側において、冗長１ビットbnがbn
＝１であった場合には、位相軸設定部14はROM12に対し
第４図（ｂ）に示す90度位相軸をもつ第２の信号点配置
Ｂの読み出しを設定し、並直変換器10からの各フレーム
単位の８ビット並列出力によりROM12は90度の位相軸を
もつ信号点配置Ｂの多次元化伝送を行なう。
＝１であった場合には、位相軸設定部14はROM12に対し
第４図（ｂ）に示す90度位相軸をもつ第２の信号点配置
Ｂの読み出しを設定し、並直変換器10からの各フレーム
単位の８ビット並列出力によりROM12は90度の位相軸を
もつ信号点配置Ｂの多次元化伝送を行なう。
その結果、第６図（ｂ）に示すように受信側より伝送
路に対しNo.1〜No.8に示す第２の信号点配置Ｂをもつ多
シンボルが時間軸上で送られる多次元化伝送が行なわれ
る。
路に対しNo.1〜No.8に示す第２の信号点配置Ｂをもつ多
シンボルが時間軸上で送られる多次元化伝送が行なわれ
る。
このような第６図（ｂ）に示す90度の位相軸をもつ多
シンボルの伝送に対しては、第５図で示した位相軸判断
部20において復調器18のエラー信号の最小パワーが判別
されて並直変換器22に対する冗長１ビットbnはbn＝１と
なり、スイッチ回路24により復調器18の復調出力が選択
され、並直変換器22より各フレーム毎に再生されたビッ
トデータをシリアル受信データとして出力し、最終的に
冗長１ビットbn＝１を出力するようになる。
シンボルの伝送に対しては、第５図で示した位相軸判断
部20において復調器18のエラー信号の最小パワーが判別
されて並直変換器22に対する冗長１ビットbnはbn＝１と
なり、スイッチ回路24により復調器18の復調出力が選択
され、並直変換器22より各フレーム毎に再生されたビッ
トデータをシリアル受信データとして出力し、最終的に
冗長１ビットbn＝１を出力するようになる。
このように本発明にあっては、第１の信号点配置に対
し90度回転させた第２の信号点配置を準備し、例えば両
者をＡ軸又はＢ軸とすると、多次元化伝送、即ち多シン
ボル伝送についてＡ軸又はＢ軸のいずれか一方を選択し
て伝送し、受信側ではＡ軸とＢ軸の両方のデータを再生
し、両方の軸で再生したエラー信号のパワーを比較して
最小のものを伝送された軸として判別する。
し90度回転させた第２の信号点配置を準備し、例えば両
者をＡ軸又はＢ軸とすると、多次元化伝送、即ち多シン
ボル伝送についてＡ軸又はＢ軸のいずれか一方を選択し
て伝送し、受信側ではＡ軸とＢ軸の両方のデータを再生
し、両方の軸で再生したエラー信号のパワーを比較して
最小のものを伝送された軸として判別する。
これによって位相軸を変えることにより多次元化伝送
で１ビットの信号を伝送できたこととなり、しかも信号
点配置における符号間距離は維持できるため平均パワー
は変化せず、従ってS/Nエラーレートを大幅に向上する
ことができる。
で１ビットの信号を伝送できたこととなり、しかも信号
点配置における符号間距離は維持できるため平均パワー
は変化せず、従ってS/Nエラーレートを大幅に向上する
ことができる。
また、２種類の位相軸のいずれか一方を使用した多次
元化伝送により本来の伝送データに冗長ビットを１ビッ
ト付加した場合の多次元化伝送が容易にでき、冗長１ビ
ットを付加しても本来の伝送データの多次元化をそのま
ま適用できるため、冗長１ビットを付加しても１シンボ
ル系列当りのデータ伝送時間を増加させることがなく、
データ伝送速度を実質的に向上することができる。
元化伝送により本来の伝送データに冗長ビットを１ビッ
ト付加した場合の多次元化伝送が容易にでき、冗長１ビ
ットを付加しても本来の伝送データの多次元化をそのま
ま適用できるため、冗長１ビットを付加しても１シンボ
ル系列当りのデータ伝送時間を増加させることがなく、
データ伝送速度を実質的に向上することができる。
更に、パワーを減少させる場合にピークファクタを若
干増やしても良いことから、なんらかの方法で簡単に平
均パワーを減少させることができ、これによってもS/N
エラーレートの改善に大きく寄与できる。
干増やしても良いことから、なんらかの方法で簡単に平
均パワーを減少させることができ、これによってもS/N
エラーレートの改善に大きく寄与できる。
［発明の効果］ 以上説明してきたように本発明によれば、平均パワー
を増加することなしに冗長ビットを１ビット付加するこ
とができ、S/Nエラーレートを大幅に向上できると共
に、冗長ビットを１ビット付加しても次元化数は変化し
ないことから実質的にデータ伝送速度を向上することが
できる。
を増加することなしに冗長ビットを１ビット付加するこ
とができ、S/Nエラーレートを大幅に向上できると共
に、冗長ビットを１ビット付加しても次元化数は変化し
ないことから実質的にデータ伝送速度を向上することが
できる。
第１図は本発明の原理説明図； 第２図は本発明の送信側実施例構成図； 第３図は本発明におけるシンボル系列説明図； 第４図は本発明の８値信号点配置説明図； 第５図は本発明の受信側実施例構成図； 第６図は本発明による多次元化伝送（多シンボル化伝
送）の説明図である。 図中、 10:直配列変換器 12:ROM（信号点配置マッピング用） 14:位相軸設定部 16:復調器（位相軸０度用） 18:復調器（位相軸90度用） 20:位相軸判断部 22:並直変換器 24:スイッチ回路
送）の説明図である。 図中、 10:直配列変換器 12:ROM（信号点配置マッピング用） 14:位相軸設定部 16:復調器（位相軸０度用） 18:復調器（位相軸90度用） 20:位相軸判断部 22:並直変換器 24:スイッチ回路
Claims (4)
- 【請求項１】伝送データの信号点配置を多次元化して伝
送する直交振幅変調によるデータ伝送方法において、 前記伝送データに対応して一義的に信号点配置が決まる
第１の信号点配置（Ａ）と、該第１の信号点配置（Ａ）
を90度位相回転した第２の信号点配置（Ｂ）を予め定
め、 送信側にあっては、前記伝送データ中の所定の１ビット
の0,1に対応して前記第１又は第２の信号点配置（A,B）
のいずれか一方を選択した後に多次元化して伝送し、 受信側にあっては、受信信号から前記第１又は第２の信
号点配置のどちらで伝送されたかを判別し、該判別結果
に応じて前記１ビットを再現すると共に判別された信号
点配置の受信信号から該１ビットを除く伝送データを再
現したことを特徴とする直交振幅変調によるデータ伝送
方法。 - 【請求項２】前記第１の信号点配置（Ａ）と第２の信号
点配置（Ｂ）の選択設定を行なう伝送データ中の１ビッ
トは、本来の伝送データに付加された最上位となる冗長
１ビットであることを特徴とする請求項１記載の直交振
幅変調によるデータ伝送方法。 - 【請求項３】１シンボル系列を表すシリアルデータに１
ビットの冗長ビットを加えたシリアル形式の信号から前
記シリアルデータをパラレルデータに変換しかつ前記１
ビットの冗長ビットに対応する冗長ビットを前記パラレ
ルデータに付加したパラレル形式の信号を出力すると共
に、前記シリアル形式の信号が供給されている間は前記
パラレル形式の信号に付加される前記冗長ビットを継続
して出力する直並列変換器（10）と、 前記パラレル形式の信号が供給されることによって前記
パラレルデータに付加された冗長ビットに対応して０°
又は90°のいずれかの位相軸が決まり、前記パラレルデ
ータに対応した信号点配置情報が読み出されるメモリ
（12）とを備えたことを特徴とする送信装置。 - 【請求項４】入力された信号のうち位相軸情報が０°で
ある信号を復調する第１復調器（16）と、 前記入力された信号のうち位相軸情報が90°である信号
を復調する第２復調器（18）と、 前記第１復調器（16）及び第２復調器（18）からのエラ
ー信号を比較しエラー信号パワーが少ない方の復調器に
入力されている信号の位相軸情報を表す冗長ビットを出
力する位相軸判断部（20）と、 前記冗長ビットに対応した復調器からの出力信号を選択
するスイッチ回路（24）と、 前記スイッチ回路（24）出力信号をシリアルデータに変
換し、前記冗長ビットに対応して前記シリアルデータに
冗長ビットを付加したシリアル形式の信号を出力する並
直変換器（22）とを備えたことを特徴とする受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331163A JP2708202B2 (ja) | 1988-12-29 | 1988-12-29 | 直交振幅変調によるデータ伝送方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331163A JP2708202B2 (ja) | 1988-12-29 | 1988-12-29 | 直交振幅変調によるデータ伝送方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179145A JPH02179145A (ja) | 1990-07-12 |
| JP2708202B2 true JP2708202B2 (ja) | 1998-02-04 |
Family
ID=18240583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331163A Expired - Fee Related JP2708202B2 (ja) | 1988-12-29 | 1988-12-29 | 直交振幅変調によるデータ伝送方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708202B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1918838B (zh) | 2004-02-13 | 2012-02-01 | 松下电器产业株式会社 | 发送装置、接收装置及无线通信方法 |
| US7843989B2 (en) * | 2007-06-26 | 2010-11-30 | Sharp Laboratories Of America, Inc. | Systems and methods for embedding a first signal in the coding of a second signal |
| US9083519B2 (en) | 2008-02-29 | 2015-07-14 | Sharp Laboratories Of America, Inc. | Systems and methods for adaptively selecting a decoding scheme to decode embedded information |
| JP5637034B2 (ja) * | 2011-03-24 | 2014-12-10 | 株式会社Ｊｖｃケンウッド | 受信装置および受信方法 |
| JP2012204929A (ja) * | 2011-03-24 | 2012-10-22 | Jvc Kenwood Corp | 受信装置および受信方法 |
| JP2012204927A (ja) * | 2011-03-24 | 2012-10-22 | Jvc Kenwood Corp | 送信装置、受信装置、送信方法、受信方法 |
| JP5637033B2 (ja) * | 2011-03-24 | 2014-12-10 | 株式会社Ｊｖｃケンウッド | 送信装置、受信装置、送信方法、受信方法 |
-
1988
- 1988-12-29 JP JP63331163A patent/JP2708202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02179145A (ja) | 1990-07-12 |
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|---|---|---|---|
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