JP2708170B2 - 情報転送方式 - Google Patents
情報転送方式Info
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- JP2708170B2 JP2708170B2 JP63041812A JP4181288A JP2708170B2 JP 2708170 B2 JP2708170 B2 JP 2708170B2 JP 63041812 A JP63041812 A JP 63041812A JP 4181288 A JP4181288 A JP 4181288A JP 2708170 B2 JP2708170 B2 JP 2708170B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は効率の良い情報転送方式に関する。
直列データバスでは１本のライン上でデータビットを
送る。他のラインも設けてよい。これらのラインは例え
ば、とりわけ、データライン出力が安定しもはやある状
態から他へ切り替わらなくなった時点を示すクロック信
号、ハンドシェーク信号、リセット信号等を転送する。
またデータバスはこのようなラインを用いてメッセージ
間の分離を行う。並列データバスのHPIBはメッセージの
始まりと終わりを示す特別のラインを有している。直列
データバスの中にはリセットラインを用いてメッセージ
の始まりと終わりを識別するものもある。別のあるデー
タバスはヘッダ／トレーラ方式を用いて、リセットライ
ンなしで新しいメッセージを識別する。ある直列データ
バスはクロック信号とデータを一本のラインにまとめ、
また別にリセットラインを用いてメッセージの始まりと
終わりを識別する。クロック信号を取り出すのにハード
ウエアが使用される。このクロック信号が一旦取り出さ
れると、それはデータを取り出すのに用いられる。この
方式はデータ／クロックラインからクロック信号を取り
出すのに大きなハードウエアを必要とするという欠点を
有する。またこの方式ではリセットラインも必要とな
る。
送る。他のラインも設けてよい。これらのラインは例え
ば、とりわけ、データライン出力が安定しもはやある状
態から他へ切り替わらなくなった時点を示すクロック信
号、ハンドシェーク信号、リセット信号等を転送する。
またデータバスはこのようなラインを用いてメッセージ
間の分離を行う。並列データバスのHPIBはメッセージの
始まりと終わりを示す特別のラインを有している。直列
データバスの中にはリセットラインを用いてメッセージ
の始まりと終わりを識別するものもある。別のあるデー
タバスはヘッダ／トレーラ方式を用いて、リセットライ
ンなしで新しいメッセージを識別する。ある直列データ
バスはクロック信号とデータを一本のラインにまとめ、
また別にリセットラインを用いてメッセージの始まりと
終わりを識別する。クロック信号を取り出すのにハード
ウエアが使用される。このクロック信号が一旦取り出さ
れると、それはデータを取り出すのに用いられる。この
方式はデータ／クロックラインからクロック信号を取り
出すのに大きなハードウエアを必要とするという欠点を
有する。またこの方式ではリセットラインも必要とな
る。
新たなメッセージの始まりと終わりを通知する別個の
ラインを設けることはいくつかの欠点がある。リセット
線に加えて、この線を駆動して情報を送出しまた受信す
るハードウエアが必要とされる。この追加ハードウエア
はコンピュータシステムのコストを引き上げまた故障率
も悪化させる。ヘッダとトレイラを用いてメッセージの
始まりと終わりを識別することにも、メッセージを送る
のに必要とされる時間を長くしまたバスのバンド幅を浪
費するという欠点がある（ここでバンド幅とは１秒間に
可能な最大信号遷移回数のことである）。ヘッダとトレ
ーラにはまた、ヘッダあるいはトレーラがメッセージ内
に現れ得ないようにメッセージを符号化しなければなら
ないという欠点もある。このメッセージ符号化によって
バスバンド幅は更に減少してしまう。
ラインを設けることはいくつかの欠点がある。リセット
線に加えて、この線を駆動して情報を送出しまた受信す
るハードウエアが必要とされる。この追加ハードウエア
はコンピュータシステムのコストを引き上げまた故障率
も悪化させる。ヘッダとトレイラを用いてメッセージの
始まりと終わりを識別することにも、メッセージを送る
のに必要とされる時間を長くしまたバスのバンド幅を浪
費するという欠点がある（ここでバンド幅とは１秒間に
可能な最大信号遷移回数のことである）。ヘッダとトレ
ーラにはまた、ヘッダあるいはトレーラがメッセージ内
に現れ得ないようにメッセージを符号化しなければなら
ないという欠点もある。このメッセージ符号化によって
バスバンド幅は更に減少してしまう。
本発明の目的は上述した従来技術の問題点を解消し、
データ転送効率が良好でかつ低コストの情報転送方式を
提供することを目的とする。
データ転送効率が良好でかつ低コストの情報転送方式を
提供することを目的とする。
本発明の一実施例によれば、リセットラインやヘッダ
／トレーラ方式を用いることなしで、あるメッセージが
終わり別のメッセージが始まることを通知する。メッセ
ージ分離子によりあるメッセージの終端と別のメッセー
ジの始端を識別する。本実施例ではメッセージデータビ
ットとメッセージ分離子を同じライン上で交互的に送信
する。ここにおいては、メッセージ分離子は第１の期間
に送信され、メッセージデータビットは第２の期間に送
信される。第１の期間と第２の期間はクロックライン上
を送られるクロック信号の夫々１サイクルの前半と後半
であっても良い。メッセージ分離子が第１の極性を有し
ている場合はそれに続くメッセージデータビットは今送
られているコマンドの続きである。メッセージ分離子が
第２の極性を有している場合には、それに続くメッセー
ジデータビットは新たなメッセージを開始する。
／トレーラ方式を用いることなしで、あるメッセージが
終わり別のメッセージが始まることを通知する。メッセ
ージ分離子によりあるメッセージの終端と別のメッセー
ジの始端を識別する。本実施例ではメッセージデータビ
ットとメッセージ分離子を同じライン上で交互的に送信
する。ここにおいては、メッセージ分離子は第１の期間
に送信され、メッセージデータビットは第２の期間に送
信される。第１の期間と第２の期間はクロックライン上
を送られるクロック信号の夫々１サイクルの前半と後半
であっても良い。メッセージ分離子が第１の極性を有し
ている場合はそれに続くメッセージデータビットは今送
られているコマンドの続きである。メッセージ分離子が
第２の極性を有している場合には、それに続くメッセー
ジデータビットは新たなメッセージを開始する。
本発明の情報転送方式はプリチャージデータバス上に
実現できる。この構成では、バスマスタは各種のバスス
レーブに対して、第１の期間にメッセージ分離子を送信
し、また第２の期間にメッセージデータビットを送信す
る。バスマスタがバススレーブにコマンドを送ることに
よりそのバススレーブに許可を与えた場合には、バスス
レーブもまた第２の期間中にメッセージデータビットを
送信することができる。バスマスタは第１の期間中にデ
ータラインを放電することにより、新たなメッセージを
送ることを通知する。この放電は第２の極性を有するメ
ッセージ分離子を生成する。バスマスタは第１の期間中
にデータラインをプリチャージすることにより、現在の
メッセージを継続することを通知する。このプリチャー
ジにより第１の極性のメッセージ分離子が生成される。
実現できる。この構成では、バスマスタは各種のバスス
レーブに対して、第１の期間にメッセージ分離子を送信
し、また第２の期間にメッセージデータビットを送信す
る。バスマスタがバススレーブにコマンドを送ることに
よりそのバススレーブに許可を与えた場合には、バスス
レーブもまた第２の期間中にメッセージデータビットを
送信することができる。バスマスタは第１の期間中にデ
ータラインを放電することにより、新たなメッセージを
送ることを通知する。この放電は第２の極性を有するメ
ッセージ分離子を生成する。バスマスタは第１の期間中
にデータラインをプリチャージすることにより、現在の
メッセージを継続することを通知する。このプリチャー
ジにより第１の極性のメッセージ分離子が生成される。
本発明にかかるメッセージ転送方式は少量のハードウ
エアしか必要としないという利点を有する。ハードウエ
アの低減はシステムコストと故障率の減少をもたらす。
本発明をプリチャージデータバスに適用した場合、デー
タレートを落としたりあるいは別のハードウエアを付加
することなしで曖昧さのないメッセージ分離子を得るこ
とができる。この曖昧さのないメッセージ分離子が得ら
れるのは、バスマスタがメッセージ分離子の送信期間中
データラインを排他的に支配しているからである。もし
メッセージデータビットの送信中に何かエラーが起こっ
たら、このエラー動作は、バスマスタが第２の極性のメ
ッセージ分離子を送出することにより停止させることが
できる。これに加えて、本発明をプリチャージデータバ
スに適用した場合、プリチャージデータバスの利点を享
受することができる。これらの利点が得られるのは、バ
スマスタだけがメッセージ分離子を送出できるからであ
る。この利点としては、バスマスタだけがメッセージ分
離子を送出できることによるバス衝突の減少、およびバ
スのキャパシタンスが減少することがある。バスのキャ
パシタンスが減少するのは、バススレーブのバス駆動回
路にはバスの放電を行うことだけが要求されるからであ
る。バスキャパシタンスが減少することにより、バスを
従来の３倍も高速に動作させることができるようにな
る。
エアしか必要としないという利点を有する。ハードウエ
アの低減はシステムコストと故障率の減少をもたらす。
本発明をプリチャージデータバスに適用した場合、デー
タレートを落としたりあるいは別のハードウエアを付加
することなしで曖昧さのないメッセージ分離子を得るこ
とができる。この曖昧さのないメッセージ分離子が得ら
れるのは、バスマスタがメッセージ分離子の送信期間中
データラインを排他的に支配しているからである。もし
メッセージデータビットの送信中に何かエラーが起こっ
たら、このエラー動作は、バスマスタが第２の極性のメ
ッセージ分離子を送出することにより停止させることが
できる。これに加えて、本発明をプリチャージデータバ
スに適用した場合、プリチャージデータバスの利点を享
受することができる。これらの利点が得られるのは、バ
スマスタだけがメッセージ分離子を送出できるからであ
る。この利点としては、バスマスタだけがメッセージ分
離子を送出できることによるバス衝突の減少、およびバ
スのキャパシタンスが減少することがある。バスのキャ
パシタンスが減少するのは、バススレーブのバス駆動回
路にはバスの放電を行うことだけが要求されるからであ
る。バスキャパシタンスが減少することにより、バスを
従来の３倍も高速に動作させることができるようにな
る。
第1A図には本発明の一実施例におけるメッセージとメ
ッセージ分離子の例が示されている。ここで、メッセー
ジデータビット１−３とメッセージ分離子１−１、１−
９が同じプリチャージデータバス上で伝送される。メッ
セージ分離子１−１、１−９は第１の期間１−５の間に
送信され、メッセージデータビット１−３は第２の期間
１−７の間に送信される。クロック信号は第１の期間１
−５と第２の期間１−７を作る。
ッセージ分離子の例が示されている。ここで、メッセー
ジデータビット１−３とメッセージ分離子１−１、１−
９が同じプリチャージデータバス上で伝送される。メッ
セージ分離子１−１、１−９は第１の期間１−５の間に
送信され、メッセージデータビット１−３は第２の期間
１−７の間に送信される。クロック信号は第１の期間１
−５と第２の期間１−７を作る。
第1A図には本発明の一実施例のプリチャージデータラ
インが示されている。メッセージを継続する場合には、
プリチャージデータラインは第１の期間１−５の間にプ
リチャージされて第１の極性を持つメッセージ分離子１
−１を生成する。新たなメッセージを開始する場合は、
プリチャージデータラインは第１の期間１−１の間に放
電されて第２の極性を有するメッセージ分離子１−９を
生成する。メッセージデータビット１−３は常に第２の
期間１−７の間に送られる。従って、本発明のこの実施
例ではメッセージデータビット１−３の各々についてメ
ッセージ分離子１−１が１つずつ送られる。
インが示されている。メッセージを継続する場合には、
プリチャージデータラインは第１の期間１−５の間にプ
リチャージされて第１の極性を持つメッセージ分離子１
−１を生成する。新たなメッセージを開始する場合は、
プリチャージデータラインは第１の期間１−１の間に放
電されて第２の極性を有するメッセージ分離子１−９を
生成する。メッセージデータビット１−３は常に第２の
期間１−７の間に送られる。従って、本発明のこの実施
例ではメッセージデータビット１−３の各々についてメ
ッセージ分離子１−１が１つずつ送られる。
本発明は第２図に示されるようなシステムにおいて実
施することができる。第２図は昭和62年４月１日出願の
特開昭62−234299号「半導体メモリ装置」に開示されて
いるブロックメモリアーキテクチャによるメモリシステ
ムを表している。このメモリシステムにはメモリシステ
ムコントローラ２−１と多数のメモリブロックコントロ
ーラ２−３が設けられている。各メモリブロックコント
ローラ２−３はメモリのブロックを制御する。メモリシ
ステムコントローラは全てのメモリブロックコントロー
ラ２−３を制御する。本実施例では、プリチャージデー
タラインとクロックラインがメモリシステムコントロー
ラ２−１とメモリブロックブロックコントローラ２−３
の間に接続されている。メモリシステムコントローラ２
−１がバスマスタであり、メモリブロックコントローラ
２−３がバススレーブである。バスマスタであるメモリ
システムコントローラ２−１だけが第１の期間１−５の
間にデータラインをプリチャージしてメッセージ分離子
１−１を生成することができる。もしこのメモリシステ
ムが６通りのコマンドを備えているなら、これらのコマ
ンドを識別するのに３ビットを必要とする。第1A図に、
第２の極性を有するメッセージ分離子１−11の転送を示
す。このメッセージ分離子１−11は新たなメッセージで
ある「リセット」の始まりを識別する。その次のメッセ
ージデータビット１−13はゼロであり、その次に第１の
極性のメッセージ分離子１−15が続いて、現在のメッセ
ージが継続することを示す。次の２つのメッセージデー
タビット１−17と１−21は夫々０と１であり、これによ
りコマンド001が完成する。２つのメッセージデータビ
ット１−25と１−29はデータである。このデータの後に
第２の極性のメッセージ分離子１−31が続き、現在のメ
ッセージの終了と新たなメッセージの開始を示す。
施することができる。第２図は昭和62年４月１日出願の
特開昭62−234299号「半導体メモリ装置」に開示されて
いるブロックメモリアーキテクチャによるメモリシステ
ムを表している。このメモリシステムにはメモリシステ
ムコントローラ２−１と多数のメモリブロックコントロ
ーラ２−３が設けられている。各メモリブロックコント
ローラ２−３はメモリのブロックを制御する。メモリシ
ステムコントローラは全てのメモリブロックコントロー
ラ２−３を制御する。本実施例では、プリチャージデー
タラインとクロックラインがメモリシステムコントロー
ラ２−１とメモリブロックブロックコントローラ２−３
の間に接続されている。メモリシステムコントローラ２
−１がバスマスタであり、メモリブロックコントローラ
２−３がバススレーブである。バスマスタであるメモリ
システムコントローラ２−１だけが第１の期間１−５の
間にデータラインをプリチャージしてメッセージ分離子
１−１を生成することができる。もしこのメモリシステ
ムが６通りのコマンドを備えているなら、これらのコマ
ンドを識別するのに３ビットを必要とする。第1A図に、
第２の極性を有するメッセージ分離子１−11の転送を示
す。このメッセージ分離子１−11は新たなメッセージで
ある「リセット」の始まりを識別する。その次のメッセ
ージデータビット１−13はゼロであり、その次に第１の
極性のメッセージ分離子１−15が続いて、現在のメッセ
ージが継続することを示す。次の２つのメッセージデー
タビット１−17と１−21は夫々０と１であり、これによ
りコマンド001が完成する。２つのメッセージデータビ
ット１−25と１−29はデータである。このデータの後に
第２の極性のメッセージ分離子１−31が続き、現在のメ
ッセージの終了と新たなメッセージの開始を示す。
本発明を実現する装置はバスマスタとバススレーブ間
にデータラインを接続することにより構成できる。ここ
で用いられるバスマスタとバススレーブは他のバスで用
いられるものと同様なものである。クロックラインをバ
スマスタとバススレーブの間に接続することもできる。
このクロックは他のバスで普通に用いられる種類のもの
でよい。
にデータラインを接続することにより構成できる。ここ
で用いられるバスマスタとバススレーブは他のバスで用
いられるものと同様なものである。クロックラインをバ
スマスタとバススレーブの間に接続することもできる。
このクロックは他のバスで普通に用いられる種類のもの
でよい。
以上詳細に説明したように、本発明によれば少量のハ
ードウエアを効率的に用いて高速の情報転送を行うこと
ができる。
ードウエアを効率的に用いて高速の情報転送を行うこと
ができる。
第1A図および第1B図は本発明の実施例による情報転送を
説明するための図、第２図は本発明を実施することがで
きる装置の構成例を示す図である。 １−１、１−９、１−11、１−15、１−19、１−23、１
−27、１−31:メッセージ分離子 １−5:第１の期間 １−7:第２の期間 １−13、１−17、１−21、１−25、１−29、１−31:メ
ッセージデータビット ２−1:メモリシステムコントローラ ２−3:メモリブロックコントローラ
説明するための図、第２図は本発明を実施することがで
きる装置の構成例を示す図である。 １−１、１−９、１−11、１−15、１−19、１−23、１
−27、１−31:メッセージ分離子 １−5:第１の期間 １−7:第２の期間 １−13、１−17、１−21、１−25、１−29、１−31:メ
ッセージデータビット ２−1:メモリシステムコントローラ ２−3:メモリブロックコントローラ
Claims (5)
- 【請求項１】クロックラインとデータラインを有する直
列データバスシステムで、複数のデータビットを備えた
データメッセージを複数個転送する情報転送方法におい
て、 （ａ）１サイクル中に第１の期間と第２の期間を有する
クロック信号を、クロックライン上に送信するステッ
プ、 （ｂ）前記第１の期間中に、データライン上に、メッセ
ージ識別子ビットを送信し、後続の第２の期間に送信さ
れる１ビットが、データメッセージの先頭のビットであ
るか否か示すステップ、 （ｃ）前記第２の期間中に、データライン上に、メッセ
ージデータビットを送信するステップ を有する方法。 - 【請求項２】前記ステップｂにおいて、メッセージ識別
子ビットの後続の１ビットがデータメッセージの先頭の
ビットである時には該メッセージ識別子ビットは第１の
極性となり、該後続の１ビットがデータメッセージの先
頭のビットでないときには該メッセージ識別子ビットは
第２の極性となることを特徴とする特許請求の範囲第１
項記載の方法。 - 【請求項３】前記ステップａにおいて、第１の期間がク
ロックの１サイクルの前半で、第２の期間がクロックの
１サイクルの後半であることを特徴とする特許請求の範
囲第１項および第２項に記載の方法。 - 【請求項４】前記データラインがプリチャージデータバ
スであることを特徴とする特許請求の範囲第１項、第２
項および第３項に記載の方式。 - 【請求項５】前記ステップｂにおいて、メッセージ識別
子ビットは、後続の第２の期間に送信される１ビット
が、データメッセージの末尾であるか否か示すことを特
徴とする特許請求の範囲第１項、第２項、第３項および
第４項に記載の方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US017400 | 1987-02-24 | ||
| US07/017,400 US4782481A (en) | 1987-02-24 | 1987-02-24 | Apparatus and method for transferring information |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226154A JPS63226154A (ja) | 1988-09-20 |
| JP2708170B2 true JP2708170B2 (ja) | 1998-02-04 |
Family
ID=21782378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041812A Expired - Lifetime JP2708170B2 (ja) | 1987-02-24 | 1988-02-24 | 情報転送方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4782481A (ja) |
| EP (1) | EP0280391B1 (ja) |
| JP (1) | JP2708170B2 (ja) |
| KR (1) | KR960006473B1 (ja) |
| DE (1) | DE3889944T2 (ja) |
| SG (1) | SG10195G (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624356B2 (ja) * | 1989-12-21 | 1994-03-30 | 株式会社東芝 | データ転送方式 |
| US5155480A (en) * | 1990-12-27 | 1992-10-13 | Adc Telecommunications, Inc. | Event reporting using a two-wire non-blocking bus structure |
| JP3023029B2 (ja) * | 1992-02-06 | 2000-03-21 | 三菱電機株式会社 | シェルフ構成におけるカード間通信方式 |
| US6160423A (en) * | 1998-03-16 | 2000-12-12 | Jazio, Inc. | High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines |
| TR200002649T2 (tr) * | 1998-03-16 | 2000-11-21 | Jazio Inc. | VLSI CMOS arayüz devreleri için yüksek hızlı sinyal üretimi. |
| JP3461483B2 (ja) * | 2000-02-22 | 2003-10-27 | 埼玉日本電気株式会社 | データ転送方法及び装置 |
| FR2819071A1 (fr) * | 2000-12-28 | 2002-07-05 | Koninkl Philips Electronics Nv | Transfert d'une serie de donnees |
| US7123660B2 (en) * | 2001-02-27 | 2006-10-17 | Jazio, Inc. | Method and system for deskewing parallel bus channels to increase data transfer rates |
| TWI306562B (en) | 2006-03-20 | 2009-02-21 | Htc Corp | Data transmission method, host, and the transmission circuit thereof |
| CN100552659C (zh) * | 2006-05-24 | 2009-10-21 | 宏达国际电子股份有限公司 | 资料传输方法与其传输电路 |
| TWI350457B (en) | 2007-09-19 | 2011-10-11 | Htc Corp | Data transmission method and system |
| JP4600509B2 (ja) * | 2008-04-22 | 2010-12-15 | セイコーエプソン株式会社 | 送受信システム並びにマスターデバイス |
| EP2207299B1 (en) | 2008-12-30 | 2012-07-25 | ST-Ericsson SA | Clocking signal control |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906484A (en) * | 1972-09-13 | 1975-09-16 | Westinghouse Electric Corp | Decoder input circuit for receiving asynchronous data bit streams |
| JPS5211806A (en) * | 1975-07-18 | 1977-01-29 | Kokusai Denshin Denwa Co Ltd <Kdd> | Teleprinter code control system |
| DE2842371A1 (de) * | 1978-09-28 | 1980-04-10 | Siemens Ag | Verfahren zur synchronisierung von sende- und empfangseinrichtungen |
| US4454383A (en) * | 1982-11-22 | 1984-06-12 | Bell Telephone Laboratories, Incorporated | Asynchronous data transmission method and circuitry |
| JPS59200326A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | データ処理装置 |
| US4688035A (en) * | 1983-11-28 | 1987-08-18 | International Business Machines Corp. | End user data stream syntax |
| JPH0630487B2 (ja) * | 1984-12-13 | 1994-04-20 | ソニー株式会社 | 双方向シリアルデ−タ通信方式 |
-
1987
- 1987-02-24 US US07/017,400 patent/US4782481A/en not_active Expired - Fee Related
- 1987-10-15 KR KR1019870011450A patent/KR960006473B1/ko not_active IP Right Cessation
-
1988
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1995
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