KR960006473B1 - 정보 전송 장치 및 방법 - Google Patents

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KR960006473B1
KR960006473B1 KR1019870011450A KR870011450A KR960006473B1 KR 960006473 B1 KR960006473 B1 KR 960006473B1 KR 1019870011450 A KR1019870011450 A KR 1019870011450A KR 870011450 A KR870011450 A KR 870011450A KR 960006473 B1 KR960006473 B1 KR 960006473B1
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지. 이튼 스티븐
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휴렛트-팩카드 캄파니
디. 크레이그 노드런드
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Abstract

내용 없음.

Description

정보 전송 장치 및 방법
제1A도는 본 발명의 양호한 실시예에 따른 메시지 및 메시지 분리기의 전송 상태를 도시한 도면.
제1B도는 본 발명의 선택적인 실시예에 마른 메시지 및 메시지 분리기의 전송 상태를 도시한 도면.
제2도는 본 발명의 양호한 실시예에 따른 메시지 및 메시지 분리기의 전송장치를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
2-1 : 메모리 시스템 제어기 2-3 : 메모리 블럭 제어기
본 발명은 정보 전송 분야에 관한 것으로, 특히 데이타 버스 분야에 관한 것이다.
직렬 데이타 버스는 한 라인상에 데이타 비트를 전송한다. 클럭, 핸드쉐이킹(handshaking) 및 특히 데이타 라인 출력이 안정화되고 한 상태로부터 다른 상태로 장기간 스위칭되지 않을때를 나타내는 리셋트신호를 전송하기 위해 부수적인 라인이 포함될 수 있다. 부수적으로, 데이타 버스는 메시지를 분리하기 위해 이 라인들을 사용한다. HPIB, 병렬 데이타 버스는 메시지의 개시부 및 종결부를 나타내기 위한 특정한 라인을 갖고 있다. 소정의 직결 데이타 버스는 메시지의 개시부 및 종결부를 식별하기 위해 리셋트 라인을 사용한다. 그 밖의 다른 직렬 데이타 버스는 새로운 메시지를 식별하기 위해 시작문/종결문 기법(header/trailerscheme)을 사용함으로써 리셋트 라인을 제거시킨다. 한 직렬 데이타 버스는 클럭 및 한 라인상의 데이타를 결합시키고, 메시지의 개시부 및 종결부를 식별하기 위해 분리된 리셋트 라인을 사용한다. 하드웨어는 클럭신호를 추출하기 위해 사용된다. 클럭 신호가 추출되면, 이것은 데이타를 추출하기 위해 사용된다. 이 기법은 데이타/클럭 라인으로부터 클럭 신호를 추출하기 위해 확장 하드웨어를 필요로 한다는 단점을 갖고 있다. 또한, 이 기법은 리셋트 라인을 필요로 한다.
새로운 메시지의 개시부를 실호하기 위한 분리 라인은 다수의 단점을 갖고 있다. 부수적인 리셋트 배선외에도, 하드웨어가 배선을 구동시키고, 정보를 송신하고 정보를 수신하기 위해 필요하다. 이 부수적인 하드웨어는 컴퓨터 시스템 경비를 증가시키고 컴퓨터 시스템 고장을 증가시킨다. 메시지의 캐시부 및 종결부를 식별하기 의해 시작문 및 종결문을 사용하면, 메시지를 전송하는데 필요한 시간량이 증가되고 버스 대역폭(여기서, 대역폭은 초당 최대가능 신호 전송 수이다)을 소비한다는 단점을 갖게 된다. 시작문 및 종결문은 이 시작문 또는 종결문이 메시지 내에서 발생할 수 없도록 메시지를 엔코드해야 한다는 또다른 단점을 갖고 있다. 메시지 엔코딩은 또한 버스 대역폭을 감소시킨다.
본 발명은 리셋트 라인 또는 시작문/종결문 기법을 사용하지 않고서 한 메시지의 종결부 및 다른 메시지의 개시부를 신호한다. 메시지 분리기(separator)는 한 메시지의 종결부 및 다른 메시지의 개시부를 식별한다. 본 발명은 동일한 라인 상에 교호 형태로(in alternating fashion) 메시지 분리기 및 메시지 데이타 비트를 전송한다. 본 발명은 제1기간중에 메시지 분리기를 전송하고, 제2기간중에 메시지 데이타 비트를 전송한다. 제1및 제2기간은 클럭 라인상에 전송된 클럭 신호의 제1의 1/ 2싸이클 및 제2의 1/ 2싸이클토 될수 있다. 메시지 분리기가 제1극성을 갖고 있을때, 이 메시지 분리기를 뒤따르는 메시지 데이타 비트는 기존 명령을 계속한다. 메시지 분리기가 제2극성을 갖고 있을때, 이 메시지 분리기를 뒤따르는 메시지 데이타 비트는 새로운 메시지를 시작한다.
본 발명은 프리차지(precharge)된 데이타 버스로서 구현될 수 있다. 이 구조내에서, 버스 마스터(master)는 제1기간 중에 메시지 분리기를 다수의 버스 슬레이브(slave)로 전송하고, 제2기간 중에 메시지 데이타 비트를 다수의 버스 스레이브로 전송한다. 버스 마스터가 버스 슬레이브에게 전송을 할 수 있도록 허락해주는 메시지를 전송한 경우, 버스 슬레이브도 또한 제2기간 중에 메시지 데이타 비트를 전송할수 있다. 그러나, 제1기간 중에는 버스 마스터만이 전송할 수 있다.
버스 마스터는 제1기간중에 데이타 라인을 디스차지(dischargng)시킴으로써 새로운 메시지를 알린다. 이것은 제2극성을 갖고 있는 메시지 분리기를 발생시킨다. 버스 마스터는 제1기간 동안 데이타 라인을 프리차지함으로써 기존 메시지를 계속알린다. 이것은 제1극성을 갖고 있는 메시지 분리기를 발생시킨다.
본 발명에 따른 정보 전송 방법 및 장치는 하드웨어를 덜 필요로 한다는 장점을 갖고 있다. 하드웨어의 감소는 시스템 경비 및 고장율을 감소시킨다. 본 발명이 프리 차지된 데이타 버스로서 실행될때에는, 데이타 비를 감소시키거나 부수적인 하드웨어를 추가하지 않고서도 명백한 메시지 분리기를 얻는다. 이 명백한 메시지 분리기는 메시지 분리기의 전송중에 데이타 라인을 버스 마스터만이 배타적(exclusive)으로 제어하는 것으로부터 발생된다. 메시지 분리기가 전송될때 소정의 잘못된 버스 동작이 발생하면, 오 동작은 버스마스터가 제2극성의 메시지 분리기를 전송함으로써 중단될 수 있다. 부수적으로, 본 발명이 프리차지된 데이타 버스로서 실행될때에는, 프리차지된 데이타 버스의 장점을 얻는다. 이 장점들은 단지 버스 마스터만이 메시지 분리기를 전송할 수 있기 때문에 생긴다. 이 장점은 감소된 버스 회선 쟁탈(bus contention), 단지 버스 마스터만이 메시지 분리기를 전송하는 것에 기인한 감소된 하드웨어, 및 감소된 버스 캐패시턴스를 포함한다. 버스 슬레이브의 버스 구동 회로는 버스를 디스차지할 수 있기만 하면 되므로 버스 캐패시턴스가 감소된다. 감소된 버스 캐패시턴스는 버스가 3배의 속도로 신속하게 구동할 수 있게 한다.
다음 설명에서는 소자들에 대해 2개의 부분으로 참조 번호를 붙였다. 제1부분은 도면 번호를 나타내고 제 2 부분은 소자 번호를 나타낸다.
본 발명의 양호한 실시예에 따른 방법은 동일한 프리 차지된 데이타 라인 상에 메시지 데이타 비트(1-3)및 메시지 분리기(1-1,1-9)를 전송한다. 메시지 분리기(1-1,l-9)는 제1기간(1-5) 동안 전송되고, 메시지 데이타 비트(1-3)은 제2기간(1-7)동안 전송된다. 클럭 신호는 제1기간(1-5) 및 제2기간(1-7)을 발생시킨다.
제lA도는 본 발명의 양호한 실시예에 따른 프리차지된 데이타 라인을 도시한 것이다. 소정의 메시지가 계속 발생할때, 프리차지된 데이타 라인은 제1극성을 갖고 있는 메시지 분리기(1-1)을 발생시키기 위해 제1기간(1-5) 동안 프리차지된다. 새로운 메시지를 발생시키기 시작할때, 프리차지된 데이타 라인은 제 2극성을 갖고 있는 메시지 분리기(1-1)을 발생시키기 위해 제2기간(1-1) 동안 디스차지된다. 메시지 데이타 비트(1-3)은 항상 제2기간(1-7)동안 전송된다. 그러므로, 본 발명의 양호한 실시예에서, 각각의 메시지 데이타 비트(1-3)에 대하여 하나의 메시지 분리기(1-1)가 전송된다.
본 발명의 양호한 실시예에 따른 방법 및 장치는 제2도에 도시한 것과 유사한 시스템에서 실행된다. 제2도는 미합중국 특허 출원 제847,411호에 1986년 4월 3일자로 "고수율 반도체 메모리 장치(High YieldSemiconductor Memory Devices)"란 명칭으로 출원하고 본 명세서에 참고 문헌으로 기술된 블럭 메모리구조를 갖고 있는 메모리 시스멤을 도시한 것이다. 이 메모리 시스템은 메모리 시스멤 제어기(2-1) 및 다수의 메모리 블럭 제어기(2-3)을 갖고 있다. 각각의 메모리 블럭 제어기(2-3)은 메모리 블럭을 제어한다. 메모리 시스템 제어기(2-1)은 모든 메모리 블럭 제어기(2-3)을 제어한다. 본 발명의 양호한 실시예에서, 프라차지된 데이타 라인 및 클럭 라인은 메모리 시스템 제어기(2-1)과 메모리 블럭 제어기(2-3) 사이에 접속된다. 메모리 시스템 제어기(2-1)은 버스 마스터이고, 메모리 블럭 제어기(2-3)은 버스 슬레이브이다. 단지 버스 마스터, 즉 메모리 시스템 제어기(2-1)만이 메시지 분리기(1-1)을 발생시키기 위해 제1기간(1-5)동안 데이타 라인을 프리차지시킬 수 있다. 이 메모리 시스템이 6개의 상이한 명령을 갖고 있으면, 명령을 식별하기 위해 3개의 비트가 필요하게 된다. 제1A도는 제2극성을 갖고 있는 메시지 분리기(1-11)의 전송 상태를 도시한 것이다. 이 메시지 분리기(1-11)은 새로운 메시지의 개시부, 즉 리셋트를 식별한다.
다음 메시지 데이타 비트(1-13)은 0(zero)이고, 기존 메시지가 지속됨을 나타내는 제1극성의 메시지 분리기(1-15)가 뒤따른다. 다음 2개의 메시지 데이타 비트(1-17 및 1-21, 즉 0 및 1)은 명령 001을 완료한다. 2개의 메시지 데이타 비트(1-25 및 1-29)는 데이타이다. 이 데이타에는 기존 메시지의 종결부 및 다음 명령의 개시부를 식별하는 제2극성을 갖고 있는 메시지 분리기(1-31)이 뒤 따른다.

Claims (12)

  1. 다수의 데이타 비트를 포함하는 다수의 데이타 메시지를 전송하는 방법에 있어서, 상기 데이타 메시지는 다수의 제1데이타 비트를 포함하는 제1데이타 메시지 및 다수의 제2데이타 비트를 포함하는 제2데이타 메시지를 포함하며,(a) 다수의 주기적 단일 클럭 사이클(periodic single clock cycles)을 포함하는 클럭 신호를 클럭 라인 상으로 발송하며, 상기 단일 클럭 사이클 각각은 제1클럭 기간과 제 2클럭 기간 사이에서 교호(alternating)하는 발송 단계,(b) 상기 제1클럭 기간 동안에 데이타 라인 상으로, 데이타 비트가 제1데이타 메시지의 제1데이타 비트 및 제2데이타 메시지의 제2데이타 비트 중의 하나임을 나타내는 메시지 분리기 비트를 발송하는 단계,(c) 상기 제2클럭 기간 동안에 상기 데이타 라인 상으로, 상기 제1데이타 메시지의 제1데이타 비트 및 새로운 데이타 메시지의 제2데이타 비트 중의 하나인 메시지 데이타 비트를 발송하는 단계, 및 (d) 각각의 단일 클럭 사이클 동안에 상기 동일한 데이타 라인 상으로 상기 메시지 분리기 비트 및 상기 메시지 데이타 비트를 번갈아(aItenntely) 발송하는 단계를 포함하는 것을 특징으로 하는 메시지 전송 방법.
  2. 제1항에 있어서,(a) 상기 메시지 분리기 비트가 제1극성을 갖고 있을때 이전 데이타 메시지(olddata mesage)를 나타내는 제1데이타 비트의 지속(continuation)을 신호화하는 단계, 및 (b) 상기 메시지 분리기 비트가 제2극성을 갗고 있을때 새로운 데이타 메시지의 개시(beginning)를 나타내는 제2데이타비트의 개시를 신호화하는 단계를 더 포함하는 것을 특징으로 하는 메시지 전송 방법.
  3. 제2항에 있어서,(a) 상기 제1기간을 위해 상기 단일의 클럭 싸이클의 제1의 1/2 싸이클을 사용하는 단계, 및 (b) 상기 제2기간을 위해 상기 단일의 클럭 싸이클의 제2의 1/2 싸이클을 사용하는 단계를 더 포함하는 것을 특징으로 하는 메시지 전송 방법.
  4. 제2항에 있어서,(a) 프리차지 및 디스차지될 수 있는 (capable of being precharged anddischarged) 데이타 라인 상에 상기 메시지 분리기 비트 및 상기 메시지 데이타 비트 각각을 전송하는 단계,(b) 일련의 제1데이타 비트 내의 다른 또 하나의 제1데이타 비트 및 일련의 제2데이타 비트 내의 다른 또 하나의 제2데이타 비트 중의 어느 한 데이타 비트가 존재함에 의하여 나타내어지는 현재 데이타 메시지의 지속을 신호화하는 메시지 분리기 비트를 전송하기 위해 상기 제1클럭 기간 동안 상기 데이타 라인을 프리차지시키는 단계, 및 (c) 제1데이타 비트로부터 제2데이타 비트로의 변화 및 제2데이타 비트로부터 제1데이타 비트로의 변화 중의 하나에 의하여 나타내어지는 새로운 메시지의 개시를 신호화하는 메시지 분리기 비트를 전송하기 위해 상기 제1클럭 기간 동안 상기 데이타 라인을 디스차지시키는 단계를 더 포함하는 것을 특징으로 하는 메시지 전송 방법.
  5. 제4항에 있어서,(a) 상기 메시지 분리기 비트가 상기 제2극성을 갖고 있을때 상기 제2기간 동안 상기 새로운 메시지의 전송을 개시하는 단계, 및 (b) 상기 메시지 분리기가 상기 제1극성을 갖고 있을때 상기 제2기간 동안 상기 기존 메시지의 전송을 지속하는 단계를 더 포함하는 것을 특징으로 하는 메시지 전송 방법.
  6. 데이타 메시지의 스트림(a stream of data messages)을 전송하기 위한 장치에 있어서, 각각의 메시지는 하나 이상의 데이타 메시지 비트를 포함하며, 상기 데이타 메시지의 스트림은 (1) 현재 전송되고 있는 데이타 메시지의 지속을 나타내는 하나 이상의 이전 메시지 비트를 가지는 하나 이상의 이전 메시지(oldmesage), 및 (2) 상기 이전 메시지의 상기 전송에 후속하여 전송되는 새로운 메시지를 나타내는 하나 이상의 신규 메시지 비트를 가지는 하나 이상의 신규 메시지(new message)를 포함하며,(a) 타이밍 신호 비트를 포함하는 타이밍 신호를, 다수의 교호하는 제1시간 기간 및 제2시간 기간의 각각으로 분할하기 위한 다수의 기간 지정기를 발생하기 위해 형성된 제1수단,(b) 적어도 제1메시지 분리기 비트 및 제2메시지 분리기 비트를 포함하는 다수의 메시지 분리기 비트를 발생하기 위하여 형성되며, 상기 메시지 분리기 비트는 이전 메시지의 지속 및 새로운 메시지의 개시 중의 하나로 데이타 메시지 비트를 분류하기 위하여 선택적으로 사용되며, 각각의 메시지 분리기 비트는 상기 제1시간 기간 동안에 전송되기 위하여 발생되는 제 2수단,(c) 상기 제1시간 기간 동안에 상기 메시지 분리기 비트를 상기 제2시간 기간 동안에 상기 데이타 메시지 비트를 번갈아 전송하기 위하여 형성되며, 상기 메시지 분리기 비트 및 상기 데이타 메시지 비트의 전송은 상기 타이밍 신호에 맞추어 동기되어 있는 제3수단, 및 (d) 상기 타이밍 신호 비트, 상기 메시지 분리기 비트, 및 상기 데이타 메시지 비트와 교신하기 위하여 결합되며, 상기 제2수단에 의하여 정보를 받으며 종속되어, 각각의 인입 데이타 비트가 소정의 이전 데이타 메시지의 일부분인 이전 메시지 비트 및 신규 데이타 메시지의 개시부인 신규 메시지 비트 중의 하나인지에 관한 정보를 받는 제4수단을 포함하는 것을 특징으로 하는 데이타 메시지 스트림 전송 장치.
  7. 제6항에 있어서, 상기 제1수단이 상기 타이밍 신호가 전송되는 클럭 라인을 포함하는 클럭인 것을 특징으로 하는 데이타 메시지 스트림 전송 장치.
  8. 제6항에 있어서, 상기 제2수단이 버스 마스터인 것을 특징으로 하는 데이타 메시지 스트림 전송장치.
  9. 제8항에 있어서, 상기 버스 마스터가 (a) 제1극성을 갖고 있는 메시지 분리기 비트를 생성시키기 위해 상기 제1기간 동안 상기 제3수단을 프리차지시키거나,(b) 제2극성을 갖고 있는 메지지 분리기 비트를 생성시키기 위해 상기 제1기간 동안 상기 제3수단을 디스차지시키는 것을 특징으로 하는 데이타 메시지 스트림 전송 장치.
  10. 제8항에 있어서, 버스 슬레이브를 더 포함하여, 상기 버스 슬레이브는 (a) 상기 메시지 분리기 비트 및 상기 메시지 데이타 비트를 수신하기 위한 데이타 라인에 연결되며,(b) 상기 타이밍 신호 비트를 수신하기 의하여 클럭 라인에 연결되며,(c) 모든 비트가 상기 제1수단에 의하여 동기화되며, 상기 단일의 데이타라인 상으로 (1) 상기 제1비트가 상기 다음의 인입 데이타 비트를 이전 메시지의 일부분 및 신규 메시지의 개시부 중의 하나로 분류하는 것 및,(2) 상기 제2비트가 실제로 이전 메시지 밍 신규 메시지 중의 하나로 식별되는 메시지에 속하는 데이타 비트인 것을 상기 버스 슬레이브에 알려주도록 연결되는 것을 특징으토 하는 데이타 메시지 스트림 전송 장치.
  11. 버스 마스터와 슬레이브 장치 사이에서 데이타 신호 비트, 메시지 분리기 신호 비트, 및 클럭 신호비트를 전송하기 위한 장치에 있어서,(a) 데이타 라인,(b) 버스 마스터, 및 (c) 슬레이브 장치를 포함하며, 상기 버스 마스터는 (1) 제1클럭 기간 및 제2클럭 기간을 포함하는 주기적인 사이클을 가지는 클럭신호를 전송하기 위하여 결합되며,(2) 데이타 비트들의 데이타 스트림을 전송하고 수신하기 위하여 결합되여,(3) 각각의 데이타 비트를 검사하여 다음의 데이타 비트가 이전 데이타 신호 및 다음의 데이타 신호 중의 어느 하나의 일부인지를 결정하기 위하여 형성되며,(i) 상기 다음의 데이타 비트가 상기 이전 데이타 신호로부터의 것인 경우, 상기 제1클럭 기간 동안에 상기 데이타 라인을 프리차지하여, 상기 데이타 비트가 상기 이전 데이타 신호의 일부로서 전송되는 것을 식별하는 메시지 지속 비트를 산출하며, 그후 상기 제2클럭 기간동안에 상기 데이타 라인 상으로 상기 다음 데이타 비트를 전송 및 수신하는 것 중의 하나를 하는 것, 및 (ii) 다음의 데이타 비트가 소정의 다음 데이타 신호로부터의 것인 경우 상기 제l클럭 기간 동안에 상기 데이타 라인을 디스차지하여, 상기 데이타 비트가 상기 다음 데이타 신호의 일부로서 전송되는것을 식별하는 메시지 분리기 비트를 산출하며, 그후 상기 제2클럭 기간 동안에 상기 데이타 라인 상으로 상기 다음 데이타 비트를 전송 및 수신하는 것 중의 하나를 하는 것에 응답하며, 상기 슬레이브 장치는 (1)상기 클럭 신호 비트를 수신하기 위하여 결합되며,(2) 상기 메시지 지속 비트 및 상기 메시지 분리기 비트를 수신하기 위한 결합되여,(3) 상기 데이타 신호 비트를 전송 및 수신하기 위하여 결합되며,(4) (a) 상기 제1클럭 사이클 및 상기 제2클럭 사이클 중의 어느 하나의 사이클 동안에, 메시지 지속 비트 및 메시지 분리기 비트 중의 하나를 번갈아 수신하고,(b) 상기 제1클럭 사이클 및 상기 제2클럭 사이클 중의 다른 하나의 사이클 동안에, 상기 이전 데이타 신호의 일부 및 상기 지속 데이타 신호 중의 하나인 데이타신호 비트를 번갈아 수신함으로써, 상기 슬레이브 장치가 상기 제1클럭 기간 및 상기 제2클럭 기간 중의어느 하나의 기간 동안에 번갈아 전송된 상기 데이타 신호 비트를 처리하여, 각각의 데이타 비트가 상기 이전 데이타 메시지 및 상기 다음 데이타 메시지 중의 하나인지를 결정하기 위하여 하나 걸러 하나씩의 데이타 비트가 샘플링되도록 만드는데 있어서, 상기 버스 마스터와 협동하기 위하여(cooperate with the busmaster) 상기 버스 마스터에 의해 동기화되도록 결합되는 것을 특징으로 하는 버스 마스터와 슬레이브 장치 사이의 전송 장치.
  12. 버스 마스터와 하나 이상의 슬레이브 장치 사이에서 다수의 데이타 신호, 메시지 분리기 신호, 및 클럭 신호를 전송하기 위한 장치에 있어서,(a) 클럭 라인,(b) 제1레벨로 차지(charged)되거나 제2레벨로 디스차지될 수 있는 데이타 라인,(c) 버스 마스터, 및 (d) 슬레이브 장치를 포함하여, 상기 버스 마스터는 (1) 다수의 단일 사이클을 가지는 클럭 신호를 상기 클럭 라인 상으로 전송하기 의하여 결합되며, 각각의 단일 사이클은 제1클럭 기간 및 제2클럭 기간으로 나누어지며,(2) 다수의 이산(discrete) 데이타 신호들을 포함하는 데이타 스트림을 데이타 라인 상으로 전송하고 수신하기 위하여 결합되며,(3) 각각의 데이타 신호외 각각의 데이타 비트를 검사하여 상기 다음 데이타 비트가 다음의 데이타 신호의 일부인지를 결정하기 위하여 형성되며,(i) 상기 다음의 데이타 비트가 상기 이전 데이타 신호로부터의 것인 경우 상기 제1클럭 기간 동안에 상기 데이타 라인을 프리차지하여, 상기 전송되는 데이타 비트가 상기 이전 데이타신호의 일부임을 표시하는 메시 지속 지비트를 산출하며, 그후 상기 제2클럭 기간 동안에 상기 데이타 라인 상으로 상기 다음 데이타 비트를 전송 및 수신하는 것 중의 하나를 하는 것, 및 (ii) 상기 다음의 데이타 비트가 상기 다음 데이타 신호로부터의 것인 경우 상기 제1클럭 기간 동안에 상기 데이타 라인을 디스차지하여, 상기 전송되는 데이타 비트가 상기 다음 데이타 신호의 일부임을 포시하는 메시지 분리기 비트를 산출하며, 그후 상기 제2클럭 기간 동안에 상기 데이타 라인 상으로 상기 다음 데이타 비트를 전송 및 수신하는 것 중의 하나를 하는 것에 응답하여, 상기 슬레이브 장치는 (1) 상기 클럭 라인으로부터 상기 클럭신호를 수신하기 위하여 결합되며,(2) 상기 데이타 라인으로부터 상기 메시지 지속 비트 및 상기 메시지분리기 비트를 수신하기 위하여 결합되며,(3) 상기 데이타 신호를 전송 및 수신하기 위하여 상기 데이타라인으로 결합되여,(4) 상기 슬레이브 장치가 전송된 상기 데이타 신호를 처리하는데 있어서, 상기 버스마스터와 협동하기 위하여 상기 버스 마스터에 의해 동기화되도록 결합되는 것을 특징으로 하는 버스 마스터와 슬레이브 장치 사이의 전송 장치.
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