SU1509970A1 - Устройство дл передачи информации - Google Patents

Abstract

Изобретение относитс  к устройствам, примен емым в системах передачи данных, например в локальных вычислительных сет х. Цель изобретени  - повышение информативности устройства. Устройство содержит приемник 1, переключатель канала 2, передатчик 3, первый элемент И 4, первый триггер 5, распределитель импульсов 6, преобразователь 7 параллельного кода в последовательный, второй элемент И 8, накопитель информации 9, второй триггер 10, третий триггер 11, третий элемент 12 И, элемент 13 задержки, счетчик 14 числа столкновений, дешифратор 15 столкновений, блок 16 задержек, источник 17 информации, селектор 18 адреса источника, четвертый элемент И 19, стековую пам ть 20, блок 21 сравнени , п тый 22 и шестой 23 элементы И и блок 24 управлени  в режиме повышенной нагрузки канала. Устройство позвол ет наиболее полно использовать канал св зи. Оно работоспособно даже в том случае, когда уровень загрузки моноканала превышает критические значени , т.е. этим обеспечиваетс  полна  загрузка оборудовани  и программ независимо от ритма работы вычислительных центров. 1 ил.

Description

со ;р

Изобретение относитс  к устройствам , примен емым в области систем передачи данных, например в локальных вычислительных сет х.

Цель изобретени  - повышение ин- формативности устройства.

На чертеже представлена блок-схема устройства дл  передачи информации .

Устройство дл  передачи информации содержит приемник 1, переключатель 2 канала, передатчик 3, первый элемент И 4, первый триггер 5, распределитель 6 импульсов, преобразова тель 7 параллельного кода в последовательный , второй элемент И 8, накопитель 9 информации, второй триггер 10, третий триггер 11, третий элемент И 12, элемент 13 задержки, счет чик 14 числа столкновени , дешифратор 15 столкновений, блок 16 задержек , источник 17 информации, селектор 18 адреса источника, четвертый элемент И 19, стековую пам ть 20,

блок 21 сравнени , п тый 22 и шестой 23 элементы И, блок 24 управлени в режиме повышенной нагрузки канала.

Устройство работает в четырех режимах:

а)режим нормальной работы,

б)- режим блокировани  столкновений ,

в)режим изъ ти  переданного кадра из сети,

г)режим повьшенной нагрузки в сети.

В режиме нормальной работы устройство работает только в том случае, если уровень загрузки моноканала не превышает критического значени  и стекова  пам ть неполна . .

Распределитель. 6 импульсов по первому выходу вьдает управл ю1ще сигналы, разрешающие запись в парал- лельном коде информации в преобразователь 7 параллельного кода в последовательный (регистр сдвига). Запись производитс  по управл ющему сигналу

с второго выхода преобразовател  7.

В преобразователь 7 информаци  записываетс  из источника 17 информации в упакованном виде (в кадре) стандартного формата в соответствии с протоколами управлени  каналами передачи данных. Одновременно управл ющим сигналом с первого вьпсода распределител  6 импульсов первьй триггер 5 готовности устанавливаетс  в состо ние

0

5 0 5

0

5

0

0

с высоким уровнем сигнала логической единицы, что означает, что запись информации в преобразователь 7 уже произведена .

Передача начинаетс  в том случае, если триггеры 5 и 11 наход тс  в состо нии логической единицы, а распределитель 6 импульсов формирует на евоем третьем выходе токсирующий сигнал Начало, передачи информации черкез первый элемент И 4 на передатчик 3.

Передача осуществл етс  в последовательном коде (разр д за разр дом). Если на какой-либо позиции двоичного кода кадра происходит столкновение с другим кадром, передаваемым ;. другим узлом (передатчиком), то устройство автоматически с помощью второго элемента И 8 и триггера 10, фик- ,сирующих передачу чужого кадра, устанавливает триггер 11 в уровень логи ческого нул , тем самь1м запреща  передачу кадра.

Таким образом, в режиме нормальной работы устройство работает аналогично известному.

В режиме блокировани  столкновений перед каждой передачей устройство - прослушивает моноканал с помощью второго элемента ИВ, которьй анализирует все столкновени . При по влении хот  бы одного сигнала с высоким уровнем логической единицы на входе, а следовательно, и на выходе приемника 1, свидетельствующего о ведущейс  передаче информации в виде последовательности кадров соседним или другим узлом сети, этот сигнал поступает на вход второго элемента И 8. На другой вход элемента И 8 от первого триггера 5 поступает сигнал логической единицы, свидетельствующий о готовности преобразовател  7 к передачи coco ответ ствзпощег о кадра дискретной информации в моноканал. На третий вход элемента И 8 поступает сигнал логической единицы от распределител  6 импульсов, разрешающий передачу информации . При совпадении этих событий происходит столкновение в моноканале двух кадров информации и второй элемент И 8 переключаетс  в положение логической единицы, устанавлива  второй триггер 10 в положение ноль. Второй триггер 10 своим выходным сигналом блокировки воздействует на управл юшдй вход перекпючате5150

л  2 и разъедин ет моноканал, преп тству  дальнейшему распространению передаваемых другим узлом сигналов.

Одновременно первым сигналом чу- жго флага кадра передатчика запускаетс  накопитель 9 информации, который запоминает копию переданного другим узлом кадра сообщени  и пере ключает третий триггер 11 в состо - вне ноль, блокирующего своим выходом с помощью первого элемента И 4 передачу дискретной информации через передатчик 3. Совокупность сигналов , переданных другой станцией ло- кальной вычислительной сети, записываетс  в накопитель 9 (регистр сдвига), размер которого соответст вует -размеру переданного полного кадра сообщени  (в соответствии с выб- ранным протоколом). Когда сообщение полностью прин то выходной сигнал завершающего флага переданного кадра информации в накопитель 9 осуществл ет сброс триггера 10 в исходное состо ние, т.е. снова соедин ет моноканал . Одновременно выходной сигнал последнего разр да накопител  9 информации формирует сигнал разрешени  передачи, который попадает в счетчик 14 числа столкновений. В соответствии с содержанием счетчика 14 дешифратор 15 выбирает в блоке 16 задержек ту или иную задержку, длительность которой выбираетс  из анализа повторных попыток передачи в моноканал . Блок 16 задержек обычно выполнен на D-триггерах. Поэтому сигнал разрешени  начала передачи от накопител  9 информации приходит с соот- ветствующей задержкой и сбрасывает триггер 11 в исходное состо ние, разреша  передачу информации из преобразовател  7.

Таким образом, устройство блокиру- ет передатчик только на врем  столкновени  плюс вреп  задержки, зависи-: мое от числа столкновений.

В режиме изъ ти  переданного кадра из сети после формировани  тактирую- щего сигнала начала передачи на первом выходе распределител  6 импульсов , соединенного с одним из входов третьего элемента И 12, последний формирует сигнал логической единицы в том случае, если триггеры 5 и 10 наход тс  в состо нии логической единицы , т.е. кадр находитс  в преобразователе 7 и отсутствует столкновение

в сети (это полностью соответствует режиму нормальной работы передатчика Выходной сигнал третьего элемента И 12 запускает элемент 13 задержки, врем  задержки равно времени возвращени  по кольцу сети переданного передатчиком 3 в приемник 1 устройства .

Таким образом, в момент, когда переданный кадр, обойд  все кольцо локальной вычислительной сети, возвратитс  в приемник 1, выходной сигнал элемента 13 задержки разъединит кана с помощью переключател  2 канала и кадр ис;чезнет. Если возникает столкновение (режим блокировки столкновений сигналов) или преобразователь 7 не готов к передаче, то третий элемент И 12 фop fflpoвaть сигнал разъединени  канала не будет.

Режим повышенной нагрузки в сети.

Блок управлени  работой сети в режиме повьш1енной нагрузки работает параллельно с остальной частью устройства , что позвол ет устройству работать во многих режимах.

При каждом обращении в сеть станций их адреса (адреса источников) записываютс  в стековую пам ть 20 - каждой станции в сети, предварительно провер   - был ли этот адрес за- писан ранее, если не был, .то он записываетс  в стековую пам ть 20, если он записан, то провер етс  запол- н емость (объем) стековой пам ти 20. Объем стековой пам ти 20 выбираетс  дл  каждой конкретной сети свой, исход  из ее критической нагрузочной способности. Если объем стековой пам ти 20 не достиг заранее установленного значени , то происходит запись адресов источников в стековую пам ть 20, при этом об зательно провер етс  были ли эти адреса записаны в стековую пам ть ранее.

Как только стекова  пам ть 20 достигает своего объема блоком 21 сравнени  производитс  проверка - соответствует ли нижний адрес стековой пам ти 20 адресу данной станции.

Если адреса не соответствуют, то исключаютс  вс кие попытки захватить сеть - сигнал с выхода блока 24 управлени  поступает на элементы И 22 и 23, необходимо дождатьс  поступлени  информации от стакщт, адрес которой равен нижнему адресу, записанному в стековой пам ти 20, Если информаци  поступила от данной станции то провер етс , есть ли другой адрес источника, если - нет, то происходит циклический сдвиг содержимого стековой пам ти 20, если - да, то в сте- ковута пам ть 20 производитс  запись нового адреса источника, постзгаив- шего из приемника 1 через селектор 18 адреса источника и четвертый эле- мент И 19, на другой вход кот орого поступает управл юпщй сигнал с блока 24 управлени  в режиме повышенной наг руз ки. Блок 21 сравнени  снова производит проверку на соответствие нижнего адреса стековой пам ти 20 с адресом данной станции. Далее работа аналогична вышеизложенному.

Если информаци  не поступила от данной станции, то одновременно с

вьщержкой времени задержки f , котора  выбираетс  блоком 24 зтравлени  из блока 16 задержек, производитс  проверка на наличие столкновени , в моноканале сети. Если по истечении О столкновение не произошло, то из стековой пам ти 20 исключаетс  номер станции, адрес которой бып записан на ней стековой пам тью 20, т.е. прореса стековой пам ти 20 с адресом данной станции. Если во врем  передачи столкновение произошло, то необходимо дождатьс  поступлени  нового адреса источника и произвести запись его в стековую пам ть 20, далее блоком 21 сравнени  снова производитс  проверка на соответствие нижнего адреса стековой пам ти 20 с адресом данной станции и процесс работы повтор етс .

Техническое преимущество изобретени  заключаетс  в наиболее полном использовании канала св зи, т.е. исключаютс  потери информации.

Ф-ормула изобретени 

Устройство дл  передачи информации , содержащее распределитель импульсов , первьй выход которого соединён с первым входом преобразовател  параллельного кода в последовательный и с входом первого триггера, выход которого соединен с первыми входами соответственно первого, второго и третьего элементов И, второй выход распределител  импульсов соединен с

исходит арифметический сдвиг содержи- 30 вторым входом преобразовател  паралмого стековой пам ти 20. После этого провер етс  объем стековой пам ти 20 - если объем равен ранее установленному значению, то блок 21 сравнени  приступает к проверке на соответствие нижнего адреса стековой пам ти 20, с адресом да-нной станции, далее, устройство работает аналогично выше- изложенной части алгоритма. Если столкновение , то необходимо дождатьс  по ступлени  нового адреса из приемника 1 и произвести запись его из сб- .лектора 18 адреса источника в стеке- вую пам ть 20. Если объем стековой пам ти 20, неполный, то необходимо записать недостающие адреса источников . В случае, когда нижний адрес стековой пам ти 20 равен адресу дан ной станции, то поступает- разрешение начать передачу данной станции. Кро- ме того, необходимо при этом проверить наличие столкновени  в моноканале локальной вычислительной сети, если столкновени  не последовало, то производитс  передача информации дан ной станции, происходит циклический сдвиг содержимого стековой пам ти 20. Блок 21 сравнени  снова начинает проверку на соответствие нижнего ад

0 З 0 5

лельного кода в последовательный, третий вход которого соединен с источником информации, третий выход распределител  импульсов соединен с вторьми с входам соответственно первого, второго и третьего элементов И приемник , вход которого  вл етс  входом устройства, выход приемника соединен с третьим входом второго элемента И и с первым входом переключател  каналов , выход которого соединен с первым входом передатчика, выход которого  вл етс  выходом устройства, выход преобразовател  параллельного кода в последовательньш соединен с тре- рьим входом первого элемента И, выход которого соединен с вторым входом передатчика , выход второго элемента И соединен с первыми входами соответственно .второго и третьего триггеров и с входом накопител  информации, выход которого соединен с вторым входом второго триггера и с входом счетчика , выход которого соединен с входом дешифратора, выход второго триггера соединен с вторым входом переключател  каналов и с третьим входом третьего элемента И, выход которого соединен с входом элемента задержки.

блок задержки, выход которого соединен с вторым входом третьего триггера , выход которого соединен с четвертым входом первого элемента И, о т - личающеес  тем, что, с целью повьшени  информативности устройства , в него введены четвертый, п тый и шестой элементы И, селектор адреса , блок сравнени , блок стековой пам ти, блок управлени  в режиме по- вьппенной нагрузки канала, выход приемника соединен с входом селектора адреса и с первым входом блока управлени  в режиме повышенной нагрузки канала, к второму входу которого подключен выход блока сравнени , выход селектора адреса соединен с первым входом четвёртого элемента И, выход которого соединен с первым входом блока стековой пам ти, выход блока задержки соединен с третьим входом блока управлени  в режиме повышенной нагрузки канала, к четвертому входу

которого подключен выход первого эле-25 соединен с вторым входом блока задержки.

Составитель Б.Струков Редактор В.Бугренкова Техред А.КравчукКорректор С.Шекмар

Заказ 5817/50

Тираж 518

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

мента И, к второму входу четвертого элемента И подключен первый выход блока управлени  в режиме повьппенной нагрузки канала, второй выход которого соединен с вторым входом блока стековой пам ти, первый выход которого соединен с п тым входом блока управлени  в режиме повьшенной нагрузки канала, третий вькод которого соединен с п тым входом первого элемента И, первым входом п того элемента И и первым входом шестого элемента И, второй выход блока стековой пам ти соединен с входом блока сравнени , четвертьй выход блока управлени  в режиме повышенной нагрузки канала соединен с первым входом блока задержки, выход элемента задержки соединен с вторым входом п того элемента И, выход которого соединен с третьим входом переключател  каналов, выход дешифратора соединен с вторым входом шестого элемента И, выход которого

Подписное

Claims (1)

1. Формула изобретения

   20 Устройство для передачи информации, содержащее распределитель импульсов, первый выход которого соединён с первым входом преобразователя параллельного кода в последовательный

   25 и с входом первого триггера, выход которого соединен с первыми входами соответственно первого, второго и тре· тьего элементов И, второй выход распределителя импульсов соединен с вторым входом преобразователя параллельного кода в последовательный, третий вход которого соединен с источником информации, третий выход распределителя импульсов соединен с вторыми входамй соответственно первого, второго и третьего элементов И₄ приемник, вход которого является входом устройства, выход приемника соединен с третьим входом второго элемента И кновение, то необходимо дождаться поступления нового адреса из приемника 1 и произвести запись его из селектора 18 адреса источника в стековую память 20. Если объем стековой памяти 20, неполный, то необходимо записать недостающие адреса источников. В случае, когда нижний адрес стековой памяти 20 равен адресу данной станции, то поступает- разрешение начать передачу данной станции. Кроме того, необходимо при этом проверить наличие столкновения в моноканале локальной вычислительной сети, если столкновения не последовало, то производится передача информации данной станции, происходит циклический сдвиг содержимого стековой памяти

   20. Блок 21 сравнения снова начинает проверку на соответствие нижнего ад-< и с первым входом переключателя каналов, выход которого соединен с первым входом передатчика, выход которого является выходом устройства, выход преобразователя параллельного кода в последовательный соединен с третьим входом первого элемента И, выход которого соединен с вторым входом передатчика, выход второго элемента И соединен с первыми входами соответственно второго и третьего триггеров и с входом накопителя информации, выход которого соединен с вторым входом второго триггера и с входом счетчика, выход которого соединен с входом дешифратора, выход второго триггера соединен с вторым входом переключателя каналов и с третьим входом третьего элемента И, выход которого соединен с входом элемента задержки, блок задержки, выход которого соединен с вторым входом третьего триггера, выход которого соединен с четвертым входом первого элемента ^отличающееся тем, что, с целью повышения информативности устройства, в него введены четвертый, пятый и шестой элементы И, селектор адреса, блок сравнения, блок стековой эд памяти, блок управления в режиме повышенной нагрузки канала, выход приемника соединен с входом селектора адреса и с первым входом блока управления в режиме повышенной нагрузки эд канала, к второму входу которого подключен выход блока сравнения, выход селектора адреса соединен с первым входом четвёртого элемента И, выход которого соединен с первым входом блока стековой памяти, выход блока задержки соединен с третьим входом блока управления в режиме повышенной нагрузки канала, к четвертому входу которого подключен выход первого эле- 25 мента И, к второму входу четвертого элемента И подключен первый выход блока управления в режиме повышенной нагрузки канала, второй выход которого соединен с вторым входом блока стековой памяти, первый выход которого соединен с пятым входом блока управления в режиме повышенной нагрузки канала, третий выход которого соединен с пятым входом первого элемента И, первым входом пятого элемента И и первым входом шестого элемента И, второй выход блока стековой памяти соединен с входом блока сравнения, четвертый выход блока управления в режиме повышенной нагрузки канала сое· динен с первым входом блока задержки, выход элемента задержки соединен с 20 вторым входом пятого элемента И, выход которого соединен с третьим входом переключателя каналов, выход дешифратора соединен с вторым входом шестого элемента И, выход которого соединен с вторым входом блока задержки