JP2683537B2 - 対象システムの動作データ信号検出表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、対象システムのアクセ
スデータ信号の履歴を検出して表示する対象システムの
動作データ信号検出表示装置に関するものである。

【０００２】

【従来の技術】メモリモニタはメモリに書き込まれた内
容を全て表示するものであるが、コンピュータや他のハ
ードウェア回路内に組み込まれているメモリは起動時
（電源投入時）からメモリの記憶される領域が全て利用
されるわけではなく、システムの状態に依存しながら時
間とともに領域の利用範囲が変化する。

【０００３】つまり、メモリに書き込まれたデータの内
容には、システムの起動時に偶然的に入り込んだデータ
と、システムが利用したデータの２種類がある。

【０００４】

【発明が解決しようとする課題】しかしながら、この起
動時に偶然的に入り込んだデータは、システムから見れ
ば、虚偽のデータであり、システムの状態を示している
わけではなく、メモリの動作解析には、この虚偽のデー
タを分離して真のデータのみを表示すべきであるが、従
来のメモリモニタでは、データの表示は行っていても、
アクセスされたデータの履歴を記憶する機能がなく、ア
クセスの無いデータも、アクセスされたデータも全て同
様に表示されていた。

【０００５】

【課題を解決するための手段】本発明は、対象システム
で発生したアクセス信号によりタイミング回路を動作す
るとともに第１のメモリを動作して、前記対象システム
のアドレス信号で前記対象システムで発生した動作デー
タ信号を前記第１のメモリの指定された番地に記憶し、
かつ前記アクセス信号でフラグ信号を第２のメモリに記
憶し、前記対象システムの１つのアクセス信号と次のア
クセス信号との間に、内部ＣＰＵからのアドレス信号で
第１のメモリに記憶されたデータ信号を読み出して表示
するものである。

【０００６】

【作用】本発明では、オペレータがキーボードにより第
１、第２のメモリの先頭番地を指定して待機している間
に、対象システム（非検査装置）よりアクセス信号が発
生すると、それを受けてタイミング回路がタイミング信
号を発生し、対象システムからのデータ信号を第１のメ
モリに記憶する。

【０００７】この動作と同時に第１のメモリに記憶され
たデータがアクセスされたデータであることを記憶する
ために、第２のメモリにアクセス有りを示すフラグとし
て「１」のデータが記憶され、第１のメモリに記憶され
たデータがアクセスされないデータであれば、何も記憶
されない。

【０００８】第１のメモリに記憶されるデータ信号と第
２のメモリに記憶されるアクセス信号のフラグ１は対象
システムから検出されたアドレス信号によりそれぞれ記
憶されるため、それぞれのメモリの同一のアドレス位置
に確実に格納される。

【０００９】この記憶動作と並行して内部ＣＰＵは第１
のメモリと第２のメモリの記憶されたデータを順次読み
だし、これを表示装置に順次表示する。

【００１０】又、この場合、第１、第２のメモリに対し
て、対象システムからのアドレス信号によるアクセスと
内部ＣＰＵからのアドレス信号によるアクセスとが発生
するため、第１、第２のメモリに対して奪い合いが生じ
るが、この衝突を回避するため、調整回路により対象シ
ステムからのアクセスを優先させる。

【００１１】

【実施例１】図１は、本発明の１実施例の対象システム
の動作データ信号検出表示装置のブロック図で、本体装
置１において、ＣＰＵ２に入出力ポート３が接続され、
又、この入出力ポート３に第１のメモリ４、第２のメモ
リ５が接続され、さらに、入出力ポート３に調整回路６
を介してタイミング回路７が接続され、タイミング回路
７のタイミング出力は第１のメモリ４及び調整回路６に
入力される。

【００１２】又、本体装置１に対象システム８が接続さ
れ、この対象システム８から第１のメモリ４にデータ信
号が入力されるように接続され、さらに、対象システム
８から第２のメモリ５及びタイミング回路７にアクセス
信号が入力されるように接続され、さらに、対象システ
ム８から第１のバッファ９を介して第１、第２のメモリ
４、５にアドレス信号が入力されるように接続され、こ
の第１のバッファ９の出力端は第１のメモリ４及び第２
のメモリ５に接続され、又、第２のバッファ１０の入力
端は入出力ポート３に接続されている。

【００１３】又、調整回路５は対象システム８からアク
セス信号がある時、第１のバッファ９の動作を優先する
ように駆動し、対象システム８からアクセス信号間のす
き間でバッファ１０を駆動するように調整する。

【００１４】又、内部ＣＰＵ２に表示装置１１が接続さ
れ、動作データ表示検出装置１の外部装置としてプリン
タ１２及び第１、第２のメモリ４、５の先頭番地を指定
するキーボード１３が内部ＣＰＵ２に接続されている。

【００１５】このように構成された本実施例の装置で
は、まず、初期状態で第２のメモリ５を全てクリアして
おき、そして、図２において、オペレータがキーボード
１３によって第１、第２のメモリ４、５の先頭番地を指
定して待機している間に、対象システム（非検査装置）
８よりアクセス信号が発生すると、それを受けてタイミ
ング回路７がタイミング信号を発生し、調整回路６は第
１のバッファ９を動作し、対象システム８からアドレス
信号を入力して、対象システム８からのデータ信号を第
１のメモリ４に記憶する。

【００１６】この動作と同時に対象システム８でのアク
セスを記憶するために、第２のメモリ４にアクセス有り
を示すフラグとして「１」のデータが記憶される。

【００１７】そして、対象システム８からのデータ信号
とアクセス信号のフラグは、対象システム８からのアド
レス信号で第１のメモリ４及び第２のメモリ５の同じ番
地にそれぞれ記憶される。

【００１８】この対象システム８におけるアクセスが終
了し、次のアクセスが行われる前に、図２に示すよう
に、内部ＣＰＵ２は調整回路６に信号を送り、第２のバ
ッファ１０を動作するとともに、入出力ポート３からア
ドレス信号を第１、第２のメモリ４、５に入力して第１
のメモリ４のデータ信号及び第２のメモリ５のアクセス
フラグ信号を読み出し、このアドレスのデータにアクセ
スが行われたかどうかがこのアクセスフラグ信号によっ
て判定され、アクセスが行われたアドレスのデータは、
表示装置１１で表示し、又、必要ならば、プリンタ１２
でプリントアウトするが、アクセスが行われていないア
ドレスのデータは、データとして表示しない。

【００１９】そして、表示装置１１の容量を考慮して、
表示が最大かどうかを判定し、最大であれば、次の先頭
番地の指定を待ち、又、表示装置１１の容量が最大でな
ければ、次のアドレスを指定する。

【００２０】このように、本発明の実施例では、対象シ
ステム８でアクセスされたデータを内部に設けた第１の
メモリ４に格納し、アクセスされたデータに対してフラ
グ信号を第２のメモリに記憶し、対象システム８のアク
セスとアクセスの間に、内部ＣＰＵ２からのアドレス信
号で読み出された第２のメモリ５からのフラグ信号を内
部ＣＰＵ２で判断して、内部ＣＰＵ２からのアドレス信
号で第１のメモリからデータを順次読み出して表示装置
１１で表示するので、対象システム８でどのようなデー
タ信号がアクセスされたか、又、対象システム８のメモ
リに書き込まれたデータにバグが無いかどうかなどを検
知することができる。

【００２１】なお、対象システム８のアクセスを優先し
た場合、対象システム８が連続してアクセスを行うと、
このアクセスが優先されて内部ＣＰＵ２のアクセスが停
止してしまい、表示装置１１で新しいデータ信号を表示
できない現象が生じる場合がある。

【００２０】この現象を避けるために、第１、第２のメ
モリ４、５には、対象システム８で使用されているメモ
リのアクセススピードより２倍のアクセススピードを持
つ高速メモリ素子を使用することが望ましく、又、表示
装置１１として、液晶表示ユニットを使用してもよい。

【００２１】

【発明の効果】以上説明したように本発明の対象システ
ムの動作データ信号検出表示装置では、対象システムで
アクセスされたデータ及びアクセスされないデータを順
次記憶させるとともに、それを順次読み出して表示する
ので、対象システムでどのようなデータがアクセスされ
たか、又は、対象システムのメモリに記憶されたデータ
信号に欠けたものは無いか等を検知することができると
いう利点がある。

【図面の簡単な説明】

【図１】本発明の１実施例の動作データ信号検出表示装
置の構成図である。

【図２】図１の動作を説明するフローチャートである。

【符号の説明】

１ 本体装置 ２ 入出力ポート ３ タイミング回路 ４ 第１のメモリ ５ 第２のメモリ ６ 調整回路 ７ タイミング回路 ８ 対象システム ９ 第１のバッファ １０ 第２のバッファ １１ 表示装置 １２ プリンタ １３ キーボード

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 本体装置に接続された対象システムで発
   生したアクセス信号によりタイミング回路を動作すると
   ともに第１のメモリを動作して、前記対象システムのア
   ドレス信号で前記対象システムで発生した動作データ信
   号を前記第１のメモリの指定された番地に記憶し、かつ
   前記アクセス信号によるフラグ信号を第２のメモリに記
   憶し、前記対象システムの１つのアクセス信号と次のア
   クセス信号との間に、内部ＣＰＵからのアドレス信号で
   前記第１のメモリ記憶されたデータ信号を及び前記第２
   のメモリに記憶されたアクセスフラグ信号を読み出し、
   このアクセスフラグ信号でアクセスが行われたことを前
   記内部ＣＰＵで判定して表示装置で表示することを特徴
   とする対象システムの動作データ信号検出表示装置。
2. 【請求項２】 前記対象システムからのアドレス信号を
   第１のバッファに送り、前記内部ＣＰＵからのアドレス
   信号を第２のバッファに送るように構成し、前記調整回
   路からの信号で前記第２のバッファの動作を優先するよ
   うにした請求項１記載の対象システムの動作データ信号
   検出表示装置。
3. 【請求項３】 前記対象システムのメモリより第１、第
   ２のメモリのアクセススピードが２倍の高速メモリ素子
   を使用することを特徴とする請求項１記載の対象システ
   ムの動作データ信号検出表示装置。