JP2682027B2 - ビット数変換回路 - Google Patents
ビット数変換回路Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
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- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
- Television Systems (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばディジタルテレビジョン受像機の
各ディジタル処理ブロックの入出力部に設けて好適なビ
ット数変換回路に関する。
各ディジタル処理ブロックの入出力部に設けて好適なビ
ット数変換回路に関する。
この発明は、入力される2nビットの信号をｎビットの
信号に変換でき、あるいは入力されるｎビットの信号を
2nビットの信号に変換できるようにしたことにより、デ
ィジタル処理ブロックの入出力部に設けて、メモリの節
約、回路面積、基板のパターン面積の低減を図ることが
できるようにしたものである。しかも、入力される2nビ
ットの信号をそのまま出力させるようにしたことによ
り、ディジタル処理ブロックの入出力部に設けても、こ
のディジタル処理ブロックを、2nビットで伝送する場合
にそのまま使用することができ、別個のICの設計を不要
とできるようにしたものである。
信号に変換でき、あるいは入力されるｎビットの信号を
2nビットの信号に変換できるようにしたことにより、デ
ィジタル処理ブロックの入出力部に設けて、メモリの節
約、回路面積、基板のパターン面積の低減を図ることが
できるようにしたものである。しかも、入力される2nビ
ットの信号をそのまま出力させるようにしたことによ
り、ディジタル処理ブロックの入出力部に設けても、こ
のディジタル処理ブロックを、2nビットで伝送する場合
にそのまま使用することができ、別個のICの設計を不要
とできるようにしたものである。
第５図はテレビジョン受像機の一例の構成を示すもの
である。
である。
同図において、入力端子（62Y）からの映像信号Ｙ
は、A/D変換器（63Y）でディジタル信号に変換されたの
ち走査線補間回路（65Y）に供給される。このA/D変換器
（63Y）でのサンプリング周波数fsは、例えば14MHzとさ
れる。
は、A/D変換器（63Y）でディジタル信号に変換されたの
ち走査線補間回路（65Y）に供給される。このA/D変換器
（63Y）でのサンプリング周波数fsは、例えば14MHzとさ
れる。
また、入力端子（62R），（62B）からの赤色差信号Ｒ
−Ｙおよび青色差信号Ｂ−Ｙは、それぞれA/D変換器（6
3R），（63B）でディジタル信号に変換されたのち、切
換スイッチ（64）のＲ側、Ｂ側の固定端子に供給され
る。この切換スイッチ（64）は、サンプリング周期ごと
にＲ側およびＢ側に交互に接続される。この切換スイッ
チ（64）より出力される赤色差信号Ｒ−Ｙ、青色差信号
Ｂ−Ｙの時分割信号Ｒ−Y/B−Ｙは、走査線補間回路（6
5C）に供給される。
−Ｙおよび青色差信号Ｂ−Ｙは、それぞれA/D変換器（6
3R），（63B）でディジタル信号に変換されたのち、切
換スイッチ（64）のＲ側、Ｂ側の固定端子に供給され
る。この切換スイッチ（64）は、サンプリング周期ごと
にＲ側およびＢ側に交互に接続される。この切換スイッ
チ（64）より出力される赤色差信号Ｒ−Ｙ、青色差信号
Ｂ−Ｙの時分割信号Ｒ−Y/B−Ｙは、走査線補間回路（6
5C）に供給される。
走査線補間回路（65Y），（65C）からは、主走査線信
号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc−Yc/
Bc−Ycが同時に出力される。
号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,Rc−Yc/
Bc−Ycが同時に出力される。
また、A/D変換器（63Y）より出力される輝度信号Ｙ
は、動き検出回路（50）に供給され、この動き検出回路
（50）からの動き検出信号は係数発生器（51）に供給さ
れる。走査線補間回路（65Y），（65C）の係数器のＫ値
は、この係数発生器（51）で発生され、動き検出信号の
大きさに応じてその値が変えられる。例えば、静止画部
分ではＫ＝０とされ、このＫの最大値は１とされる。
は、動き検出回路（50）に供給され、この動き検出回路
（50）からの動き検出信号は係数発生器（51）に供給さ
れる。走査線補間回路（65Y），（65C）の係数器のＫ値
は、この係数発生器（51）で発生され、動き検出信号の
大きさに応じてその値が変えられる。例えば、静止画部
分ではＫ＝０とされ、このＫの最大値は１とされる。
動き検出回路（50）は、第６図に示すように構成され
る。同図において、A/D変換器（63Y）より供給される輝
度信号Ｙは、遅延線を構成するフィールドメモリ（40
1）および（402）の直列回路に供給される。フィールド
メモリ（401）および（402）の直列回路の遅延時間は、
１フレーム（263H＋262H）とされる。
る。同図において、A/D変換器（63Y）より供給される輝
度信号Ｙは、遅延線を構成するフィールドメモリ（40
1）および（402）の直列回路に供給される。フィールド
メモリ（401）および（402）の直列回路の遅延時間は、
１フレーム（263H＋262H）とされる。
フィールドメモリ（401）の入力信号およびフィール
ドメモリ（402）の出力信号は、減算器（403）に供給さ
れて減算される。この減算器（403）より出力されるフ
レーム差分信号は、ローパスフィルタ（404）で高域の
ノイズ成分およびドット妨害成分が除去されたのち絶対
値回路（405）で絶対値化される。この絶対値回路（40
5）の出力信号が動き検出信号とされる。
ドメモリ（402）の出力信号は、減算器（403）に供給さ
れて減算される。この減算器（403）より出力されるフ
レーム差分信号は、ローパスフィルタ（404）で高域の
ノイズ成分およびドット妨害成分が除去されたのち絶対
値回路（405）で絶対値化される。この絶対値回路（40
5）の出力信号が動き検出信号とされる。
走査線補間回路（65Y）は、第７図に示すように構成
される。同図において、A/D変換器（63Y）より供給され
る輝度信号Ｙは遅延線を構成するラインメモリ（601）
に供給される。このラインメモリ（601）の入力信号お
よび出力信号は加算器（602）に供給されて加算平均さ
れ、この加算器（602）の出力信号は係数器（603）でＫ
（Ｋ≦１）倍とされたのち加算器（604）に供給され
る。
される。同図において、A/D変換器（63Y）より供給され
る輝度信号Ｙは遅延線を構成するラインメモリ（601）
に供給される。このラインメモリ（601）の入力信号お
よび出力信号は加算器（602）に供給されて加算平均さ
れ、この加算器（602）の出力信号は係数器（603）でＫ
（Ｋ≦１）倍とされたのち加算器（604）に供給され
る。
また、輝度信号Ｙは遅延線を構成するフィールドメモ
リ（605）に供給される。このフィールドメモリ（605）
での遅延時間は、263Hとされる。このフィールドメモリ
（605）の出力信号は、係数器（606）で（１−Ｋ）倍と
されたのち加算器（604）に供給される。
リ（605）に供給される。このフィールドメモリ（605）
での遅延時間は、263Hとされる。このフィールドメモリ
（605）の出力信号は、係数器（606）で（１−Ｋ）倍と
されたのち加算器（604）に供給される。
第８図は、時間−垂直面の走査線構造を示す図であ
り、○印は各フィールドの走査線を示している。上述し
た出力信号をｈ、ラインメモリ（601）の出力信号を
ｉ、フィールドメモリ（605）の出力信号をｊとする
と、これら信号ｈ〜ｊは、第８図に図示する位置関係と
なる。
り、○印は各フィールドの走査線を示している。上述し
た出力信号をｈ、ラインメモリ（601）の出力信号を
ｉ、フィールドメモリ（605）の出力信号をｊとする
と、これら信号ｈ〜ｊは、第８図に図示する位置関係と
なる。
走査線補間回路（65Y）において、加算器（602）の出
力信号 は動画部分の補間走査線信号ととなると共に、フィール
ドメモリ（605）の出力信号ｊは静止画部分の補間走査
線信号となる。そのため、加算器（604）からは、動画
部分および静止画部分の補間走査線信号が動きの程度に
応じた割合で加算された補間走査線信号Ycが出力され
る。補間走査線は、第８図の 印の位置とされる。
力信号 は動画部分の補間走査線信号ととなると共に、フィール
ドメモリ（605）の出力信号ｊは静止画部分の補間走査
線信号となる。そのため、加算器（604）からは、動画
部分および静止画部分の補間走査線信号が動きの程度に
応じた割合で加算された補間走査線信号Ycが出力され
る。補間走査線は、第８図の 印の位置とされる。
また、入力信号ｈは、そのまま主走査線信号Ymとされ
る。
る。
なお、説明は省略するが、走査線補間回路（65C）も
同様に構成される。
同様に構成される。
この走査線補間回路（65Y），（65C）より出力される
主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号Yc,Rc
−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）
に供給される。この時間圧縮回路（67Y），（67C）で
は、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Y
c,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて
連続して出力される。この場合、時間圧縮回路（67C）
からは、赤色差信号と青色差信号とが別々に出力され
る。
主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号Yc,Rc
−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）
に供給される。この時間圧縮回路（67Y），（67C）で
は、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Y
c,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて
連続して出力される。この場合、時間圧縮回路（67C）
からは、赤色差信号と青色差信号とが別々に出力され
る。
時間圧縮回路（67Y），（67C）より出力される倍速の
輝度信号、色差信号は、それぞれD/A変換器（68Y），
（68R），（68B）でアナログ信号とされる。
輝度信号、色差信号は、それぞれD/A変換器（68Y），
（68R），（68B）でアナログ信号とされる。
D/A変換器（68Y），（68R），（68B）より出力される
倍速の輝度信号、色差信号は、それぞれマトリクス回路
（73）に供給される。このマトリクス回路（73）より出
力される倍速の赤、緑、青色信号R,G,Bは、それぞれア
ンプ（74R），（74G），（74B）を介してカラー受像管
（75）に供給され、このカラー受像管（75）には，走査
線数が２倍とされたノンインターレース走査表示がされ
る。
倍速の輝度信号、色差信号は、それぞれマトリクス回路
（73）に供給される。このマトリクス回路（73）より出
力される倍速の赤、緑、青色信号R,G,Bは、それぞれア
ンプ（74R），（74G），（74B）を介してカラー受像管
（75）に供給され、このカラー受像管（75）には，走査
線数が２倍とされたノンインターレース走査表示がされ
る。
ところで、第５図例のようなテレビジョン受像機にお
いて、輝度信号Ｙ、色差信号Ｒ−Y,B−Ｙがテレビチュ
ーナより出力されるもので、色差信号Ｒ−Y,B−Ｙの帯
域が狭い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれ
ぞれのサンプル数が、輝度信号Ｙのサンプル数の1/4と
され、いわゆる4:1:1モードとされる。この場合、A/D変
換器（63Y）より出力される輝度信号Ｙが、第９図Ａに
示すようであるとき、切換スイッチ（64）より出力され
る時分割信号Ｒ−Y/B−Ｙは、同図Ｃに示すようにな
る。一方、色差信号の帯域が広い場合には、例えば色差
信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号
Ｙのサンプル数の1/2とされ、いわゆる4:2:2モードとさ
れる。この場合、切換スイッチ（64）より出力される時
分割信号Ｒ−Y/B−Ｙは、第９図Ｂに示すようになる。
いて、輝度信号Ｙ、色差信号Ｒ−Y,B−Ｙがテレビチュ
ーナより出力されるもので、色差信号Ｒ−Y,B−Ｙの帯
域が狭い場合には、例えば色差信号Ｒ−Y,B−Ｙのそれ
ぞれのサンプル数が、輝度信号Ｙのサンプル数の1/4と
され、いわゆる4:1:1モードとされる。この場合、A/D変
換器（63Y）より出力される輝度信号Ｙが、第９図Ａに
示すようであるとき、切換スイッチ（64）より出力され
る時分割信号Ｒ−Y/B−Ｙは、同図Ｃに示すようにな
る。一方、色差信号の帯域が広い場合には、例えば色差
信号Ｒ−Y,B−Ｙのそれぞれのサンプル数が、輝度信号
Ｙのサンプル数の1/2とされ、いわゆる4:2:2モードとさ
れる。この場合、切換スイッチ（64）より出力される時
分割信号Ｒ−Y/B−Ｙは、第９図Ｂに示すようになる。
ここで、4:1:1:モードであっても、4:2:2モードであ
っても、A/D変換器（63R），（63B）では、例えば１サ
ンプル８ビットでもってディジタル信号に変換されて伝
送される。
っても、A/D変換器（63R），（63B）では、例えば１サ
ンプル８ビットでもってディジタル信号に変換されて伝
送される。
このため、走査線補間回路（65C）に使用される画像
用大容量メモリは通常４ビット構成であるが、4:1:1モ
ードであっても、２個単位つまり８ビット単位としてメ
モリが必要となり、メモリを有効に使用することができ
なかった。これにより回路面積も大きくなっていた。
用大容量メモリは通常４ビット構成であるが、4:1:1モ
ードであっても、２個単位つまり８ビット単位としてメ
モリが必要となり、メモリを有効に使用することができ
なかった。これにより回路面積も大きくなっていた。
また、この4:1:1モードであっても、８ビット単位で
伝送するため、基板のパターン面積が大きくなってい
た。
伝送するため、基板のパターン面積が大きくなってい
た。
このような不都合を解決するためには、例えば4:1:1
モードであるときには、８ビットの色差信号Ｒ−Y,B−
Ｙを４ビットの信号に変換して伝送すればよい。そし
て、4:2:2モードのことも考えると、第10図に示すよう
にディジタル処理ブロック（100）の入出力部に、４ビ
ット/8ビット変換部（100A）、８ビット/4ビット変換部
（100B）を設けて、4:2:2モードで８ビットで伝送され
るときにはビット数変換をせず、4:1:1モードで４ビッ
トで伝送されるときにはビット数変換をするようにし
て、各ディジタル処理ブロック（100）のICを双方のモ
ードで使用できるようにすることが望ましい。
モードであるときには、８ビットの色差信号Ｒ−Y,B−
Ｙを４ビットの信号に変換して伝送すればよい。そし
て、4:2:2モードのことも考えると、第10図に示すよう
にディジタル処理ブロック（100）の入出力部に、４ビ
ット/8ビット変換部（100A）、８ビット/4ビット変換部
（100B）を設けて、4:2:2モードで８ビットで伝送され
るときにはビット数変換をせず、4:1:1モードで４ビッ
トで伝送されるときにはビット数変換をするようにし
て、各ディジタル処理ブロック（100）のICを双方のモ
ードで使用できるようにすることが望ましい。
そこで、この発明では、このような４ビット/8ビット
変換部（100A）、８ビット/4ビット変換部（100B）を構
成するビット数変換回路を提供することを目的とするも
のである。
変換部（100A）、８ビット/4ビット変換部（100B）を構
成するビット数変換回路を提供することを目的とするも
のである。
この発明は、2n（ｎは自然数）ビット構成の第１〜第
３のラッチ回路（１）〜（３）および切換回路（４）と
を有してなり、第１のラッチ回路（１）の2nビット分の
出力端子は、第２のラッチ回路（２）の2nビット分の入
力端子に接続され、第２のラッチ回路（２）の2nビット
分の出力端子は、切換回路（４）の一方の入力側ａに接
続され、第１のラッチ回路（１）の上位ｎビット分また
は下位ｎビット分の入力端子およびその上位ｎビット分
または下位ｎビット分の出力端子は、第３のラッチ回路
（３）の2nビット分の入力端子に接続され、第３のラッ
チ回路（３）の2nビット分の出力端子は、切換回路
（４）の他方の入力側ｂに接続され、第１のラッチ回路
（１）の2nビット分の入力端子に2nビットの信号が入力
されるときには、切換回路（４）は一方の入力側ａに接
続され、第１のラッチ回路（１）の上位ｎビット分また
は下位ｎビット分に入力端子にｎビットの信号が入力さ
れるときには、切換回路（４）は他方の入力側ｂに接続
され、切換回路（４）の出力側より2nビットの信号を得
るものである。
３のラッチ回路（１）〜（３）および切換回路（４）と
を有してなり、第１のラッチ回路（１）の2nビット分の
出力端子は、第２のラッチ回路（２）の2nビット分の入
力端子に接続され、第２のラッチ回路（２）の2nビット
分の出力端子は、切換回路（４）の一方の入力側ａに接
続され、第１のラッチ回路（１）の上位ｎビット分また
は下位ｎビット分の入力端子およびその上位ｎビット分
または下位ｎビット分の出力端子は、第３のラッチ回路
（３）の2nビット分の入力端子に接続され、第３のラッ
チ回路（３）の2nビット分の出力端子は、切換回路
（４）の他方の入力側ｂに接続され、第１のラッチ回路
（１）の2nビット分の入力端子に2nビットの信号が入力
されるときには、切換回路（４）は一方の入力側ａに接
続され、第１のラッチ回路（１）の上位ｎビット分また
は下位ｎビット分に入力端子にｎビットの信号が入力さ
れるときには、切換回路（４）は他方の入力側ｂに接続
され、切換回路（４）の出力側より2nビットの信号を得
るものである。
また、この発明は、2n（ｎは自然数）ビット構成の第
１および第２のラッチ回路（11），（12）と、ｎビット
構成の第３のラッチ回路（13）および切換回路（14）と
を有してなり、第１のラッチ回路（11）の上位ｎビット
分または下位ｎビット分の出力端子は、第２のラッチ回
路（12）の上位ｎビット分または下位ｎビット分の入力
端子に接続され、第１のラッチ回路（11）の下位ｎビッ
ト分の出力端子は、切換回路（14）の一方の入力側ａに
接続され、第１のラッチ回路（11）の上位ｎビット分ま
たは下位ｎビット分の出力端子は、第３のラッチ回路
（13）を介して切換回路（14）の他方の入力側ｂに接続
され、切換回路（14）の出力側は、第２のラッチ回路
（12）の下位ｎビット分または上位ｎビット分の入力端
子に接続され、切換回路（14）が一方の入力側ａに接続
されるときには、第１のラッチ回路（11）の2nビット分
の入力端子に入力される2nビットの信号が第２のラッチ
回路（12）の2nビット分の出力端子より2nビットの信号
のまま出力され、切換回路が一方および他方の入力側a,
bに交互に切り換えられるときには、第１のラッチ回路
（11）の2nビット分の入力端子に入力される2nビットの
信号が第２のラッチ回路（12）の下位ｎビット分または
上位ｎビット分の出力端子よりｎビットの信号に変換さ
れて出力されるものである。
１および第２のラッチ回路（11），（12）と、ｎビット
構成の第３のラッチ回路（13）および切換回路（14）と
を有してなり、第１のラッチ回路（11）の上位ｎビット
分または下位ｎビット分の出力端子は、第２のラッチ回
路（12）の上位ｎビット分または下位ｎビット分の入力
端子に接続され、第１のラッチ回路（11）の下位ｎビッ
ト分の出力端子は、切換回路（14）の一方の入力側ａに
接続され、第１のラッチ回路（11）の上位ｎビット分ま
たは下位ｎビット分の出力端子は、第３のラッチ回路
（13）を介して切換回路（14）の他方の入力側ｂに接続
され、切換回路（14）の出力側は、第２のラッチ回路
（12）の下位ｎビット分または上位ｎビット分の入力端
子に接続され、切換回路（14）が一方の入力側ａに接続
されるときには、第１のラッチ回路（11）の2nビット分
の入力端子に入力される2nビットの信号が第２のラッチ
回路（12）の2nビット分の出力端子より2nビットの信号
のまま出力され、切換回路が一方および他方の入力側a,
bに交互に切り換えられるときには、第１のラッチ回路
（11）の2nビット分の入力端子に入力される2nビットの
信号が第２のラッチ回路（12）の下位ｎビット分または
上位ｎビット分の出力端子よりｎビットの信号に変換さ
れて出力されるものである。
上述構成においては、入力される2nビットの信号をｎ
ビットの信号に変換でき、あるいは入力されるｎビット
の信号を2nビットの信号に変換できるので、ディジタル
処理ブロックの入出力部に設けることにより、例えば4:
1:1モードでは、ディジタル処理ブロックおよびメモリ
間は４ビットで伝送することができ、メモリの節約、回
路面積、基板のパターン面積の低減を図り得る。また、
入力される2nビットの信号をそのまま出力させることも
できるので、ディジタル処理ブロックの入出力部に設け
ても、このディジタル処理ブロックを4:2:2モードで８
ビットで伝送する場合にそのまま使用し得る。
ビットの信号に変換でき、あるいは入力されるｎビット
の信号を2nビットの信号に変換できるので、ディジタル
処理ブロックの入出力部に設けることにより、例えば4:
1:1モードでは、ディジタル処理ブロックおよびメモリ
間は４ビットで伝送することができ、メモリの節約、回
路面積、基板のパターン面積の低減を図り得る。また、
入力される2nビットの信号をそのまま出力させることも
できるので、ディジタル処理ブロックの入出力部に設け
ても、このディジタル処理ブロックを4:2:2モードで８
ビットで伝送する場合にそのまま使用し得る。
第１図は、４ビット/8ビット変換回路の例である。
同図において、（１）〜（３）は、それぞれＤフリッ
プフロップよりなる８ビット構成のラッチ回路である。
また、（４）は、８ビット構成の切換スイッチである。
プフロップよりなる８ビット構成のラッチ回路である。
また、（４）は、８ビット構成の切換スイッチである。
ラッチ回路（１）の８ビット分の出力端子は、ラッチ
回路（２）の８ビット分の入力端子に接続される。ま
た、このラッチ回路（２）の８ビット分の出力端子は、
切換スイッチ（４）のａ側の固定端子に接続される。
回路（２）の８ビット分の入力端子に接続される。ま
た、このラッチ回路（２）の８ビット分の出力端子は、
切換スイッチ（４）のａ側の固定端子に接続される。
また、ラッチ回路（１）の下位４ビット分の入力端子
およびその下位４ビット分の出力端子は、ラッチ回路
（３）の８ビット分の入力端子に接続される。このラッ
チ回路（３）の８ビット分の出力端子は、切換スイッチ
（４）のｂ側の固定端子に接続される。
およびその下位４ビット分の出力端子は、ラッチ回路
（３）の８ビット分の入力端子に接続される。このラッ
チ回路（３）の８ビット分の出力端子は、切換スイッチ
（４）のｂ側の固定端子に接続される。
この切換スイッチ（４）は、ラッチ回路（１）の８ビ
ット分の入力端子に、第２図Ａに示すような4:2:2モー
ドでの８ビットの時分割信号が供給されるときにはａ側
に接続され、ラッチ回路（１）の下位４ビット分の入力
端子に、同図Ｃに示すような4:1:1モードでの４ビット
の時分割信号が供給されるときにはｂ側に接続される。
同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビ
ットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥
は上位４ビットの信号を示している。
ット分の入力端子に、第２図Ａに示すような4:2:2モー
ドでの８ビットの時分割信号が供給されるときにはａ側
に接続され、ラッチ回路（１）の下位４ビット分の入力
端子に、同図Ｃに示すような4:1:1モードでの４ビット
の時分割信号が供給されるときにはｂ側に接続される。
同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビ
ットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥
は上位４ビットの信号を示している。
以上の構成において、ラッチ回路（１）の８ビット分
の入力端子に、第２図Ａに示すような4:2:2モードでの
８ビットの時分割信号が供給されるとき、ラッチ回路
（２）の８ビット分の出力端子には、同図Ｂに示すよう
に８ビットの信号が出力され、この８ビットの信号が切
換スイッチ（４）のａ側を介して出力される。
の入力端子に、第２図Ａに示すような4:2:2モードでの
８ビットの時分割信号が供給されるとき、ラッチ回路
（２）の８ビット分の出力端子には、同図Ｂに示すよう
に８ビットの信号が出力され、この８ビットの信号が切
換スイッチ（４）のａ側を介して出力される。
一方、ラッチ回路（１）の下位４ビット分の入力端子
に、同図Ｃに示すような4:1:1モードでの４ビットの時
分割信号が供給されるとき、ラッチ回路（２）の下位４
ビット分の出力端子には、同図Ｄに示すように４ビット
の信号が出力される。そのため、ラッチ回路（３）の８
ビット分の出力端子には、同図Ｅに示すように上位、下
位のそろった８ビットの信号が復元されて得られ、この
８ビットの信号が切換スイッチ（４）のｂ側を介して出
力される。
に、同図Ｃに示すような4:1:1モードでの４ビットの時
分割信号が供給されるとき、ラッチ回路（２）の下位４
ビット分の出力端子には、同図Ｄに示すように４ビット
の信号が出力される。そのため、ラッチ回路（３）の８
ビット分の出力端子には、同図Ｅに示すように上位、下
位のそろった８ビットの信号が復元されて得られ、この
８ビットの信号が切換スイッチ（４）のｂ側を介して出
力される。
つぎに、第３図は、８ビット/4ビット変換回路の例で
ある。
ある。
（11）および（12）は、それぞれＤフリップフロップ
よりなる８ビット構成のラッチ回路であり、（13）は、
Ｄフリップフロップよりなる４ビット構成のラッチ回路
である。また、（14）は、４ビット構成の切換スイッチ
である。
よりなる８ビット構成のラッチ回路であり、（13）は、
Ｄフリップフロップよりなる４ビット構成のラッチ回路
である。また、（14）は、４ビット構成の切換スイッチ
である。
ラッチ回路（11）の上位４ビット分の出力端子は、ラ
ッチ回路（12）の上位４ビット分の入力端子に接続され
る。ラッチ回路（11）の下位４ビット分の出力端子は、
切換スイッチ（14）のａ側の固定端子に接続される。
ッチ回路（12）の上位４ビット分の入力端子に接続され
る。ラッチ回路（11）の下位４ビット分の出力端子は、
切換スイッチ（14）のａ側の固定端子に接続される。
また、ラッチ回路（11）の上位４ビット分の出力端子
は、ラッチ回路（13）を介して切換スイッチ（14）のｂ
側の固定端子に接続される。
は、ラッチ回路（13）を介して切換スイッチ（14）のｂ
側の固定端子に接続される。
この切換スイッチ（14）は、ラッチ回路（11）の８ビ
ット分の入力端子に、第４図Ａに示すような4:2:2モー
ドでの８ビットの時分割信号が供給されるときにはａ側
に接続され、ラッチ回路（11）の８ビットの入力端子
に、同図Ｃに示すような4:1:1モードでの８ビットの時
分割信号が供給されるときには、同図Ｆに示すように1/
fsの周期ごとにａ側およびｂ側に交互に切換えられる。
同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビ
ットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥
は上位４ビットの信号を示している。
ット分の入力端子に、第４図Ａに示すような4:2:2モー
ドでの８ビットの時分割信号が供給されるときにはａ側
に接続され、ラッチ回路（11）の８ビットの入力端子
に、同図Ｃに示すような4:1:1モードでの８ビットの時
分割信号が供給されるときには、同図Ｆに示すように1/
fsの周期ごとにａ側およびｂ側に交互に切換えられる。
同図において、Ｒ−Y1(下),B−Y1(下)，‥‥は下位４ビ
ットの信号を示しており、Ｒ−Y1(上),B−Y1(上)，‥‥
は上位４ビットの信号を示している。
この切換スイッチ（14）の出力側は、ラッチ回路（1
2）の下位４ビット分の入力端子に接続される。
2）の下位４ビット分の入力端子に接続される。
以上の構成において、ラッチ回路（11）の８ビット分
の入力端子に、第４図Ａに示すような4:2:2モードの８
ビットの時分割信号が供給されるとき、ラッチ回路（1
1）の８ビット分の出力端子には、同図Ｂに示すように
８ビットの信号が出力され、この８ビットの信号がラッ
チ回路（12）の８ビット分の出力端子に出力される。
の入力端子に、第４図Ａに示すような4:2:2モードの８
ビットの時分割信号が供給されるとき、ラッチ回路（1
1）の８ビット分の出力端子には、同図Ｂに示すように
８ビットの信号が出力され、この８ビットの信号がラッ
チ回路（12）の８ビット分の出力端子に出力される。
一方、ラッチ回路（11）の８ビット分の入力端子に、
同図Ｃに示すような4:1:1モードでの８ビットの時分割
信号が供給されるとき、ラッチ回路（11）の下位４ビッ
ト分の出力端子には、同図Ｄに示すように下位４ビット
の信号が出力され、ラッチ回路（13）の４ビット分の出
力端子には、同図Ｅに示すように上位４ビットの信号が
出力される。したがって、切換スイッチ（14）の出力側
には、同図Ｇに示すように４ビットの信号が出力され、
この４ビットの信号がラッチ回路（12）の下位４ビット
分の出力端子に出力される。
同図Ｃに示すような4:1:1モードでの８ビットの時分割
信号が供給されるとき、ラッチ回路（11）の下位４ビッ
ト分の出力端子には、同図Ｄに示すように下位４ビット
の信号が出力され、ラッチ回路（13）の４ビット分の出
力端子には、同図Ｅに示すように上位４ビットの信号が
出力される。したがって、切換スイッチ（14）の出力側
には、同図Ｇに示すように４ビットの信号が出力され、
この４ビットの信号がラッチ回路（12）の下位４ビット
分の出力端子に出力される。
このように、第１図例では入力される４ビットの信号
を８ビットの信号に変換でき、第３図例では入力される
８ビットの信号を４ビットの信号に変換できるので、こ
のような回路をディジタル処理ブロックの入出力部に設
けることにより、例えば4:1:1モードでは、ディジタル
処理ブロックおよびメモリ間は４ビットで伝送すること
ができ、４ビット単位のメモリを２個単位で使用して構
成する必要性はなく、メモリの節約、回路面積の低減を
図ることができる。また、伝送ラインを少なくでき、基
板のパターン面積の低減を図り、基板の小型化を図るこ
とができる。
を８ビットの信号に変換でき、第３図例では入力される
８ビットの信号を４ビットの信号に変換できるので、こ
のような回路をディジタル処理ブロックの入出力部に設
けることにより、例えば4:1:1モードでは、ディジタル
処理ブロックおよびメモリ間は４ビットで伝送すること
ができ、４ビット単位のメモリを２個単位で使用して構
成する必要性はなく、メモリの節約、回路面積の低減を
図ることができる。また、伝送ラインを少なくでき、基
板のパターン面積の低減を図り、基板の小型化を図るこ
とができる。
また、第１図例、第３図例では、入力される2nビット
の信号をそのまま出力させることもできるので、ディジ
タル処理ブロックの入出力部に設けても、このディジタ
ル処理ブロックを4:2:2モードで８ビットで伝送する場
合にそのまま使用できる。したがって、4:2:2モードに
対応したディジタル処理ブロックのICを別個に設計する
必要がなくなる。
の信号をそのまま出力させることもできるので、ディジ
タル処理ブロックの入出力部に設けても、このディジタ
ル処理ブロックを4:2:2モードで８ビットで伝送する場
合にそのまま使用できる。したがって、4:2:2モードに
対応したディジタル処理ブロックのICを別個に設計する
必要がなくなる。
なお、上述第１図例においては、入力される４ビット
の信号を８ビットの信号に変換し得る例を示したもので
あるが、ｎ（ｎは自然数）ビットの信号を2nビットの信
号に変換し得る装置も同様に構成することができる。ま
た、上述第３図例においては、入力される８ビットの信
号を４ビットの信号に変換し得る例を示したものである
が、2nビットの信号をｎビットの信号に変換し得る装置
も同様に構成することができる。
の信号を８ビットの信号に変換し得る例を示したもので
あるが、ｎ（ｎは自然数）ビットの信号を2nビットの信
号に変換し得る装置も同様に構成することができる。ま
た、上述第３図例においては、入力される８ビットの信
号を４ビットの信号に変換し得る例を示したものである
が、2nビットの信号をｎビットの信号に変換し得る装置
も同様に構成することができる。
この発明によれば、入力される2nビットの信号をｎビ
ットの信号に変換でき、あるいは入力されるｎビットの
信号を2nビットの信号に変換でき、この発明に係る回路
をディジタル処理ブロックの入出力部に設けることによ
り、ディジタル処理ブロック、メモリ間をｎビットで伝
送することができ、メモリの節約、回路面積、基板のパ
ターン面積の低減を図ることができる。また、入力され
る2nビットの信号をそのまま出力させることができるの
で、この発明に係る回路をディジタル処理ブロックの入
出力部に設けても、このディジタル処理ブロックを、2n
ビットで伝送する場合にそのまま使用することができ、
別個のICの設計を不要とできる。
ットの信号に変換でき、あるいは入力されるｎビットの
信号を2nビットの信号に変換でき、この発明に係る回路
をディジタル処理ブロックの入出力部に設けることによ
り、ディジタル処理ブロック、メモリ間をｎビットで伝
送することができ、メモリの節約、回路面積、基板のパ
ターン面積の低減を図ることができる。また、入力され
る2nビットの信号をそのまま出力させることができるの
で、この発明に係る回路をディジタル処理ブロックの入
出力部に設けても、このディジタル処理ブロックを、2n
ビットで伝送する場合にそのまま使用することができ、
別個のICの設計を不要とできる。
第１図および第３図はこの発明の実施例を示す構成図、
第２図および第４図はその説明のための図、第５図はテ
レビジョン受像機の一例の構成図、第６図〜第10図はそ
の説明のための図である。 （１）〜（３），（11）〜（13）はラッチ回路、
（４），（14）は切換スイッチである。
第２図および第４図はその説明のための図、第５図はテ
レビジョン受像機の一例の構成図、第６図〜第10図はそ
の説明のための図である。 （１）〜（３），（11）〜（13）はラッチ回路、
（４），（14）は切換スイッチである。
Claims (2)
- 【請求項１】2n（ｎは自然数）ビット構成の第１〜第３
のラッチ回路および切換回路とを有してなり、 上記第１のラッチ回路の2nビット分の出力端子は、上記
第２のラッチ回路の2nビット分の入力端子に接続され、 上記第２のラッチ回路の2nビット分の出力端子は、上記
切換回路の一方の入力側に接続され、 上記第１のラッチ回路の上位ｎビット分または下位ｎビ
ット分の入力端子およびその上位ｎビット分または下位
ｎビット分の出力端子は、上記第３のラッチ回路の2nビ
ット分の入力端子に接続され、 上記第３のラッチ回路の2nビット分の出力端子は、上記
切換回路の他方の入力側に接続され、 上記第１のラッチ回路の2nビット分の入力端子に2nビッ
トの信号が入力されるときには、上記切換回路は一方の
入力側に接続され、上記第１のラッチ回路の上位ｎビッ
ト分または下位ｎビット分の入力端子にｎビットの信号
が入力されるときには、上記切換回路は他方の入力側に
接続され、上記切換回路の出力側より2nビットの信号を
得るようにしたことを特徴とするビット数変換回路。 - 【請求項２】2n（ｎは自然数）ビット構成の第１および
第２のラッチ回路と、ｎビット構成の第３のラッチ回路
および切換回路とを有してなり、 上記第１のラッチ回路の上位ｎビット分または下位ｎビ
ット分の出力端子は、上記第２のラッチ回路の上位ｎビ
ット分または下位ｎビット分の入力端子に接続され、 上記第１のラッチ回路の下位ｎビット分または上位ｎビ
ット分の出力端子は、上記切換回路の一方の入力側に接
続され、 上記第１のラッチ回路の上位ｎビット分または下位ｎビ
ット分の出力端子は、上記第３のラッチ回路を介して上
記切換回路の他方の入力側に接続され、 上記切換回路の出力側は、上記第２のラッチ回路の下位
ｎビット分または上位ｎビット分の入力端子に接続さ
れ、 上記切換回路が一方の入力側に接続されるときには、上
記第１のラッチ回路の2nビット分の入力端子に入力され
る2nビットの信号が上記第２のラッチ回路の2nビット分
の出力端子より2nビットの信号のまま出力され、上記切
換回路が一方および他方の入力側に交互に切り換えられ
るときには、上記第１のラッチ回路の2nビット分の入力
端子に入力される2nビットの信号が上記第２のラッチ回
路の下位ｎビット分または上位ｎビット分の出力端子よ
りｎビットの信号に変換されて出力されることを特徴と
するビット数変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947588A JP2682027B2 (ja) | 1988-07-28 | 1988-07-28 | ビット数変換回路 |
| CA 605024 CA1315394C (en) | 1988-07-28 | 1989-07-07 | Time-division bit number conversion circuit |
| KR1019890009902A KR930004310B1 (ko) | 1988-07-28 | 1989-07-12 | 비트 수 변환회로 |
| US07/379,107 US4985701A (en) | 1988-07-28 | 1989-07-13 | Time-division bit number conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947588A JP2682027B2 (ja) | 1988-07-28 | 1988-07-28 | ビット数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239231A JPH0239231A (ja) | 1990-02-08 |
| JP2682027B2 true JP2682027B2 (ja) | 1997-11-26 |
Family
ID=16241881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947588A Expired - Lifetime JP2682027B2 (ja) | 1988-07-28 | 1988-07-28 | ビット数変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4985701A (ja) |
| JP (1) | JP2682027B2 (ja) |
| KR (1) | KR930004310B1 (ja) |
| CA (1) | CA1315394C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126742A (en) * | 1990-11-06 | 1992-06-30 | Signal Processing Technologies, Inc. | Analog to digital converter with double folding interpolation circuitry |
| US6040791A (en) * | 1994-11-17 | 2000-03-21 | Xerox Corporation | System and method for grey value expansion of pixel data |
| KR970078657A (ko) * | 1996-05-20 | 1997-12-12 | 구자홍 | 비디오 데이타 압축 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3414677A (en) * | 1964-12-28 | 1968-12-03 | Itt | Time-bandwidth reduction by dividing binary type signal into groups and producing coded signal of predetermined characteristic in response to each group |
| US3636524A (en) * | 1969-12-08 | 1972-01-18 | Tel Tech Corp | Multiplex communication system |
| US3678507A (en) * | 1969-12-15 | 1972-07-18 | Itt | Code compression system |
| EP0178813B1 (en) * | 1984-10-01 | 1993-08-18 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for encoding binary data |
-
1988
- 1988-07-28 JP JP18947588A patent/JP2682027B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-07 CA CA 605024 patent/CA1315394C/en not_active Expired - Lifetime
- 1989-07-12 KR KR1019890009902A patent/KR930004310B1/ko not_active IP Right Cessation
- 1989-07-13 US US07/379,107 patent/US4985701A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930004310B1 (ko) | 1993-05-22 |
| US4985701A (en) | 1991-01-15 |
| JPH0239231A (ja) | 1990-02-08 |
| CA1315394C (en) | 1993-03-30 |
| KR900002573A (ko) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |