JPH0937293A

JPH0937293A - 信号分離装置およびそれを有するテレビジョン受像機

Info

Publication number: JPH0937293A
Application number: JP7184470A
Authority: JP
Inventors: Masaru Inoue; 賢井上; Minoru Urushibara; 稔漆原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-07-20
Filing date: 1995-07-20
Publication date: 1997-02-07
Anticipated expiration: 2015-07-20
Also published as: KR970009434A; JP3536450B2; TW367145U; US5835162A

Abstract

(57)【要約】【課題】メモリを効率よく使用し、システムをコンパク
トにまとめる。【解決手段】ＮＴＳＣ放送時には、スイッチ２２，２
５，２８をＮ側に接続し、メモリ２６，２７、減算器２
３等で三次元くし型フィルタを構成し、映像信号ＳＶよ
りフレーム間処理で搬送色信号Ｃ_FLを分離する。この場
合、映像信号ＳＶを２系統に分割してメモリ２６，２７
に書き込む。ＥＤＴＶ２放送時には、スイッチ２２，２
８をＥ側に接続し、メモリ２６、減算器２３で三次元く
し型フィルタを構成し、映像信号ＳＶより搬送色信号Ｃ
_FLと水平解像度補強信号ＨＨ’_FLの合成信号（Ｃ_FL＋Ｈ
Ｈ’_FL）を分離する。また、スイッチ２５をＥ側に接続
し、メモリ２７，減算器４１等で三次元くし型フィルタ
を構成し、合成信号（Ｃ＋ＨＨ’）よりフィールド間処
理で水平解像度補強信号ＨＨ’を分離する。メモリ２
６，２７のメモリ容量を効率よく使用でき、システムを
コンパクトにまとめることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、信号分離装置お
よびそれを有するテレビジョン受像機に関する。詳しく
は、ＮＴＳＣ方式の放送時に三次元くし型フィルタで使
用するフレームメモリをＥＤＴＶ２方式（第二世代ＥＤ
ＴＶ）の放送時には三次元くし型フィルタと搬送色信号
および水平解像度補強信号の分離部とに分割して使用す
ることによって、メモり容量を無駄なく使用でき、シス
テムをコンパクトにまとめることができる信号分離装置
およびそれを有するテレビジョン受像機に係るものであ
る。

【０００２】

【従来の技術】テレビの放送方式として第二世代ＥＤＴ
Ｖ（extended definition television）が提案されてい
る。この第二世代ＥＤＴＶ（以下、「ＥＤＴＶ２」とい
う）は、放送局でＥＤＴＶ２用の１６：９高画質順次走
査カメラで撮像されたワイドアスペクト比の映像信号を
通常の地上波用の電波で各家庭に送信し、各家庭では１
６：９高画質順次走査の画像をそのまま再現しようとす
るものである。

【０００３】ＥＤＴＶ２方式では、現行ＮＴＳＣ方式と
の両立性を実現するために、４：３の画面の上下に無画
部（黒帯部分）を設けて１６：９の画を送る、いわゆる
レターボックス方式が採用されている。そして、このＥ
ＤＴＶ２方式では、図２２に示すように、４：３の画面
中央部に主画部として１６：９の画像をのせ、画面上下
に無画部を設定している。ＮＴＳＣ方式の場合、走査線
数が５２５本であるが、画面に出てくる有効な走査線数
は一般に４８０本程度となる。さらに飛び越し走査をし
ているので、フィールド当たりの有効走査線数は半分の
２４０本となる。したがって、ＥＤＴＶ２方式の場合、
主画部はフィールド当たり１８０本の走査線、無画部は
上下それぞれ３０本の走査線で構成されている。

【０００４】また、ＥＤＴＶ２方式では、送られてきた
上下無画部付きの画像を上下左右に３３％拡大すること
で１６：９の画面いっぱいに表示される。そのため、左
右方向は従来の画像より３３％拡大表示されるため、そ
のままでは現行ＮＴＳＣ方式よりも解像度が落ちて見え
ることになる。そこで、ＥＤＴＶ２方式では、現行ＮＴ
ＳＣ方式よりも映像周波数帯域の広いカメラを使用する
ことで、解像度の低下を補って高画質を確保している。
カメラの映像周波数帯域は、現行ＮＴＳＣ用が４．２Ｍ
Ｈｚであるのに対して、ＥＤＴＶ２用は６ＭＨｚまで拡
大されている。

【０００５】しかし、現行の地上波放送では映像周波数
帯域は４．２ＭＨｚまでしか送ることができないので、
図２３に示すように４．２ＭＨｚから６ＭＨｚまでの高
域の周波数成分（水平輝度高域成分）を低域に周波数変
換し、１６：９の主画部に水平解像度補強信号ＨＨ’と
して周波数多重して送っている。主画部に多重する場
合、従来の搬送色信号Ｃと同様に輝度信号Ｙに多重され
るが、従来使用されていない、いわゆるホールという三
次元空間の隙間を利用しており、搬送色信号Ｃに混じる
ことはない。なお、映像信号より水平解像度補強信号Ｈ
Ｈ’を分離する場合には、搬送色信号Ｃの分離と同様
に、例えば三次元くし型フィルタを使用して行われる。

【０００６】

【発明が解決しようとする課題】図２４は、ＮＴＳＣ放
送の他にＥＤＴＶ２放送にも対応するテレビジョン受像
機の構成例を示している。

【０００７】図２４の例のテレビジョン受像機は、チュ
ーナ１０２、映像検波回路１０３およびＡ／Ｄ変換器１
０４を有している。チューナ１０２にはアンテナ１０１
で捕らえられたテレビ放送信号が供給される。チューナ
１０２では、所望のテレビ放送信号の中間周波信号を得
るための選局処理と、その中間周波信号を増幅するため
の中間周波増幅処理が行われる。映像検波回路１０３に
はチューナ１０２より出力される中間周波信号が供給さ
れ、同期検波等の検波処理が行われて映像信号ＳＶが取
り出される。Ａ／Ｄ変換器１０４には映像検波回路１０
３で取り出される映像信号ＳＶが供給されてディジタル
信号に変換される。例えば、サンプリング周波数が１
４．３ＭＨｚ（４ｆsc）で、１サンプル８ビットで量子
化される。なお、ｆscは色副搬送波周波数であって、
３.５８ＭＨｚである。

【０００８】また、図２４の例のテレビジョン受像機
は、信号分離回路１０５および受信信号判定回路１０６
を有している。信号分離回路１０５および受信信号判定
回路１０６には、それぞれＡ／Ｄ変換器１０４でディジ
タル信号に変換された映像信号ＳＶが供給される。判定
回路１０６では、映像信号ＳＶの映像信号区間の所定ラ
イン（２２Ｈ，２８５Ｈ）に挿入された識別制御信号に
基づいて、映像信号ＳＶがＮＴＳＣ放送によるものか、
ＥＤＴＶ２放送によるものかが判定される。判定回路１
０６からは、例えば映像信号ＳＶがＥＤＴＶ２放送によ
るものであるときハイレベル「Ｈ」となり、映像信号Ｓ
ＶがＮＴＳＣ放送によるものであるときローレベル
「Ｌ」となる判定信号ＳＣが出力され、この判定信号Ｓ
Ｃは信号分離回路１０５に供給される。

【０００９】信号分離回路１０５では、判定回路１０６
より供給される判定信号ＳＣに基づいて信号分離処理が
行われる。すなわち、映像信号ＳＶがＮＴＳＣ放送によ
るものであるときは、映像信号ＳＶより輝度信号Ｙおよ
び搬送色信号Ｃが分離される。一方、映像信号ＳＶがＥ
ＤＴＶ２放送によるものであるときは、映像信号ＳＶよ
り輝度信号Ｙ、搬送色信号Ｃおよび水平解像度補強信号
ＨＨ’が分離されると共に、水平解像度補強信号ＨＨ’
に対してはさらにデコード処理（搬送波抑制振幅復調処
理）が行われて水平輝度高域成分Ｙ_HHが得られる。

【００１０】また、図２４の例のテレビジョン受像機
は、加算器１０７、色復調回路１０８、マトリックス回
路１０９、Ｄ／Ａ変換器１１０および映像出力回路１１
１を有している。映像信号ＳＶがＮＴＳＣ放送によるも
のであるとき、信号分離回路１０５より出力される輝度
信号Ｙは加算器１０７を介してマトリックス回路１０９
に供給される。一方、映像信号ＳＶがＥＤＴＶ２放送に
よるものであるときは、加算器１０７には信号分離回路
１０５より出力される輝度信号Ｙおよび水平輝度高域成
分Ｙ_HHが供給されて加算され、その加算輝度信号（Ｙ＋
Ｙ_HH）がマトリックス回路１０９に供給される。

【００１１】色復調回路１０８には信号分離回路１０５
より出力される搬送色信号Ｃが供給され、Ｒ−Ｙ軸およ
びＢ−Ｙ軸で復調処理が行われて赤色差信号Ｒ−Ｙおよ
び青色差信号Ｂ−Ｙが得られる。マトリックス回路１０
９には、上述した輝度信号Ｙまたは加算輝度信号（Ｙ＋
Ｙ_HH）と共に、色復調回路１０８より出力される色差信
号Ｒ−Ｙ，Ｂ−Ｙが供給される。そして、このマトリッ
クス回路１０９では、それらの輝度信号および色差信号
がマトリックス処理されて赤、緑、青の色信号Ｒ，Ｇ，
Ｂが得られる。Ｄ／Ａ変換器１１０にはマトリックス回
路１０９より出力される色信号Ｒ，Ｇ，Ｂが供給されて
アナログ信号に変換される。映像出力回路１１０にはＤ
／Ａ変換器１１０でアナログ信号に変換された色信号
Ｒ，Ｇ，Ｂが供給され、この映像出力回路１１１で増幅
された色信号Ｒ，Ｇ，Ｂはカラー受像管１１２に供給さ
れる。

【００１２】以上の構成において、映像検波回路１０３
よりＮＴＳＣ放送による映像信号ＳＶが得られるとき、
受信信号判定回路１０６より出力される判定信号ＳＣは
ローレベル「Ｌ」となるため、信号分離回路１０５では
映像信号ＳＶより輝度信号Ｙおよび搬送色信号Ｃが分離
される。そして、色復調回路１０８で搬送色信号Ｃより
復調された色差信号Ｒ−Ｙ，Ｂ−Ｙおよび輝度信号Ｙが
マトリックス回路１０９に供給されて色信号Ｒ，Ｇ，Ｂ
が得られ、カラー受像管１１２にはその色信号Ｒ，Ｇ，
Ｂによるカラー画像、従ってＮＴＳＣ放送の画像が表示
される。

【００１３】また、映像検波回路１０３よりＥＤＴＶ２
放送による映像信号ＳＶが得られるとき、受信信号判定
回路１０６より出力される判定信号ＳＣはハイレベル
「Ｈ」となるため、信号分離回路１０５では映像信号Ｓ
Ｖより輝度信号Ｙ、搬送色信号Ｃおよび水平解像度補強
信号ＨＨ’が分離されると共に、この水平解像度補強信
号ＨＨ’が復調されて水平輝度高域成分Ｙ_HHが得られ
る。そして、色復調回路１０８で搬送色信号Ｃより復調
された色差信号Ｒ−Ｙ，Ｂ−Ｙと加算器１０７より出力
される加算輝度信号（Ｙ＋Ｙ_HH）がマトリックス回路１
０９に供給されて色信号Ｒ，Ｇ，Ｂが得られ、カラー受
像管１１２にはその色信号Ｒ，Ｇ，Ｂによるカラー画
像、従ってＥＤＴＶ２放送の画像が表示される。

【００１４】図２５は、信号分離回路１０５の構成例を
示している。図２５の例の信号分離回路１０５は、映像
信号ＳＶより輝度信号Ｙと搬送色信号Ｃ、あるいは映像
信号ＳＶより輝度信号Ｙと搬送色信号Ｃおよび水平解像
度補強信号ＨＨ’の合成信号を分離するための信号処理
回路１２０と、搬送色信号Ｃおよび水平解像度補強信号
ＨＨ’の合成信号より搬送色信号Ｃと水平解像度補強信
号ＨＨ’を分離するための信号処理回路１４０と、水平
解像度補強信号ＨＨ’を復調処理して水平輝度高域成分
Ｙ_HHを得るためのデコーダ１５０と、搬送色信号Ｃや水
平解像度補強信号ＨＨ’に対する輝度信号Ｙの時間的ず
れを調整するための遅延回路１５１とを有している。

【００１５】Ａ／Ｄ変換器１０４より出力される８ビッ
トデータである映像信号ＳＶは、Ｃ型の三次元くし型フ
ィルタを構成するフレームメモリ１２１および減算器１
２２に供給される。フレームメモリ１２１より出力され
る１フレーム期間遅延された映像信号ＳＶ_FLは減算器１
２２に供給される。また、Ａ／Ｄ変換器１０４より供給
される映像信号ＳＶは、Ｃ型の二次元くし型フィルタを
構成するラインメモリ１２３および減算器１２４に供給
される。ラインメモリ１２３より出力される１水平期間
遅延された映像信号ＳＶ_LIは減算器１２４に供給され
る。減算器１２２，１２４の出力データは、それぞれ係
数器１２５，１２６で係数（１−Ｋ），Ｋが掛算された
後に加算器１２７に供給されて加算される。

【００１６】また、減算器１２２の出力データはローパ
スフィルタ１２８に供給されて低域成分が動き成分とし
て抜き出され、この動き成分は動き検出回路１２９に供
給される。動き検出回路１２９は、動き成分に基づき、
上述した係数（１−Ｋ），Ｋを設定する。ここで、Ｋは
０〜１の範囲で変化し、動きが大きくなる程大きくな
る。また、Ａ／Ｄ変換器１０４より出力される８ビット
データである映像信号ＳＶは減算器１３０に供給され、
この減算器１３０には加算器１２７の出力データが供給
される。そして、減算器１３０の出力データが遅延回路
１５１を介して出力される。

【００１７】また、加算器１２７の出力データは三次元
くし型フィルタを構成するフィールドメモリ１４１およ
び減算器１４２に供給される。フィールドメモリ１４１
より出力される１フィールド期間遅延されたデータは減
算器１４２に供給される。減算器１４２の出力データは
接続スイッチ１４３を介してデコーダ１５０に供給され
る。また、加算器１２７の出力データは減算器１４４に
供給され、この減算器１４４には減算器１４２の出力デ
ータが接続スイッチ１４３を介して供給される。接続ス
イッチ１４３には受信信号判定回路１０６より出力され
る判定信号ＳＣがオンオフ制御信号として供給される。
この場合、映像信号ＳＶがＮＴＳＣ放送によるものであ
るとき接続スイッチ１４３はオフとされ、映像信号ＳＶ
がＥＤＴＶ２放送によるものであるときはオンとされ
る。

【００１８】以上の構成において、映像信号ＳＶがＮＴ
ＳＣ放送によるものである場合、信号処理回路１２０の
減算器１２２からはフレーム間処理による搬送色信号Ｃ
_FLが得られると共に、減算器１２４からはライン間処理
による搬送色信号Ｃ_LIが得られる。そのため、加算器１
２７の出力信号としてフレーム間処理による搬送色信号
Ｃ_FLとライン間処理による搬送色信号Ｃ_LIとが動きに応
じた比率で加算された搬送色信号Ｃが得られる。この場
合、接続スイッチ１４３はオフとされているため、加算
器１２７より出力される搬送色信号Ｃはそのまま減算器
１４４を通じて信号分離回路１０５の出力データとな
る。

【００１９】また、信号処理回路１２０の減算器１３０
には加算器１２７より出力される搬送色信号Ｃが供給さ
れて映像信号ＳＶより減算される。そのため、減算器１
３０からは輝度信号Ｙが得られ、この輝度信号Ｙが遅延
回路１５１で時間調整された後に信号分離回路１０５の
出力データとなる。

【００２０】一方、映像信号ＳＶがＥＤＴＶ２放送によ
るものである場合、信号処理回路１２０の減算器１２２
からはフレーム間処理による搬送色信号Ｃ_FLおよび水平
解像度補強信号ＨＨ’_FLの合成信号（Ｃ_FL＋ＨＨ’_FL）
が得られると共に、減算器１２４からはライン間処理に
よる搬送色信号Ｃ_LIおよび水平解像度補強信号ＨＨ’ _LI
の合成信号（Ｃ_LI＋ＨＨ’_LI）が得られる。そのため、
加算器１２７の出力データとしてフレーム間処理による
合成信号（Ｃ_FL＋ＨＨ’_FL）とライン間処理による合成
信号（Ｃ_LI＋ＨＨ’_LI）とが動きに応じた比率で加算さ
れた合成信号（Ｃ＋ＨＨ’）が得られる。そして、信号
処理回路１４０の減算器１４２からはフィールド間処理
でもって水平解像度補強信号ＨＨ’が得られる。

【００２１】この場合、接続スイッチ１４３がオンとさ
れているため、減算器１４２より出力される水平解像度
補強信号ＨＨ’は接続スイッチ１４３を介してデコーダ
１５０に供給されて水平輝度高域成分Ｙ_HHが得られ、こ
の水平輝度高域成分Ｙ_HHが信号分離回路１０５の出力デ
ータとなる。

【００２２】また、接続スイッチ１４３がオンとされて
いるため、信号処理回路１４０の減算器１４４に減算器
１４２より出力される水平解像度補強信号ＨＨ’が接続
スイッチ１４３を介して供給されて信号処理回路１２０
の加算器１２７より出力される合成信号（Ｃ＋ＨＨ’）
より減算される。そのため、減算器１４４からは搬送色
信号Ｃが得られ、この搬送色信号Ｃが信号分離回路１０
５の出力データとなる。

【００２３】また、信号処理回路１２０の減算器１３０
には加算器１２７より出力される合成信号（Ｃ＋Ｈ
Ｈ’）が供給されて映像信号ＳＶより減算される。その
ため、減算器１３０からは輝度信号Ｙが得られ、この輝
度信号Ｙが遅延回路１５１で時間調整された後に信号分
離回路１０５の出力データとなる。

【００２４】図２５に示す信号分離回路１０５におい
て、信号処理回路１２０ではフレームメモリ１２１を使
用して三次元くし型フィルタが構成されると共に、信号
処理回路１４０ではフィールドメモリ１４１を使用して
三次元くし型フィルタが構成されている。しかし、フィ
ールドメモリ１４１を使用して構成される三次元くし型
フィルタは、ＥＤＴＶ２放送時にのみ使用されるため、
ＮＴＳＣ放送時にはフィールドメモリ１４１は無駄とな
る。また、信号処理回路１２０がフレームメモリ１２１
を持ち、信号処理回路１４０がフィールドメモリ１４１
を持つため、回路の上での無駄が多くなる。

【００２５】そこで、この発明では、メモリを効率よく
使用できると共に、システムをコンパクトにまとめるこ
とができる信号分離装置およびそれを有するテレビジョ
ン受像機を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明は、輝度信号お
よび搬送色信号が合成された第１の映像信号より輝度信
号および搬送色信号を分離すると共に、輝度信号、搬送
色信号および水平解像度補強信号が合成された第２の映
像信号より輝度信号、搬送色信号および水平解像度補強
信号を分離する信号分離装置において、第１および第２
のメモリを使用して第１の映像信号より輝度信号と搬送
色信号を分離する第１の信号分離部と、第１のメモリを
使用して第２の映像信号より輝度信号と搬送色信号およ
び水平解像度補強信号の合成信号とを分離する第２の信
号分離部と、第２のメモリを使用して上記合成信号より
搬送色信号と水平解像度補強信号とを分離する第３の信
号分離部とを備えるものである。

【００２７】またこの発明は、輝度信号および搬送色信
号が合成された第１の映像信号と、輝度信号、搬送色信
号および水平解像度補強信号が合成された第２の映像信
号とを受信し得るテレビジョン受像機において、第１お
よび第２のメモリを使用して第１の映像信号より輝度信
号と搬送色信号とを分離する第１の信号分離部と、第１
のメモリを使用して第２の映像信号より輝度信号と搬送
色信号および水平解像度補強信号の合成信号とを分離す
る第２の信号分離部と、第２のメモリを使用して上記合
成信号より搬送色信号と水平解像度補強信号とを分離す
る第３の信号分離部とを有し、第１の映像信号の受信時
には、第１の信号分離部によって第１の映像信号より輝
度信号と搬送色信号とを分離し、第２の映像信号の受信
時には、第２の信号分離部によって第２の映像信号より
輝度信号と搬送色信号および水平解像度補強信号の合成
信号とを分離すると共に、第３の信号分離部によって合
成信号より搬送色信号と水平解像度補強信号とを分離す
るものである。

【００２８】輝度信号および搬送色信号が合成された第
１の映像信号に関しては、第１および第２のメモリを使
用して第１の信号分離部が構成され、この第１の信号分
離部でもって第１の映像信号より輝度信号と搬送色信号
とが分離される。

【００２９】輝度信号、搬送色信号および水平解像度補
強信号が合成された第２の映像信号に関しては、第１の
メモリを使用して第２の信号分離部が構成され、この第
２の信号分離部でもって第２の映像信号より輝度信号と
搬送色信号および水平解像度補強信号の合成信号とが分
離されると共に、第２のメモリを使用して第３の信号分
離部が構成され、この第３の信号分離部でもって合成信
号より搬送色信号と水平解像度補強信号とが分離され
る。

【００３０】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。図１は、実施の形
態としてのテレビジョン受像機の構成を示している。こ
のテレビジョン受像機は、ＮＴＳＣ放送の他にＥＤＴＶ
２放送に対応するものである。

【００３１】図１に示すテレビジョン受像機は、チュー
ナ２、映像検波回路３およびＡ／Ｄ変換器４を有してい
る。チューナ２にはアンテナ１で捕らえられたテレビ放
送信号が供給される。チューナ２では、所望のテレビ放
送信号の中間周波信号を得るための選局処理と、その中
間周波信号を増幅するための中間周波増幅処理が行われ
る。映像検波回路３にはチューナ２より出力される中間
周波信号が供給され、同期検波等の検波処理が行われて
映像信号ＳＶが取り出される。Ａ／Ｄ変換器４には映像
検波回路３で取り出される映像信号ＳＶが供給されてデ
ィジタル信号に変換される。本例では、サンプリング周
波数が１４．３ＭＨｚ（４ｆsc）で、１サンプル８ビッ
トで量子化される。なお、ｆscは色副搬送波周波数であ
って、３.５８ＭＨｚである。

【００３２】また、図１に示すテレビジョン受像機は、
信号分離回路５および受信信号判定回路６を有してい
る。信号分離回路５および受信信号判定回路６には、そ
れぞれＡ／Ｄ変換器４でディジタル信号に変換された映
像信号ＳＶが供給される。判定回路６では、映像信号Ｓ
Ｖの映像信号区間の所定ライン（２２Ｈ，２８５Ｈ）に
挿入された識別制御信号に基づいて、映像信号ＳＶがＮ
ＴＳＣ放送によるものか、ＥＤＴＶ２放送によるものか
が判定される。判定回路６からは、例えば映像信号ＳＶ
がＥＤＴＶ２放送によるものであるときハイレベル
「Ｈ」となり、映像信号ＳＶがＮＴＳＣ放送によるもの
であるときローレベル「Ｌ」となる判定信号ＳＣが出力
され、この判定信号ＳＣは信号分離回路５に供給され
る。

【００３３】信号分離回路５では、判定回路６より供給
される判定信号ＳＣに基づいて信号分離処理が行われ
る。すなわち、映像信号ＳＶがＮＴＳＣ放送によるもの
であるときは、映像信号ＳＶより輝度信号Ｙおよび搬送
色信号Ｃが分離される。一方、映像信号ＳＶがＥＤＴＶ
２放送によるものであるときは、映像信号ＳＶより輝度
信号Ｙ、搬送色信号Ｃおよび水平解像度補強信号ＨＨ’
が分離されると共に、水平解像度補強信号ＨＨ’に対し
てはさらにデコード処理（搬送波抑制振幅復調処理）が
行われて水平輝度高域成分Ｙ_HHが得られる。

【００３４】また、図１に示すテレビジョン受像機は、
加算器７、色復調回路８、マトリックス回路９、Ｄ／Ａ
変換器１０および映像出力回路１１を有している。映像
信号ＳＶがＮＴＳＣ放送によるものであるとき、信号分
離回路５より出力される輝度信号Ｙは加算器７を介して
マトリックス回路９に供給される。一方、映像信号ＳＶ
がＥＤＴＶ２放送によるものであるときは、加算器７に
は信号分離回路５より出力される輝度信号Ｙおよび水平
輝度高域成分Ｙ_HHが供給されて加算され、その加算輝度
信号（Ｙ＋Ｙ_HH）がマトリックス回路９に供給される。

【００３５】色復調回路８には信号分離回路５より出力
される搬送色信号Ｃが供給され、Ｒ−Ｙ軸およびＢ−Ｙ
軸で復調処理が行われて赤色差信号Ｒ−Ｙおよび青色差
信号Ｂ−Ｙが得られる。マトリックス回路９には、上述
した輝度信号Ｙまたは加算輝度信号（Ｙ＋Ｙ_HH）と共
に、色復調回路８より出力される色差信号Ｒ−Ｙ，Ｂ−
Ｙが供給される。そして、このマトリックス回路９で
は、それらの輝度信号および色差信号がマトリックス処
理されて赤、緑、青の色信号Ｒ，Ｇ，Ｂが得られる。Ｄ
／Ａ変換器１０にはマトリックス回路９より出力される
色信号Ｒ，Ｇ，Ｂが供給されてアナログ信号に変換され
る。映像出力回路１１にはＤ／Ａ変換器１０でアナログ
信号に変換された色信号Ｒ，Ｇ，Ｂが供給され、この映
像出力回路１１で増幅された色信号Ｒ，Ｇ，Ｂはカラー
受像管１２に供給される。

【００３６】以上の構成において、映像検波回路３より
ＮＴＳＣ放送による映像信号ＳＶが得られるとき、受信
信号判定回路６より出力される判定信号ＳＣはローレベ
ル「Ｌ」となるため、信号分離回路５では映像信号ＳＶ
より輝度信号Ｙおよび搬送色信号Ｃが分離される。そし
て、色復調回路８で搬送色信号Ｃより復調された色差信
号Ｒ−Ｙ，Ｂ−Ｙおよび輝度信号Ｙがマトリックス回路
９に供給されて色信号Ｒ，Ｇ，Ｂが得られ、カラー受像
管１２にはその色信号Ｒ，Ｇ，Ｂによるカラー画像、従
ってＮＴＳＣ放送の画像が表示される。

【００３７】また、映像検波回路３よりＥＤＴＶ２放送
による映像信号ＳＶが得られるとき、受信信号判定回路
６より出力される判定信号ＳＣはハイレベル「Ｈ」とな
るため、信号分離回路５では映像信号ＳＶより輝度信号
Ｙ、搬送色信号Ｃおよび水平解像度補強信号ＨＨ’が分
離されると共に、この水平解像度補強信号ＨＨ’が復調
されて水平輝度高域成分Ｙ_HHが得られる。そして、色復
調回路８で搬送色信号Ｃより復調された色差信号Ｒ−
Ｙ，Ｂ−Ｙと加算器７より出力される加算輝度信号（Ｙ
＋Ｙ_HH）がマトリックス回路９に供給されて色信号Ｒ，
Ｇ，Ｂが得られ、カラー受像管１２にはその色信号Ｒ，
Ｇ，Ｂによるカラー画像、従ってＥＤＴＶ２放送の画像
が表示される。

【００３８】図２は、信号分離回路５の構成を示してい
る。図において、Ａ／Ｄ変換器４より出力される８ビッ
トデータである映像信号ＳＶは、ビット変換器２１、切
換スイッチ２２のＥ側の固定端子、減算器２３に供給さ
れる。ビット変換器２１は、８ビットデータを１２ビッ
トデータに変換するためのものである。ビット変換器２
１の出力データ（１２ビットデータ）の上位８ビットは
切換スイッチ２２のＮ側の固定端子に供給され、下位４
ビットは切換スイッチ２５のＮ側の固定端子に供給され
る。切換スイッチ２２の出力データ（８ビットデータ）
は第１のメモリとしての２Ｍビットのメモリ（ビデオＲ
ＡＭ）２６に書き込みデータとして供給される。また、
切換スイッチ２５の出力データ（４ビットデータ）は第
２のメモリとしての１Ｍビットのメモリ（ビデオＲＡ
Ｍ）２７に書き込みデータとして供給される。

【００３９】メモリ２６の読み出しデータ（８ビットデ
ータ）は切換スイッチ２８のＥ側の固定端子に供給され
る。また、メモリ２６の読み出しデータ（８ビットデー
タ）を上位ビットとすると共にメモリ２７の読み出しデ
ータ（４ビットデータ）を下位ビットとする合成データ
（１２ビットデータ）はビット変換器２９に供給され
る。ビット変換器２９は、１２ビットデータを８ビット
データに変換するためのものである。ビット変換器２９
の出力データ（８ビットデータ）は切換スイッチ２８の
Ｎ側の固定端子に供給され、この切換スイッチ２８の出
力データ（８ビットデータ）は減算器２３に供給され
る。

【００４０】また、Ａ／Ｄ変換器４より出力される８ビ
ットデータである映像信号ＳＶは、Ｃ型の二次元くし型
フィルタを構成するラインメモリ３０および減算器３１
に供給される。ラインメモリ３０より出力される１水平
期間遅延された映像信号ＳＶ _LIは減算器３１に供給され
る。減算器２３，３１の出力データは、それぞれ係数器
３２，３３で係数（１−Ｋ），Ｋが掛算された後に加算
器３４に供給されて加算される。また、減算器２３の出
力データはローパスフィルタ３５に供給されて低域成分
が動き成分として抜き出され、この動き成分は動き検出
回路３６に供給される。動き検出回路３６は、動き成分
に基づき、上述した係数（１−Ｋ），Ｋを設定する。こ
こで、Ｋは０〜１の範囲で変化し、動きが大きくなる程
大きくなる。

【００４１】また、Ａ／Ｄ変換器４より出力される８ビ
ットデータである映像信号ＳＶは減算器３８に供給され
ると共に、この減算器３８に加算器３４の出力データが
供給される。そして、減算器３８の出力データが遅延回
路３９を介して信号分離回路５の出力となる。遅延回路
３９は、搬送色信号Ｃや水平解像度補強信号ＨＨ’に対
する輝度信号Ｙの時間的ずれを調整するためのものであ
る。

【００４２】また、加算器３４の出力データは、ビット
変換器４０および減算器４１に供給される。ビット変換
器４０は、８ビットデータを４ビットデータに変換する
ためのものである。ビット変換器４０の出力データ（４
ビットデータ）は切換スイッチ２５のＥ側の固定端子に
供給される。また、メモリ２７の読み出しデータ（４ビ
ットデータ）はビット変換器４２に供給される。ビット
変換器４２は、４ビットデータを８ビットデータに変換
するためのものである。ビット変換器４２の出力データ
（８ビットデータ）は減算器４１に供給される。

【００４３】また、加算器３４の出力データは減算器４
３に供給されると共に、この減算器４３に減算器４１の
出力データが接続スイッチ４４を介して供給される。そ
して、減算器４３の出力データが信号分離回路５の出力
となる。接続スイッチＳＣには受信信号判定回路６より
出力される判定信号ＳＣがオンオフ制御信号として供給
される。この場合、接続スイッチ４４は、映像信号ＳＶ
がＮＴＳＣ放送によるものであるときはオフとされ、映
像信号ＳＶがＥＤＴＶ２放送によるものであるときはオ
ンとされる。

【００４４】また、減算器４１の出力データは接続スイ
ッチ４４を介してデコーダ４５に供給される。このデコ
ーダ４５は水平解像度補強信号ＨＨ’を復調処理して水
平輝度高域成分Ｙ_HHを得るためのものである。そして、
このデコーダ４５の出力データは信号分離回路５の出力
となる。

【００４５】また、上述したメモリ２６には各フレーム
の始まりのタイミングで発生されるリセット信号ＶＲＳ
Ｔ１が供給され、書き込みアドレスおよび読み出しアド
レスのリセットが行われる。また、リセット信号ＶＲＳ
Ｔ１は切換スイッチ４７のＮ側の固定端子に供給され、
この切換スイッチ４７のＥ側の固定端子には各フィール
ドの始まりのタイミングで発生されるリセット信号ＶＲ
ＳＴ２が供給される。そして、切換スイッチ４７の出力
信号はメモリ２７に供給される。

【００４６】ここで、切換スイッチ４７は判定信号ＳＣ
に基づいて切換制御され（制御ラインは図示せず）、映
像信号ＳＶがＮＴＳＣ放送によるものであるときはＮ側
に接続され、映像信号ＳＶがＥＤＴＶ２放送によるもの
であるときはＥ側に接続される。したがって、映像信号
ＳＶがＮＴＳＣ放送によるものであるとき、メモリ２７
にはリセット信号ＶＲＳＴ１が供給され、書き込みアド
レスおよび読み出しアドレスがフレーム毎にリセットさ
れる。また、映像信号ＳＶがＥＤＴＶ２放送によるもの
であるとき、メモリ２７にはリセット信号ＶＲＳＴ２が
供給され、書き込みアドレスおよび読み出しアドレスが
フィールド毎にリセットされる。

【００４７】なお、上述した切換スイッチ２２，２５，
２８も、接続スイッチ４７と同様に、判定信号ＳＣに基
づいて切換制御され、映像信号ＳＶがＮＴＳＣ放送によ
るものであるときはＮ側に接続され、映像信号ＳＶがＥ
ＤＴＶ２放送によるものであるときはＥ側に接続され
る。

【００４８】また、１４．３ＭＨｚのクロックＣＬＫ１
は切換スイッチ４８のＥ側の固定端子に供給され、この
切換スイッチ４８のＮ側の固定端子には１４．３×２／
３ＭＨｚのクロックＣＬＫ２が供給される。そして、切
換スイッチ４８の出力信号がメモリ２６に動作クロック
として供給される。また、クロックＣＬＫ２は切換スイ
ッチ４９のＮ側の固定端子に供給され、この切換スイッ
チ４９のＥ側の固定端子には１４．３×２ＭＨｚのクロ
ックＣＬＫ３が供給される。そして、切換スイッチ４９
の出力信号がメモリ２７に動作クロックとして供給され
る。

【００４９】ここで、切換スイッチ４８，４９は、上述
した切換スイッチ４７と同様に、判定信号ＳＣに基づい
て切換制御され、映像信号ＳＶがＮＴＳＣ放送によるも
のであるときはＮ側に接続され、映像信号ＳＶがＥＤＴ
Ｖ２放送によるものであるときはＥ側に接続される。し
たがって、映像信号ＳＶがＮＴＳＣ放送によるものであ
るとき、メモリ２６，２７にはクロックＣＬＫ２が動作
クロックとして供給される。また、映像信号ＳＶがＥＤ
ＴＶ２放送によるものであるとき、メモリ２６にはクロ
ックＣＬＫ１が動作クロックとして供給されると共に、
メモリ２７にはクロックＣＬＫ３が動作クロックとして
供給される。

【００５０】図３は、ビット変換器２１の構成を示して
いる。図において、入力８ビットデータＳ１１（サンプ
リング周波数は１４．３ＭＨｚ）は、Ｄフリップフロッ
プで構成されるラッチ回路５１，５２および５３の直列
回路に供給される。ラッチ回路５１より出力される８ビ
ットデータＳ１２のうち、上位４ビットのデータＳ１３
はセレクタを構成する切換スイッチ５４のａ側の固定端
子に供給され、下位４ビットのデータはＤフリップフロ
ップで構成されるラッチ回路５５に供給される。ラッチ
回路５５より出力される４ビットデータＳ１４は切換ス
イッチ５４のｂ側の固定端子に供給される。そして、切
換スイッチ５４より出力される４ビットデータＳ１５は
Ｄフリップフロップで構成されるラッチ回路５６に供給
される。

【００５１】また、ラッチ回路５２より出力される８ビ
ットデータＳ１６のうち、上位４ビットのデータＳ１７
はセレクタを構成する切換スイッチ５７のａ側の固定端
子に供給され、下位４ビットのデータはＤフリップフロ
ップで構成されるラッチ回路５８に供給される。そし
て、ラッチ回路５８より出力される４ビットデータＳ１
８は切換スイッチ５７のｂ側の固定端子に供給される。
そして、切換スイッチ５７より出力される４ビットデー
タＳ１９はＤフリップフロップで構成されるラッチ回路
５９に供給される。

【００５２】また、ラッチ回路５３より出力される８ビ
ットデータＳ２０のうち、上位４ビットのデータＳ２１
はセレクタを構成する切換スイッチ６０のａ側の固定端
子に供給され、下位４ビットのデータはＤフリップフロ
ップで構成されるラッチ回路６１に供給される。そし
て、ラッチ回路６１より出力される４ビットデータＳ２
２は切換スイッチ６０のｂ側の固定端子に供給される。
そして、切換スイッチ６０より出力される４ビットデー
タＳ２３はＤフリップフロップで構成されるラッチ回路
６２に供給される。

【００５３】また、上述したラッチ回路５６，５９，６
２よりそれぞれ出力される４ビットデータでもって出力
１２ビットデータＳ２４（サンプリング周波数は１４．
３×２／３ＭＨｚ）が構成される。この場合、ラッチ回
路６２，５９，５６よりそれぞれ出力される４ビットデ
ータが、出力１２ビットデータＳ２４の上位４ビットデ
ータ、中位４ビットデータ、下位４ビットデータとな
る。

【００５４】また、ラッチ回路５１〜５３，５５，５
８，６１には、それぞれ１４．３ＭＨｚのクロックＣＬ
Ｋ１（図４Ａに図示）がラッチクロックとして供給され
る。ラッチ回路５６，５９，６２には、それぞれ１４．
３×２／３ＭＨｚのクロックＣＬＫ２（図４Ｂに図示）
がラッチクロックとして供給される。そして、切換スイ
ッチ５４，５７，６０は、それぞれクロックＣＬＫ２に
同期した切換制御信号ＳＷａ（図４Ｃに図示）でもって
ａ側またはｂ側に選択的に切り換えられる。

【００５５】以上の構成において、入力８ビットデータ
Ｓ１１が図４Ｄに示すようであるとき、ラッチ回路５１
の出力データＳ１２は図４Ｅに示すようになり、切換ス
イッチ５４のａ側、ｂ側の固定端子には図４Ｆ、Ｇに示
す４ビットデータＳ１３，Ｓ１４が供給され、切換スイ
ッチ５４からは図４Ｈに示すような４ビットデータＳ１
５が出力される。図４において、Ａ_1u，Ａ_2u・・のよう
に「ｕ」の付されたデータは、それぞれＡ₁，Ａ₂・・の
８ビットデータの上位４ビットデータを示しており、Ａ
_1d，Ａ_2d・・のように「ｄ」の付されたデータは、それ
ぞれＡ₁，Ａ₂・・の８ビットデータの下位４ビットデー
タを示している。

【００５６】また、ラッチ回路５２の出力データＳ１６
は図４Ｉに示すようになり、切換スイッチ５７のａ側、
ｂ側の固定端子には図４Ｊ、Ｋに示す４ビットデータＳ
１７，Ｓ１８が供給され、切換スイッチ５７からは図４
Ｌに示すような４ビットデータＳ１９が出力される。ま
た、ラッチ回路５３の出力データＳ２０は図４Ｍに示す
ようになり、切換スイッチ６０のａ側、ｂ側の固定端子
には図４Ｎ、Ｏに示す４ビットデータＳ２１，Ｓ２２が
供給され、切換スイッチ６０からは図４Ｐに示すような
４ビットデータＳ２３が出力される。これにより、ラッ
チ回路６２，５９，５６より図４Ｑに示すような出力１
２ビットデータＳ２４（サンプリング周波数は１４．３
×２／３ＭＨｚ）が得られる。

【００５７】図５は、ビット変換器２９の構成を示して
いる。図において、入力１２ビットデータＳ３１（サン
プリング周波数は１４．３×２／３ＭＨｚ）は、Ｄフリ
ップフロップで構成されるラッチ回路６３に供給され
る。ラッチ回路６３より出力される１２ビットデータＳ
３２のうち、上位４ビットのデータＳ３３はセレクタを
構成する切換スイッチ６４のａ側の固定端子に下位４ビ
ットのデータとして供給され、中位４ビットのデータＳ
３４は切換スイッチ６４のｂ側の固定端子に下位４ビッ
トのデータとして供給される。

【００５８】また、ラッチ回路６３より出力される１２
ビットデータＳ３２はＤフリップフロップで構成される
ラッチ回路６５に供給される。ラッチ回路６５より出力
される１２ビットデータＳ３５のうち、上位４ビットの
データＳ３６は切換スイッチ６４のａ側の固定端子に上
位４ビットのデータとして供給され、中位４ビットのデ
ータＳ３７は切換スイッチ６４のｂ側の固定端子に上位
４ビットのデータとして供給され、下位４ビットのデー
タＳ３８は切換スイッチ６４のｃ側の固定端子に下位４
ビットのデータとして供給される。

【００５９】また、ラッチ回路６５より出力される１２
ビットデータＳ３５のうち下位４ビットのデータＳ３８
はＤフリップフロップで構成されるラッチ回路６６に供
給される。このラッチ回路６６より出力される４ビット
データＳ３９は切換スイッチ６４のｃ側の固定端子に上
位４ビットのデータとして供給される。切換スイッチ６
４より出力される８ビットデータＳ４０はＤフリップフ
ロップで構成されるラッチ回路６７に供給される。そし
て、ラッチ回路６７より出力８ビットデータＳ４１（サ
ンプリング周波数は１４．３ＭＨｚ）が出力される。

【００６０】また、ラッチ回路６３，６５，６６には、
それぞれ１４．３×２／３ＭＨｚのクロックＣＬＫ２
（図６Ｂに図示）がラッチクロックとして供給される。
ラッチ回路６７には１４．３ＭＨｚのクロックＣＬＫ１
（図６Ａに図示）がラッチクロックとして供給される。
そして、切換スイッチ６４はクロックＣＬＫ１に同期し
た切換制御信号ＳＷｂ（図６Ｃに図示）でもってａ側、
ｂ側またはｃ側に選択的に切り換えられる。

【００６１】以上の構成において、入力１２ビットデー
タＳ３１が図６Ｄに示すようであるとき、ラッチ回路６
３の出力データＳ３２は図６Ｅに示すようになり、切換
スイッチ６４のａ側、ｂ側の固定端子にはそれぞれ図６
Ｆ，Ｇに示す４ビットデータＳ３３，Ｓ３４が下位４ビ
ットのデータとして供給される。また、ラッチ回路６５
の出力データＳ３５は図６Ｈに示すようになり、切換ス
イッチ６４のａ側、ｂ側の固定端子にはそれぞれ図６
Ｉ，Ｊに示す４ビットデータＳ３６，Ｓ３７が上位４ビ
ットのデータとして供給され、切換スイッチ６４のｃ側
の固定端子には図６Ｋに示す４ビットデータＳ３８が下
位４ビットのデータとして供給される。

【００６２】また、ラッチ回路６６より出力される４ビ
ットデータＳ３９は図６Ｌに示すようになり、この４ビ
ットデータＳ３９は切換スイッチ６４のｃ側の固定端子
に上位４ビットのデータとして供給される。そして、切
換スイッチ６４より出力される８ビットデータＳ４０は
図６Ｍに示すようになり、ラッチ回路６７より図６Ｎに
示すような８ビットデータＳ４１（サンプリング周波数
は１４．３ＭＨｚ）が得られる。

【００６３】なお、図６において、データに付されたＡ
_1u，Ａ_1dなどの符号は図４においてデータに付された符
号と対応している。図４と図６を併せて見ると、ビット
変換器２１で変換して得られた１２ビットデータをビッ
ト変換器２９で元の８ビットデータに戻すことが可能で
あることがわかる。

【００６４】図７は、ビット変換器４０の構成を示して
いる。図において、入力８ビットデータＳ５１（サンプ
リング周波数は１４．３ＭＨｚ）は、Ｄフリップフロッ
プで構成されるラッチ回路６９に供給される。ラッチ回
路６９より出力される８ビットデータＳ５２のうち、上
位４ビットのデータＳ５３はセレクタを構成する切換ス
イッチ７０のａ側の固定端子に供給され、下位４ビット
のデータＳ５４は切換スイッチ７０のｂ側の固定端子に
供給される。また、切換スイッチ７０より出力される４
ビットデータＳ５５はＤフリップフロップで構成される
ラッチ回路７１に供給される。そして、ラッチ回路７１
より出力４ビットデータＳ５６（サンプリング周波数は
１４．３×２ＭＨｚ）が出力される。

【００６５】また、ラッチ回路６９には１４．３ＭＨｚ
のクロックＣＬＫ１（図８Ａに図示）がラッチクロック
として供給される。ラッチ回路７１には１４．３×２Ｍ
ＨｚのクロックＣＬＫ３（図８Ｂに図示）がラッチクロ
ックとして供給される。そして、切換スイッチ７０はク
ロックＣＬＫ３に同期した切換制御信号ＳＷｃ（図８Ｃ
に図示）でもってａ側またはｂ側に選択的に切り換えら
れる。

【００６６】以上の構成において、入力８ビットデータ
Ｓ５１が図８Ｄに示すようであるとき、ラッチ回路６９
の出力データＳ５２は図８Ｅに示すようになり、切換ス
イッチ７０のａ側、ｂ側の固定端子にはそれぞれ図８
Ｆ，Ｇに示す４ビットデータＳ５３，Ｓ５４が供給され
る。そして、切換スイッチ７０より出力される４ビット
データＳ５５は図８Ｈに示すようになり、ラッチ回路７
１より図８Ｉに示すような出力４ビットデータＳ５６
（サンプリング周波数は１４．３×２ＭＨｚ）が得られ
る。図８において、Ｂ_1u，Ｂ_2u・・のように「ｕ」の付
されたデータは、それぞれＢ₁，Ｂ₂・・の８ビットデー
タの上位４ビットデータを示しており、Ｂ_1d，Ｂ_2d・・
のように「ｄ」の付されたデータは、それぞれＢ₁，Ｂ₂
・・の８ビットデータの下位４ビットデータを示してい
る。

【００６７】図９は、ビット変換器４２の構成を示して
いる。図において、入力４ビットデータＳ６１（サンプ
リング周波数は１４．３×２ＭＨｚ）は、Ｄフリップフ
ロップで構成されるラッチ回路７３に供給される。ラッ
チ回路７３より出力される４ビットデータＳ６２はＤフ
リップフロップで構成されるラッチ回路７４に下位４ビ
ットのデータとして供給される。また、ラッチ回路７３
より出力される４ビットデータＳ６２はＤフリップフロ
ップで構成されるラッチ回路７５に供給され、このラッ
チ回路７５より出力される４ビットデータＳ６３はラッ
チ回路７４に上位４ビットのデータとして供給される。
そして、ラッチ回路７４より出力８ビットデータＳ６４
（サンプリング周波数は１４．３ＭＨｚ）が出力され
る。

【００６８】また、ラッチ回路７３，７５には、それぞ
れ２８．６ＭＨｚのクロックＣＬＫ３（図１０Ｂに図
示）がラッチクロックとして供給される。ラッチ回路７
４には１４．３ＭＨｚのクロックＣＬＫ１（図１０Ａに
図示）がラッチクロックとして供給される。

【００６９】以上の構成において、入力４ビットデータ
Ｓ６１が図１０Ｃに示すようであるとき、ラッチ回路７
３の出力データＳ６２は図１０Ｄに示すようになり、こ
の４ビットデータＳ６２がラッチ回路７４に下位４ビッ
トのデータとして供給される。また、ラッチ回路７５の
出力データＳ６３は図１０Ｅに示すようになり、この４
ビットデータＳ６３がラッチ回路７４に上位４ビットの
データとして供給される。そして、ラッチ回路７４より
図１０Ｆに示すような出力８ビットデータＳ６４（サン
プリング周波数は１４．３ＭＨｚ）が得られる。

【００７０】なお、図１０において、データに付された
Ｂ_1u，Ｂ_1dなどの符号は図８においてデータに付された
符号と対応している。図８と図１０を併せて見ると、ビ
ット変換器４０で変換して得られた４ビットデータをビ
ット変換器４２で元の８ビットデータに戻すことが可能
であることがわかる。

【００７１】次に、図２に示す信号分離回路５の動作を
説明する。

【００７２】まず、映像信号ＳＶがＮＴＳＣ放送による
ものである場合を説明する。この場合、切換スイッチ４
８，４９がそれぞれＮ側に接続されるので、メモリ２
６，２７には１４．３×２／３ＭＨｚのクロックＣＬＫ
２が動作クロックとして供給される。また、切換スイッ
チ４７がＮ側に接続されるので、メモリ２６，２７には
リセット信号ＶＲＳＴ１が供給され、書き込みアドレス
および読み出しアドレスがフレーム毎にリセットされ
る。

【００７３】また、切換スイッチ２２，２５，２８がＮ
側に接続される。そのため、８ビットデータである映像
信号ＳＶ（図４ＤのデータＳ１１参照）がビット変換器
２１で変換されて得られる１２ビットデータ（図４Ｑの
データＳ２４参照）の上位４ビットおよび中位４ビット
の８ビットデータが切換スイッチ２２を介してメモリ２
６に供給されて順次書き込まれると共に、その下位４ビ
ットデータが切換スイッチ２５を介してメモリ２７に供
給されて順次書き込まれる。

【００７４】そして、メモリ２６およびメモリ２７より
それぞれほぼ１フレーム期間遅延して読み出される８ビ
ットデータおよび４ビットデータよりなる１２ビットデ
ータ（図６ＤのデータＳ３１参照）がビット変換器２９
で変換されて得られる８ビットデータ（図６Ｎのデータ
Ｓ４１参照）が切換スイッチ２８を介して減算器２３に
供給されて映像信号ＳＶとの減算が行われる。

【００７５】上述せずも、ビット変換器２９における遅
延量が考慮され、ビット変換器２９より切換スイッチ２
８を介して減算器２３に供給される８ビットデータが映
像信号ＳＶに対して１フレーム期間（５２５水平期間）
だけ遅延するように、メモリ２６，２７における読み出
しタイミングが制御されている。これにより、メモリ２
６，２７、ビット変換器２１，２９および減算器２３で
Ｃ型の三次元くし型フィルタが構成され、減算器２３か
らはフレーム間処理による搬送色信号Ｃ_FLが得られる。

【００７６】また、映像信号ＳＶが、ラインメモリ３０
および減算器３１で構成されるＣ型の二次元くし型フィ
ルタに供給されるため、減算器３１からはライン間処理
による搬送色信号Ｃ_LIが得られる。これにより、加算器
３４の出力信号としてフレーム間処理による搬送色信号
Ｃ_FLとライン間処理による搬送色信号Ｃ_LIとが動きに応
じた比率で加算された搬送色信号Ｃが得られる。この場
合、接続スイッチ４４はオフとされているため、加算器
３４より出力される搬送色信号Ｃがそのまま減算器４３
を通じて信号分離回路５の出力データとなる。

【００７７】また、加算器３４より出力される搬送色信
号Ｃが減算器３８に供給されて映像信号ＳＶより減算さ
れる。そのため、減算器３８からは輝度信号Ｙが得ら
れ、この輝度信号Ｙが遅延回路３９で時間調整された後
に信号分離回路５の出力データとなる。

【００７８】ここで、図１１Ａを参照して、ＮＴＳＣ放
送時にメモリ２６，２７で書き込み、読み出しを行うべ
き画素数について説明する。

【００７９】画素データの幅を８ビット／４ビットとし
た場合、（１）式、（２）式に示すようになる。

【００８０】２Ｍビット＝８ビット×２６２１４４・・・（１）１Ｍビット＝４ビット×２６２１４４・・・（２）１フレーム当たりの画素数は、４ｆsc（１４．３ＭＨ
ｚ）のクロックレートでサンプリングを行った場合、
（３）式に示すようになる。

【００８１】９１０×２６２．５×２＝４７７７５０・・・（３）（３）式で示された画素数では、３Ｍビットのメモリ容
量でもって８ビットデータである映像信号ＳＶを１フレ
ーム遅延させることはできない。そこで、以下のような
処理を行ってメモリを使用する。すなわち、ＮＴＳＣ放
送時の三次元くし型フィルタは、全ての画素に対して演
算する必要はなく、垂直帰線消去区間および水平帰線消
去区間（図１１Ａの斜線部）を除いた有効画面内の画素
を用いて演算を行えば足りる。有効画面内の画素数は、
（４）式で示すようになる。

【００８２】７５５×２４２×２＝３６５４２０・・・（４）また、１画素当たり８ビットのデータ幅をもっているの
で、３画素分のデータをまとめ、それぞれのデータを上
位４ビットと下位４ビットに分割し、上位分、下位分で
まとめた１２ビットデータに変換する。これにより、
（４）式で示された有効画面内の画素数は、見かけ上
（５）式に示すようになる。

【００８３】３６５４２０×（８／１２）＝２４３６１３．３３・・・（５）よって、（１）式、（２）式、（５）式から、図２の例
のように、ビット変換器２１で変換された１２ビットデ
ータを８ビットおよび４ビットのデータに分割してそれ
ぞれメモリ２６およびメモリ２７に書き込むことで、有
効画面内の画素のデータに関して１フレーム期間の遅延
を得ることができ、合計３ＭビットのメモリでＮＴＳＣ
放送時に三次元くし型フィルタを実現できる。なお、上
述せずも、有効画面以外の部分（垂直帰線消去区間およ
び水平帰線消去区間）では、クロックＣＬＫ２の供給を
停止する等して、メモリ２６，２７の動作を固定する必
要がある。

【００８４】次に、映像信号ＳＶがＥＤＴＶ２放送によ
るものである場合を説明する。この場合、切換スイッチ
４８がＥ側に接続されるので、メモリ２６には１４．３
ＭＨｚのクロックＣＬＫ１が動作クロックとして供給さ
れる。このメモリ２６にはリセット信号ＶＲＳＴ１が供
給され、書き込みアドレスおよび読み出しアドレスがフ
レーム毎にリセットされる。

【００８５】また、切換スイッチ２２，２８はそれぞれ
Ｅ側に接続される。そのため、８ビットデータである映
像信号ＳＶがメモリ２６に供給されて順次書き込まれ
る。そして、メモリ２６より１フレーム期間遅延して読
み出される８ビットデータは切換スイッチ２８を介して
減算器２３に供給されて映像信号ＳＶとの減算が行われ
る。これにより、メモリ２６および減算器２３でＣ型の
三次元くし型フィルタが構成され、減算器２３からはフ
レーム間処理による搬送色信号Ｃ_FLおよび水平解像度補
強信号ＨＨ’_FLの合成信号（Ｃ_FL＋ＨＨ’_FL）が得られ
る。

【００８６】また、映像信号ＳＶが、ラインメモリ３０
および減算器３１で構成されるＣ型の二次元くし型フィ
ルタに供給されるため、減算器３１からはライン間処理
による搬送色信号Ｃ_LIおよび水平解像度補強信号ＨＨ’
_LIの合成信号（Ｃ_LI＋ＨＨ’ _LI）が得られる。そのた
め、加算器３４の出力データとしてフレーム間処理によ
る合成信号（Ｃ_FL＋ＨＨ’_FL）とライン間処理による合
成信号（Ｃ_LI＋ＨＨ’_LI）とが動きに応じた比率で加算
された合成信号（Ｃ＋ＨＨ’）が得られる。

【００８７】また、切換スイッチ４９がＥ側に接続され
るので、メモリ２７には１４．３×２ＭＨｚのクロック
ＣＬＫ３が動作クロックとして供給される。また、切換
スイッチ４７がＥ側に接続されるので、メモリ２７には
リセット信号ＶＲＳＴ２が供給され、書き込みアドレス
および読み出しアドレスがフィールド毎にリセットされ
る。

【００８８】また、切換スイッチ２５はＥ側に接続され
る。そのため、８ビットデータである合成信号（Ｃ＋Ｈ
Ｈ’）（図８ＤのデータＳ５１参照）がビット変換器４
０で変換されて得られる４ビットデータ（図８Ｉのデー
タＳ５６参照）が切換スイッチ２５を介してメモリ２７
に供給されて順次書き込まれる。そして、メモリ２７よ
りほぼ１フレーム期間遅延して読み出される４ビットデ
ータ（図１０ＣのデータＳ６１参照）がビット変換器４
２で変換されて得られる８ビットデータ（図１０Ｆのデ
ータＳ６４参照）が減算器４１に供給されて合成信号
（Ｃ＋ＨＨ’）との減算が行われる。

【００８９】上述せずも、ビット変換器４２における遅
延量が考慮され、ビット変換器４２より減算器４１に供
給される８ビットデータが合成信号（Ｃ＋ＨＨ’）に対
して１フィールド期間（２６２水平期間）だけ遅延する
ように、メモリ２７における読み出しタイミングが制御
されている。これにより、メモリ２７、ビット変換器４
０，４２および減算器４１で三次元くし型フィルタが構
成され、減算器４１からはフィールド間処理でもって水
平解像度補強信号ＨＨ’が得られる。

【００９０】この場合、接続スイッチ４４がオンとされ
ているため、減算器４１より出力される水平解像度補強
信号ＨＨ’は接続スイッチ４４を介してデコーダ４５に
供給されて水平輝度高域成分Ｙ_HHが得られ、この水平輝
度高域成分Ｙ_HHが信号分離回路５の出力データとなる。

【００９１】また、接続スイッチ４４がオンとされてい
るため、減算器４１より出力される水平解像度補強信号
ＨＨ’が接続スイッチ４４を介して減算器４３に供給さ
れて合成信号（Ｃ＋ＨＨ’）より減算される。そのた
め、減算器４３からは搬送色信号Ｃが得られ、この搬送
色信号Ｃが信号分離回路５の出力データとなる。

【００９２】また、加算器３４より出力される合成信号
（Ｃ＋ＨＨ’）が減算器３８に供給されて映像信号ＳＶ
より減算される。そのため、減算器３８からは輝度信号
Ｙが得られ、この輝度信号Ｙが遅延回路３９で時間調整
された後に信号分離回路５の出力データとなる。

【００９３】ここで、図１１Ｂを参照して、ＥＤＴＶ２
放送時にメモリ２６，２７で書き込み、読み出しを行う
べき画素数について説明する。ＥＤＴＶ２放送時の映像
は上述したようにレターボックス方式で送信されてくる
ため、以下のような処理を行ってメモリを使用する。す
なわち、レターボックス方式は、有効画面内の一部であ
る主画部に画像が存在しており、ＥＤＴＶ２放送時の三
次元くし型フィルタは主画部の画素を用いて演算を行え
ば足りる。主画部の画素数は、（６）式で示すようにな
り、２Ｍビットのメモリでは容量が不足する。

【００９４】７５５×１８０×２＝２７１８００＞２６２１４４・・・（６）しかし、水平帰線消去区間を除いた１ライン当たり７５
５画素の中に、画面内に表示されないオーバースキャン
分の画素が存在するため、このオーバースキャン分とし
ての２７画素を間引いて処理すると、画素数は（７）式
に示すようになる。

【００９５】７２８×１８０×２＝２６２０８０＜２６２１４４・・・（７）よって、（１）式、（７）式から、図２の例のように、
２Ｍビットのメモリ２６でもって、映像信号ＳＶより輝
度信号Ｙと合成信号（Ｃ＋ＨＨ’）とを分離するための
三次元くし型フィルタを実現できる。なお、上述せず
も、主画部以外の部分や間引かれるオーバースキャン部
分では、クロックＣＬＫ１の供給を停止する等して、メ
モリ２６の動作を固定する必要がある。

【００９６】また、合成信号（Ｃ＋ＨＨ’）より水平解
像度補強信号ＨＨ’を分離するための三次元くし型フィ
ルタは、（７）式の画素数に対して得られる合成信号
（Ｃ＋ＨＨ’）を１フィールド期間遅延させることで実
現でき、（８）式で示すような画素数のデータを書き込
み可能なメモリを使用して構成できる。

【００９７】７２８×１８０＝１３０８６０＜２６２１４４・・・（８）しかし、合成信号（Ｃ＋ＨＨ’）は８ビットのデータ幅
をもっており、１Ｍビットのメモリの入力データ幅に適
していない。よって、図２の例のように、８ビットデー
タをビット変換器４０で４ビットデータに変換した後に
１Ｍビットのメモリ２７に書き込むようにしている。デ
ータ幅を変換することで、画素数は見かけ上（９）式に
示すようになる。

【００９８】７２８×１８０×２＝２６１７２０＜２６２１４４・・・（９）これにより、１Ｍビットのメモリ２７でもって、合成信
号（Ｃ＋ＨＨ’）より水平解像度補強信号ＨＨ’を分離
するための三次元くし型フィルタを実現できる。なお、
メモリ２６ど同様に、主画部以外の部分や間引かれるオ
ーバースキャン部分では、クロックＣＬＫ３の供給を停
止する等して、メモリ２７の動作を固定する必要があ
る。

【００９９】このように本例によれば、ＮＴＳＣ放送時
には２Ｍビットのメモリ２６および１Ｍビットのメモリ
２７を使用して映像信号ＳＶより搬送色信号Ｃを分離す
る三次元くし型フィルタが構成され、一方ＥＤＴＶ２放
送時には２Ｍビットのメモリ２６を使用して映像信号Ｓ
Ｖより合成信号（Ｃ＋ＨＨ’）を分離する三次元くし型
フィルタが構成されると共に、その合成信号（Ｃ＋Ｈ
Ｈ’）より水平解像度補強信号ＨＨ’を分離する三次元
くし型フィルタが構成される。したがって、メモリ２
６，２７の３Ｍビットのメモリ容量を効率よく使用で
き、システムをコンパクトにまとめることができる。

【０１００】次に、図１２を参照して、信号分離回路５
の他の構成を説明する。この図１２において、図２と対
応する部分には、同一符号を付し、その詳細説明は省略
する。図において、Ａ／Ｄ変換器４より出力される８ビ
ットデータである映像信号ＳＶは、２Ｍビットのメモリ
２６に書き込みデータとして供給されると共に、ビット
変換器８１に供給される。ビット変換器８１は、８ビッ
トデータを４ビットデータに変換するためのものであ
る。ビット変換器８１の出力データ（４ビットデータ）
は切換スイッチ２５のＮ側の固定端子に供給される。

【０１０１】メモリ２６の読み出しデータ（８ビットデ
ータ）は切換スイッチ８２のａ側の固定端子に供給され
る。また、メモリ２７の読み出しデータ（４ビットデー
タ）はビット変換器８３に供給される。ビット変換器８
３は、４ビットデータを８ビットデータに変換するため
のものである。ビット変換器８３の出力データ（８ビッ
トデータ）は切換スイッチ８２のｂ側の固定端子に供給
され、この切換スイッチ８２の出力データ（８ビットデ
ータ）は減算器２３に供給される。

【０１０２】また、１４．３ＭＨｚのクロックＣＬＫ１
はメモリ２６に動作クロックとして供給されると共に、
切換スイッチ８４のＮ側の固定端子に供給される。切換
スイッチ８４のＥ側の固定端子には１４．３×２ＭＨｚ
のクロックＣＬＫ３が供給される。そして、切換スイッ
チ８４の出力信号がメモリ２７に動作クロックとして供
給される。

【０１０３】ここで、切換スイッチ８４は、判定信号Ｓ
Ｃに基づいて切換制御され、映像信号ＳＶがＮＴＳＣ放
送によるものであるときはＮ側に接続され、映像信号Ｓ
ＶがＥＤＴＶ２放送によるものであるときはＥ側に接続
される。したがって、映像信号ＳＶがＮＴＳＣ放送によ
るものであるとき、メモリ２７にはクロックＣＬＫ１が
動作クロックとして供給される。また、映像信号ＳＶが
ＥＤＴＶ２放送によるものであるとき、メモリ２７には
クロックＣＬＫ３が動作クロックとして供給される。

【０１０４】また、メモリ２６，２７には接続スイッチ
８５を介して書き込みイネーブル信号ＷＥＮおよび読み
出しイネーブル信号ＲＥＮが供給される。接続スイッチ
８５は、判定信号ＳＣに基づいてオンオフ制御され、映
像信号ＳＶがＮＴＳＣ放送によるものであるときはオン
とされ、映像信号ＳＶがＥＤＴＶ２放送によるものであ
るときはオフとされる。したがって、映像信号ＳＶがＮ
ＴＳＣ放送によるものであるときは、メモリ２６，２７
にイネーブル信号ＷＥＮ，ＲＥＮが供給され、イネーブ
ル信号ＷＥＮ，ＲＥＮがローレベル「Ｌ」となる３クロ
ック毎にそれぞれデータの書き込み、読み出しが停止さ
れる。また、映像信号ＳＶがＥＤＴＶ２放送によるもの
であるとき、メモリ２６，２７にイネーブル信号ＷＥ
Ｎ，ＲＥＮは供給されず、データの書き込み、読み出し
が連続して行われる。図１２のその他の構成は、図２の
例と同様に構成される。

【０１０５】図１３は、ビット変換器８１およびその周
辺回路の構成を示している。図１２の例では映像信号Ｓ
Ｖが直接メモリ２６に供給されるように説明したが、実
際には時間調整用のラッチ回路を介して供給される。

【０１０６】図において、入力８ビットデータＳ７１
（サンプリング周波数は１４.３ＭＨｚ）は、Ｄフリッ
プフロップで構成されるラッチ回路８７に供給される。
ラッチ回路８７より出力される８ビットデータＳ７２の
うち、上位４ビットのデータＳ７３はセレクタを構成す
る切換スイッチ８８のａ側の固定端子に供給され、下位
４ビットのデータＳ７４はラッチ回路８９に供給され
る。ラッチ回路８９より出力される４ビットデータＳ７
５は切換スイッチ８８のｂ側の固定端子に供給される。
切換スイッチ８８より出力される４ビットデータＳ７６
はＤフリップフロップで構成されるラッチ回路９０に供
給される。そして、ラッチ回路９０より出力４ビットデ
ータＳ７７（サンプリング周波数は１４．３ＭＨｚ）が
得られ、その出力４ビットデータＳ７７は切換スイッチ
２５のＮ側の固定端子に供給される。この場合、ラッチ
回路８７，８９，９０および切換スイッチ８８によりビ
ット変換器８１が構成される。

【０１０７】また、ラッチ回路８７より出力される８ビ
ットデータＳ７２はＤフリップフロップで構成されるラ
ッチ回路９１および９２の直列回路に供給される。ラッ
チ回路９２より出力される８ビットデータＳ７８はＤフ
リップフロップで構成されるラッチ回路９３に供給され
る。そして、ラッチ回路９３より出力される８ビットデ
ータＳ７９（サンプリング周波数は１４．３ＭＨｚ）が
メモリ２６に書き込みデータとして供給される。これに
より、映像信号ＳＶはラッチ回路８７，９１〜９３で時
間調整されてメモリ２６に供給されることとなる。

【０１０８】また、ラッチ回路８７，８９，９０〜９３
には、それぞれ１４．３ＭＨｚのクロックＣＬＫ１（図
１４Ａに図示）がラッチクロックとして供給される。そ
して、切換スイッチ８８はクロックＣＬＫ１に同期した
切換制御信号ＳＷｄ（図１４Ｂに図示）でもってａ側ま
たはｂ側に選択的に切り換えられる。

【０１０９】以上の構成において、入力８ビットデータ
Ｓ７１が図１４Ｄに示すようであるとき、ラッチ回路８
７の出力データＳ７２は図１４Ｅに示すようになり、切
換スイッチ８８のａ側の固定端子には図１４Ｆに示すよ
うな４ビットデータＳ７３が供給される。また、ラッチ
回路８９には図１４Ｇに示すような４ビットデータＳ７
４が供給され、切換スイッチ８８のｂ側の固定端子には
図１４Ｈに示すような４ビットデータＳ７５が供給され
る。そして、切換スイッチ８８からは図１４Ｉに示すよ
うな４ビットデータＳ７６が出力される。これにより、
ラッチ回路９０より図１４Ｊに示すような出力４ビット
データＳ７７（サンプリング周波数は１４．３ＭＨｚ）
が得られる。また、ラッチ回路９２の出力データＳ７８
は図１４Ｋに示すようになる。これにより、ラッチ回路
９３より図１４Ｌに示すような８ビットデータＳ７９
（サンプリング周波数は１４．３ＭＨｚ）が得られる。

【０１１０】なお、図１４において、Ａ_1u，Ａ_2u・・の
ように「ｕ」の付されたデータは、それぞれＡ₁，Ａ₂・
・の８ビットデータの上位４ビットデータを示してお
り、Ａ _1d，Ａ_2d・・のように「ｄ」の付されたデータ
は、それぞれＡ₁，Ａ₂・・の８ビットデータの下位４ビ
ットデータを示している。図１４Ｃは書き込みイネーブ
ル信号ＷＥＮを示しており、このイネーブル信号ＷＥＮ
がハイレベル「Ｈ」である区間のみで書き込みが行われ
る。したがって、後述するように、ＮＴＳＣ放送時に
は、メモリ２６にＡ₁，Ａ₂，Ａ₄，Ａ₅・・・の８ビット
データを書き込むことができ、メモリ２７にＡ_3u，
Ａ_3d，Ａ_6u，Ａ_6d・・・の４ビットデータを書き込むこ
とができる。

【０１１１】図１５は、ビット変換器８３およびその周
辺回路の構成を示している。図１２の例ではメモリ２６
の読み出しデータ（８ビットデータ）が直接切換スイッ
チ８２のａ側の固定端子に供給されるように説明した
が、実際には時間調整用のラッチ回路を介して供給され
る。

【０１１２】図において、メモリ２７の読み出しデータ
である入力４ビットデータＳ８１（サンプリング周波数
は１４．３ＭＨｚ）はＤフリップフロップで構成される
ラッチ回路９５および９６の直列回路に供給される。ラ
ッチ回路９６より出力される４ビットデータＳ８２は切
換スイッチ８２のｂ側の固定端子に下位４ビットのデー
タとして供給されると共に、Ｄフリップフロップで構成
されるラッチ回路９７に供給される。そして、ラッチ回
路９７より出力される４ビットデータＳ８３は切換スイ
ッチ８２のｂ側の固定端子に上位４ビットのデータとし
て供給される。上述したラッチ回路９５〜９７でビット
変換器８３が構成される。

【０１１３】また、メモリ２６の読み出しデータ（８ビ
ットデータ）Ｓ８４はＤフリップフロップで構成される
ラッチ回路９８に供給される。ラッチ回路９８より出力
される８ビットデータＳ８５は切換スイッチ８２のａ側
の固定端子に供給される。切換スイッチ８２より出力さ
れる８ビットデータＳ８６はＤフリップフロップで構成
されるラッチ回路９９に供給される。そして、ラッチ回
路９９より８ビットデータＳ８７（サンプリング周波数
は１４．３ＭＨｚ）が出力され、その８ビットデータＳ
８７が減算器２３に供給される。

【０１１４】また、ラッチ回路９５〜９９には、それぞ
れ１４．３ＭＨｚのクロックＣＬＫ１（図１６Ａに図
示）がラッチクロックとして供給される。切換スイッチ
８２には、ＮＴＳＣ放送時には、クロックＣＬＫ１に同
期した切換制御信号ＳＷｅ（図１６Ｂに図示）が供給さ
れてａ側またはｂ側に選択的に切り換えられる。ＥＤＴ
Ｖ２放送時には、切換スイッチ８２はａ側に接続された
ままとされる。

【０１１５】以上の構成において、ＮＴＳＣ放送時に
は、メモリ２６，２７に図１６Ｃに示すような読み出し
イネーブル信号ＲＥＮが供給されるため、メモリ２７の
読み出しデータである入力４ビットデータＳ８１は図１
６Ｄに示すようになり、また、メモリ２６の読み出しデ
ータである８ビットデータＳ８４は図１６Ｇに示すよう
になる。そのため、ラッチ回路９６の出力データＳ８２
は図１６Ｅに示すようになり、切換スイッチ８２のｂ側
の固定端子に下位４ビットのデータとして供給される。

【０１１６】また、ラッチ回路９７の出力データＳ８３
は図１６Ｆに示すようになり、切換スイッチ８２のｂ側
の固定端子に上位４ビットのデータとして供給される。
また、ラッチ回路９８の出力データＳ８５は図１６Ｈに
示すようになり、切換スイッチ８２のａ側の固定端子に
供給される。そのため、切換スイッチ８２より出力され
る８ビットデータＳ８６は図１６Ｉに示すようになり、
ラッチ回路９９より図１６Ｊに示すような８ビットデー
タＳ８７が出力される。

【０１１７】これに対して、ＥＤＴＶ２放送時には、切
換スイッチ８２はａ側に接続されたままにある。そのた
め、メモリ２６より連続的に出力される読み出しデータ
（８ビットデータ）がラッチ回路９８，９９を介して減
算器２３に供給されることになる。

【０１１８】なお、図１６において、データに付された
Ａ_1u，Ａ_1dなどの符号は図１４においてデータに付され
た符号と対応している。図１４と図１６を併せて見る
と、ビット変換器８１等で処理して得られた４ビットお
よび８ビットのデータを、ビット変換器８３等で処理す
ることで元の８ビットデータに戻すことが可能であるこ
とがわかる。

【０１１９】次に、図１２に示す信号分離回路５の動作
を説明する。

【０１２０】まず、映像信号ＳＶがＮＴＳＣ放送による
ものである場合を説明する。この場合、切換スイッチ８
４がＮ側に接続されるので、メモリ２６，２７には１
４．３ＭＨｚのクロックＣＬＫ１が動作クロックとして
供給される。また、切換スイッチ４７がＮ側に接続され
るので、メモリ２６，２７にはリセット信号ＶＲＳＴ１
が供給され、書き込みアドレスおよび読み出しアドレス
がフレーム毎にリセットされる。また、接続スイッチ８
５がオンとされるので、メモリ２６，２７には書き込み
イネーブル信号ＷＥＮおよび読み出しイネーブル信号Ｒ
ＥＮが供給され、データの書き込み、読み出しはそれぞ
れ３クロック毎に停止される。

【０１２１】また、切換スイッチ２５がＮ側に接続され
る。そのため、メモリ２６には映像信号ＳＶに係る８ビ
ットデータ（図１４ＬのデータＳ７９参照）が供給され
て順次書き込まれると共に、メモリ２７にはビット変換
器８１より出力される４ビットデータ（図１４Ｊのデー
タＳ７７参照）が切換スイッチ２５を介して供給されて
順次書き込まれる。この場合、メモリ２６，２７では、
書き込みイネーブル信号ＷＥＮがローレベル「Ｌ」とな
る３クロック毎にデータの書き込みが停止されるため、
結果的にメモリ２６には映像信号ＳＶの連続する３画素
分のデータのうち、２画素分のデータが書き込まれると
共に、メモリ２７には残りの１画素分のデータが書き込
まれる。

【０１２２】また、読み出しイネーブル信号ＲＥＮに基
づいて、メモリ２６およびメモリ２７よりそれぞれほぼ
１フレーム期間遅延して間欠的に読み出される８ビット
データ（図１６ＧのデータＳ８４参照）および４ビット
データ（図１６ＤのデータＳ８１参照）がビット変換器
８３、切換スイッチ８２等で処理されて元の状態に戻さ
れた８ビットデータ（図１６ＪのデータＳ８７参照）が
減算器２３に供給されて映像信号ＳＶとの減算が行われ
る。

【０１２３】上述せずも、ビット変換器８３等における
遅延量が考慮され、減算器２３に供給される８ビットデ
ータが映像信号ＳＶに対して１フレーム期間だけ遅延す
るように、メモリ２６，２７における読み出しタイミン
グが制御されている。これにより、メモリ２６，２７、
減算器２３等でＣ型の三次元くし型フィルタが構成さ
れ、減算器２３からはフレーム間処理による搬送色信号
Ｃ_FLが得られる。

【０１２４】ＮＴＳＣ放送時におけるその他の動作は、
図２の例と同様であって、信号分離回路５の出力データ
として輝度信号Ｙおよび搬送色信号Ｃが出力される。な
お、上述したようにＮＴＳＣ放送時に、メモリ２６，２
７に書き込まれ、また読み出される画素数は、図２の例
と同様に、有効画面内のみの画素数に制御される。

【０１２５】次に、映像信号ＳＶがＥＤＴＶ２放送によ
るものである場合を説明する。この場合、メモリ２６に
は１４．３ＭＨｚのクロックＣＬＫ１が動作クロックと
して供給される。また、メモリ２６にはリセット信号Ｖ
ＲＳＴ１が供給され、書き込みアドレスおよび読み出し
アドレスがフレーム毎にリセットされる。また、接続ス
イッチ８５はオフとされるので、メモリ２６には書き込
みイネーブル信号ＷＥＮおよび読み出しイネーブル信号
ＲＥＮが供給されず、データの書き込み、読み出しは連
続的に行われる。

【０１２６】この場合、映像信号ＳＶ（８ビットデー
タ）がメモリ２６に供給されて順次書き込まれる。そし
て、切換スイッチ８２はａ側に接続されたままとされる
ので、メモリ２６より１フレーム期間遅延して読み出さ
れる８ビットデータは切換スイッチ８２を介して減算器
２３に供給されて映像信号ＳＶとの減算が行われる。こ
れにより、メモリ２６および減算器２３でＣ型の三次元
くし型フィルタが構成され、減算器２３からはフレーム
間処理による搬送色信号Ｃ_FLおよび水平解像度補強信号
ＨＨ’_FLの合成信号（Ｃ_FL＋ＨＨ’_FL）が得られる。

【０１２７】また、切換スイッチ８４がＥ側に接続され
るので、メモリ２７には１４．３×２ＭＨｚのクロック
ＣＬＫ３が動作クロックとして供給される。また、接続
スイッチ４７がＥ側に接続されるので、メモリ２７には
リセット信号ＶＲＳＴ２が供給され、書き込みアドレス
および読み出しアドレスがフィールド毎にリセットされ
る。また、接続スイッチ８５はオフとされるので、メモ
リ２７には書き込みイネーブル信号ＷＥＮおよび読み出
しイネーブル信号ＲＥＮが供給されず、データの書き込
み、読み出しは連続的に行われる。これにより、メモリ
２７、ビット変換器４０，４２および減算器４１でもっ
て、図２の例と同様に三次元くし型フィルタが構成さ
れ、加算器３４より出力される合成信号（Ｃ＋ＨＨ’）
より水平解像度補強信号ＨＨ’が分離される。

【０１２８】ＥＤＴＶ２放送時におけるその他の動作
は、図２の例と同様であって、信号分離回路５の出力デ
ータとして輝度信号Ｙ、搬送色信号Ｃおよび水平輝度高
域成分Ｙ_HHが出力される。なお、上述したようにＥＤＴ
Ｖ２放送時に、メモリ２６，２７に書き込まれ、また読
み出される画素数は、図２の例と同様に、主画部（オー
バースキャン分の画素を除く）のみの画素数に制御され
る。

【０１２９】このように信号分離回路５を図１２に示す
ように構成する場合にあっても、図２に示すように構成
する場合と同様に、メモリ２６，２７の３Ｍビットのメ
モリ容量を効率よく使用でき、システムをコンパクトに
まとめることができる。さらに、信号分離回路５を図１
２に示すように構成することで、１４．３×２／３ＭＨ
ｚのクロックＣＬＫ２を不要とでき、回路構成を簡単に
できる利益がある。

【０１３０】次に、図１７を参照して、信号分離回路５
のさらに他の構成を説明する。この図１７において、図
２と対応する部分には、同一符号を付し、その詳細説明
は省略する。図において、Ａ／Ｄ変換器４より出力され
る８ビットデータである映像信号ＳＶは、ビット変換器
２０１に供給される。ビット変換器２０１は、８ビット
データを１６ビットデータに変換するためのものであ
る。ビット変換器２０１の出力データ（１６ビットデー
タ）の上位８ビットのデータは切換スイッチ２２のＮ側
の固定端子に供給され、下位８ビットのデータは切換ス
イッチ２０２のＮ側の固定端子に供給される。

【０１３１】切換スイッチ２０２のＥ側の固定端子には
加算器３４より出力される８ビットデータとしての合成
信号（Ｃ＋ＨＨ’）が供給され、この切換スイッチ２０
２の出力データ（８ビットデータ）が２Ｍビットのメモ
リ（ビデオＲＡＭ）２０３に書き込みデータとして供給
される。切換スイッチ２０２は判定信号ＳＣに基づいて
切換制御され、映像信号ＳＶがＮＴＳＣ放送によるもの
であるときはＮ側に接続され、映像信号ＳＶがＥＤＴＶ
２放送によるものであるときはＥ側に接続される。

【０１３２】また、メモリ２６の読み出しデータ（８ビ
ットデータ）は切換スイッチ２８のＥ側の固定端子に供
給される。また、メモリ２６の読み出しデータ（８ビッ
トデータ）を上位８ビットデータとすると共にメモリ２
０３の読み出しデータ（８ビットデータ）を下位８ビッ
トデータとする合成データ（１６ビットデータ）はビッ
ト変換器２０４に供給される。ビット変換器２０４は、
１６ビットデータを８ビットデータに変換するためのも
のである。ビット変換器２０４の出力データ（８ビット
データ）は切換スイッチ２８のＮ側の固定端子に供給さ
れ、この切換スイッチ２８の出力データ（８ビットデー
タ）は減算器２３に供給される。

【０１３３】また、１４．３ＭＨｚのクロックＣＬＫ１
は切換スイッチ２０５のＥ側の固定端子に供給され、こ
の切換スイッチ２０５のＮ側の固定端子には１４．３×
１／２ＭＨｚのクロックＣＬＫ４が供給される。そし
て、切換スイッチ２０５の出力信号がメモリ２６，２０
３に動作クロックとして供給される。ここで、切換スイ
ッチ２０５は、判定信号ＳＣに基づいて切換制御され、
映像信号ＳＶがＮＴＳＣ放送によるものであるときはＮ
側に接続され、映像信号ＳＶがＥＤＴＶ２放送によるも
のであるときはＥ側に接続される。したがって、映像信
号ＳＶがＮＴＳＣ放送によるものであるとき、メモリ２
６，２０３にはクロックＣＬＫ４が動作クロックとして
供給される。また、映像信号ＳＶがＥＤＴＶ２放送によ
るものであるとき、メモリ２６，２７にはクロックＣＬ
Ｋ１が動作クロックとして供給される。図１７のその他
の構成は、図２の例と同様に構成される。

【０１３４】図１８は、ビット変換器２０１の構成を示
している。図において、入力８ビットデータ（サンプリ
ング周波数は１４．３ＭＨｚ）Ｓ９１は、Ｄフリップフ
ロップで構成されるラッチ回路２０６に供給される。ラ
ッチ回路２０６より出力される８ビットデータＳ９２は
Ｄフリップフロップで構成されるラッチ回路２０７，２
０８に供給される。ラッチ回路２０８より出力される８
ビットデータＳ９３はＤフリップフロップで構成される
ラッチ回路２０９に供給される。また、上述したラッチ
回路２０９，２０７よりそれぞれ出力される８ビットデ
ータでもって出力１６ビットデータ（サンプリング周波
数は１４．３×１／２ＭＨｚ）Ｓ９４が構成される。こ
の場合、ラッチ回路２０９，２０７よりそれぞれ出力さ
れる８ビットデータが、出力１６ビットデータＳ９４の
上位８ビットデータ、下位８ビットデータとなる。

【０１３５】また、ラッチ回路２０６，２０８には、そ
れぞれ１４．３ＭＨｚのクロックＣＬＫ１（図１９Ａに
図示）がラッチクロックとして供給される。ラッチ回路
２０７，２０９には、それぞれ１４．３×１／２ＭＨｚ
のクロックＣＬＫ４（図１９Ｂに図示）がラッチクロッ
クとして供給される。

【０１３６】以上の構成において、入力８ビットデータ
Ｓ９１が図１９Ｃに示すようであるとき、ラッチ回路２
０６の出力データＳ９２は図１９Ｄに示すようになり、
この出力データＳ）２はラッチ回路２０７に供給され
る。また、ラッチ回路２０８の出力データＳ９３は図１
９Ｅに示すようになり、この出力データＳ９３はラッチ
回路２０９に供給される。これにより、ラッチ回路２０
９，２０７より図１９Ｆに示すように出力１６ビットデ
ータＳ９４（サンプリング周波数は１４．３×１／２Ｍ
Ｈｚ）が得られる。

【０１３７】図２０は、ビット変換器２０４の構成を示
している。図において、入力１６ビットデータ（サンプ
リング周波数は１４．３×１／２ＭＨｚ）Ｓ１０１は、
Ｄフリップフロップで構成されるラッチ回路２１１に供
給される。ラッチ回路２１１より出力される１６ビット
データＳ１０２のうち、上位８ビットのデータＳ１０３
はセレクタを構成する切換スイッチ２１２のａ側の固定
端子に供給され、下位８ビットのデータＳ１０４は切換
スイッチ２１２のｂ側の固定端子に供給される。

【０１３８】また、切換スイッチ２１２より出力される
８ビットデータＳ１０５はＤフリップフロップで構成さ
れるラッチ回路２１３に供給される。そして、ラッチ回
路２１３より出力８ビットデータＳ１０６（サンプリン
グ周波数は１４．３ＭＨｚ）が出力される。

【０１３９】また、ラッチ回路２１１には１４．３×１
／２ＭＨｚのクロックＣＬＫ４（図２１Ｂに図示）がラ
ッチクロックとして供給され、ラッチ回路２１３には１
４．３ＭＨｚのクロックＣＬＫ１（図２１Ａに図示）が
ラッチクロックとして供給される。そして、切換スイッ
チ２１２はクロックＣＬＫ１に同期した切換制御信号Ｓ
Ｗｆ（図２１Ｃに図示）でもってａ側またはｂ側に選択
的に切り換えられる。

【０１４０】以上の構成において、入力１６ビットデー
タＳ１０１が図２１Ｄに示すようであるとき、ラッチ回
路２１１の出力データＳ１０２は図２１Ｅに示すように
なり、切換スイッチ２１２のａ側、ｂ側の固定端子には
それぞれ図２１Ｆ，Ｇに示す８ビットデータＳ１０３，
Ｓ１０４が供給される。これにより、切換スイッチ２１
２より出力される８ビットデータＳ１０５は図２１Ｈに
示すようになり、ラッチ回路２１３より図２１Ｉに示す
ような出力８ビットデータＳ１０６（サンプリング周波
数は１４．３ＭＨｚ）が得られる。

【０１４１】なお、図２１において、データに付された
Ａ₁，Ａ₂などの符号は図１９においてデータに付された
符号と対応している。図１９と図２１を併せて見ると、
ビット変換器２０１で変換して得られた１６ビットデー
タをビット変換器２０４で元の８ビットデータに戻すこ
とが可能であることがわかる。

【０１４２】次に、図１７に示す信号分離回路５の動作
を説明する。

【０１４３】まず、映像信号ＳＶがＮＴＳＣ放送による
ものである場合を説明する。この場合、切換スイッチ４
７がＮ側に接続されるので、メモリ２６，２０３にはリ
セット信号ＶＲＳＴ１が供給され、書き込みアドレスお
よび読み出しアドレスがフレーム毎にリセットされる。
また、切換スイッチ２０５がＮ側に接続されるので、メ
モリ２６，２０３には１４．３×１／２ＭＨｚのクロッ
クＣＬＫ４が動作クロックとして供給される。

【０１４４】また、切換スイッチ２２，２０２，２８が
Ｎ側に接続される。そのため、８ビットデータである映
像信号ＳＶ（図１９ＣのデータＳ９１参照）がビット変
換器２０１で変換されて得られる１６ビットデータ（図
１９ＦのデータＳ９４参照）の上位８ビットのデータが
メモリ２６に供給されて順次書き込まれると共に、その
下位８ビットのデータがメモリ２０３に供給されて順次
書き込まれる。

【０１４５】そして、メモリ２６およびメモリ２０３よ
りそれぞれほぼ１フレーム期間遅延して読み出される８
ビットデータよりなる１６ビットデータ（図２１Ｄのデ
ータＳ１０１参照）がビット変換器２０４で変換されて
得られる８ビットデータ（図２１ＩのデータＳ１０６参
照）が切換スイッチ２８を介して減算器２３に供給され
て映像信号ＳＶとの減算が行われる。

【０１４６】上述せずも、ビット変換器２０４における
遅延量が考慮され、ビット変換器２０４より切換スイッ
チ２８を介して減算器２３に供給される８ビットデータ
が映像信号ＳＶに対して１フレーム期間だけ遅延するよ
うに、メモリ２６，２０３における読み出しタイミング
が制御されている。これにより、メモリ２６，２０３、
ビット変換器２０１，２０４および減算器２３でＣ型の
三次元くし型フィルタが構成され、減算器２３からはフ
レーム間処理による搬送色信号Ｃ_FLが得られる。

【０１４７】ＮＴＳＣ放送時におけるその他の動作は、
図２の例と同様であって、信号分離回路５の出力データ
として輝度信号Ｙおよび搬送色信号Ｃが出力される。な
お、上述したようにＮＴＳＣ放送時に、メモリ２６，２
０３に書き込まれ、また読み出される画素数は、図２の
例と同様に、有効画面内のみの画素数に制御される。

【０１４８】次に、映像信号ＳＶがＥＤＴＶ２放送によ
るものである場合を説明する。この場合、メモリ２６に
はリセット信号ＶＲＳＴ１が供給されて書き込みアドレ
スおよび読み出しアドレスがフレーム毎にリセットされ
る。また、切換スイッチ２０５がＥ側に接続されるの
で、メモリ２６には１４．３ＭＨｚのクロックＣＬＫ１
が動作クロックとして供給される。

【０１４９】また、切換スイッチ２２，２８はそれぞれ
Ｅ側に接続される。そのため、８ビットデータである映
像信号ＳＶがメモリ２６に供給されて順次書き込まれ
る。そして、メモリ２６より１フレーム期間遅延して読
み出される８ビットデータは切換スイッチ２８を介して
減算器２３に供給されて映像信号ＳＶとの減算が行われ
る。これにより、メモリ２６および減算器２３でＣ型の
三次元くし型フィルタが構成され、減算器２３からはフ
レーム間処理による搬送色信号Ｃ_FLおよび水平解像度補
強信号ＨＨ’_FLの合成信号（Ｃ_FL＋ＨＨ’_FL）が得られ
る。

【０１５０】また、切換スイッチ２０５がＥ側に接続さ
れるので、メモリ２０３には１４．３ＭＨｚのクロック
ＣＬＫ１が動作クロックとして供給される。また、切換
スイッチ４７がＥ側に接続されるので、メモリ２０３に
はリセット信号ＶＲＳＴ２が供給され、書き込みアドレ
スおよび読み出しアドレスがフィールド毎にリセットさ
れる。

【０１５１】また、切換スイッチ２０２はＥ側に接続さ
れる。そのため、８ビットデータである合成信号（Ｃ＋
ＨＨ’）が切換スイッチ２０２を介してメモリ２０３に
供給されて順次書き込まれる。そして、メモリ２０３よ
り１フィールド期間遅延して読み出される８ビットデー
タが減算器４１に供給されて合成信号（Ｃ＋ＨＨ’）と
の減算が行われる。これにより、メモリ２０３および減
算器４１で三次元くし型フィルタが構成され、減算器４
１からはフィールド間処理でもって水平解像度補強信号
ＨＨ’が得られる。

【０１５２】ＥＤＴＶ２放送時におけるその他の動作
は、図２の例と同様であって、信号分離回路５の出力デ
ータとして輝度信号Ｙ、搬送色信号Ｃおよび水平輝度高
域成分Ｙ_HHが出力される。なお、上述したようにＥＤＴ
Ｖ２放送時に、メモリ２６，２０３に書き込まれ、また
読み出される画素数は、図２の例と同様に、主画部（オ
ーバースキャン分の画素を除く）のみの画素数に制御さ
れる。

【０１５３】このように信号分離回路５を図１７に示す
ように構成する場合にあっても、図２に示すように構成
する場合と同様に、メモリ２６，２０３の４Ｍビットの
メモリ容量を効率よく使用でき、システムをコンパクト
にまとめることができる。さらに、信号分離回路５を図
１７に示すように構成することで、１４．３×２ＭＨｚ
のクロックＣＬＫ２によるメモリ等の高速動作を回避で
き、システム制御が容易となる利益がある。

【０１５４】なお、上述した実施の形態では、２Ｍビッ
トのメモリ２６と１Ｍビットのメモリ２７、あるいは２
Ｍビットのメモリ２６と２Ｍビットのメモリ２０３を使
用したものであるが、メモリ容量はこれに限定されるも
のでないことは勿論である。

【０１５５】

【発明の効果】この発明によれば、輝度信号および搬送
色信号が合成された第１の映像信号に関しては、第１お
よび第２のメモリを使用して第１の信号分離部が構成さ
れ、この第１の信号分離部でもって第１の映像信号より
輝度信号と搬送色信号とが分離されると共に、輝度信
号、搬送色信号および水平解像度補強信号が合成された
第２の映像信号に関しては、第１のメモリを使用して第
２の信号分離部が構成され、この第２の信号分離部でも
って第２の映像信号より輝度信号と搬送色信号および水
平解像度補強信号の合成信号とが分離されると共に、第
２のメモリを使用して第３の信号分離部が構成され、こ
の第３の信号分離部でもって合成信号より搬送色信号と
水平解像度補強信号とが分離されるため、メモリ容量を
効率よく使用でき、システムをコンパクトにまとめるこ
とができる。

【０１５６】また、受信映像信号が第１の映像信号であ
るか第２の映像信号であるかを信号判別手段で判別し、
その判別結果によって第１の信号分離部または第２およ
び第３の信号分離部の使用状態に制御することで、ユー
ザの使い勝手の向上を図ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態としてのテレビジョン受
像機の構成を示すブロック図である。

【図２】信号分離回路の構成を示すブロック図である。

【図３】ビット変換器（８→１２）の構成を示す接続図
である。

【図４】ビット変換器（８→１２）の動作を示すタイミ
ングチャートである。

【図５】ビット変換器（１２→８）の構成を示す接続図
である。

【図６】ビット変換器（１２→８）の動作を示すタイミ
ングチャートである。

【図７】ビット変換器（８→４）の構成を示す接続図で
ある。

【図８】ビット変換器（８→４）の動作を示すタイミン
グチャートである。

【図９】ビット変換器（４→８）の構成を示す接続図で
ある。

【図１０】ビット変換器（４→８）の動作を示すタイミ
ングチャートである。

【図１１】ＮＴＳＣ放送時の画素数とＥＤＴＶ２放送時
の画素数を説明するための図である。

【図１２】信号分離回路の他の構成を示すブロック図で
ある。

【図１３】ビット変換器（８→４）および周辺回路の構
成を示す接続図である。

【図１４】ビット変換器（８→４）および周辺回路の動
作を示すタイミングチャートである。

【図１５】ビット変換器（４→８）および周辺回路の構
成を示す接続図である。

【図１６】ビット変換器（４→８）および周辺回路の動
作を示すタイミングチャートである。

【図１７】信号分離回路の他の構成を示すブロック図で
ある。

【図１８】ビット変換器（８→１６）の構成を示す接続
図である。

【図１９】ビット変換器（８→１６）の動作を示すタイ
ミングチャートである。

【図２０】ビット変換器（１６→８）の構成を示す接続
図である。

【図２１】ビット変換器（１６→８）の動作を示すタイ
ミングチャートである。

【図２２】ＥＤＴＶ２の画面構成を説明するための図で
ある。

【図２３】ＥＤＴＶ２における水平解像度補強信号を説
明するための図である。

【図２４】ＮＴＳＣ放送およびＥＤＴＶ２放送に対応し
たテレビジョン受像機の構成を示すブロック図である。

【図２５】信号分離回路の構成例を示すブロック図であ
る。

【符号の説明】

２チューナ３映像検波回路５信号分離回路６受信信号判別回路１２カラー受像管２１，２９，４０，４２，８１，８３，２０１，２０４
ビット変換器２２，２５，２８，４７〜４９，８２，８４，２０２，
２０５切換スイッチ２３，３１，３８，４１，４３減算器２６，２０３２Ｍビットのメモリ（ビデオＲＡＭ）２７１Ｍビットのメモリ（ビデオＲＡＭ）３０ラインメモリ３２，３３係数器３４加算器３６動き検出器３９遅延回路４４，８５接続スイッチ４５デコーダ

Claims

【特許請求の範囲】

【請求項１】輝度信号および搬送色信号が合成された
第１の映像信号より上記輝度信号および搬送色信号を分
離すると共に、輝度信号、搬送色信号および水平解像度
補強信号が合成された第２の映像信号より上記輝度信
号、搬送色信号および水平解像度補強信号を分離する信
号分離装置において、第１および第２のメモリを使用して上記第１の映像信号
より輝度信号と搬送色信号とを分離する第１の信号分離
部と、上記第１のメモリを使用して上記第２の映像信号より輝
度信号と搬送色信号および水平解像度補強信号の合成信
号とを分離する第２の信号分離部と、上記第２のメモリを使用して上記合成信号より搬送色信
号と水平解像度補強信号とを分離する第３の信号分離部
とを備えることを特徴とする信号分離装置。
【請求項２】上記第１の信号分離部では上記第１およ
び第２のメモリを使用して三次元くし型フィルタが構成
されると共に、上記第２の信号処理部では上記第１のメ
モリを使用して三次元くし型フィルタが構成されること
を特徴とする請求項１に記載の信号分離装置。
【請求項３】上記第１の信号処理部では、上記第１の
映像信号を２系統に分割して上記第１および第２のメモ
リにそれぞれ書き込んで処理をすることを特徴とする請
求項１に記載の信号分離装置。
【請求項４】上記輝度信号および搬送色信号が合成さ
れた第１の映像信号と、輝度信号、搬送色信号および水
平解像度補強信号が合成された第２の映像信号とを受信
し得るテレビジョン受像機において、第１および第２のメモリを使用して上記第１の映像信号
より輝度信号と搬送色信号とを分離する第１の信号分離
部と、上記第１のメモリを使用して上記第２の映像信号より輝
度信号と搬送色信号および水平解像度補強信号の合成信
号とを分離する第２の信号分離部と、上記第２のメモリを使用して上記合成信号より搬送色信
号と水平解像度補強信号とを分離する第３の信号分離部
とを有し、上記第１の映像信号の受信時には、上記第１の信号分離
部によって上記第１の映像信号より輝度信号と搬送色信
号とを分離し、上記第２の映像信号の受信時には、上記第２の信号分離
部によって上記第２の映像信号より輝度信号と搬送色信
号および水平解像度補強信号の合成信号とを分離すると
共に、上記第３の信号分離部によって上記合成信号より
搬送色信号と水平解像度補強信号とを分離することを特
徴とするテレビジョン受像機。
【請求項５】上記第１の信号分離部では上記第１およ
び第２のメモリを使用して三次元くし型フィルタが構成
されると共に、上記第２の信号処理部では上記第１のメ
モリを使用して三次元くし型フィルタが構成されること
を特徴とする請求項４に記載のテレビジョン受像機。
【請求項６】上記第１の信号処理部では、上記第１の
映像信号を２系統に分割して上記第１および第２のメモ
リにそれぞれ書き込んで処理をすることを特徴とする請
求項４に記載のテレビジョン受像機。
【請求項７】受信映像信号が上記第１の映像信号であ
るか上記第２の映像信号であるかを判別する信号判別手
段と、上記信号判別手段の判別結果に応じて上記第１の信号分
離部の使用状態または上記第２および第３の信号分離部
の使用状態とする動作制御手段とを有することを特徴と
する請求項４に記載のテレビジョン受像機。