JP2680759B2 - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
の製造方法に関し、特にゲート電極の形成方法に関す
る。
の製造方法に関し、特にゲート電極の形成方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進行し、
各構成阻止の微細化が要求されている。このような阻止
の微細化の要求に伴って、例えばゲート電極を形成する
場合に電子ビーム露光法によりゲート長の短いゲート電
極を形成することができる。
各構成阻止の微細化が要求されている。このような阻止
の微細化の要求に伴って、例えばゲート電極を形成する
場合に電子ビーム露光法によりゲート長の短いゲート電
極を形成することができる。
【０００３】図１は電子ビーム露光法により半導体基板
上にゲート電極を形成する過程を示す模式的断面図であ
る。図１(a) に示すように半導体基板１上に感度特性が
低いポジ型レジスト２を4000Å塗布し、その表面に高感
度特性のポジ型レジスト３を6000Å塗布する。
上にゲート電極を形成する過程を示す模式的断面図であ
る。図１(a) に示すように半導体基板１上に感度特性が
低いポジ型レジスト２を4000Å塗布し、その表面に高感
度特性のポジ型レジスト３を6000Å塗布する。
【０００４】次に図１(b) に示すように電子ビームをド
ーズ量1.5nC/cm照射して現像する。そして図１(c) に示
すように電子ビーム照射によって形成された開口部分に
ゲート金属を蒸着させ、リフトオフしてゲート電極８を
形成する。
ーズ量1.5nC/cm照射して現像する。そして図１(c) に示
すように電子ビーム照射によって形成された開口部分に
ゲート金属を蒸着させ、リフトオフしてゲート電極８を
形成する。
【０００５】
【発明が解決しようとする課題】ところが電子ビーム露
光法においては、ウエハ上にて電子銃を走査させ、１枚
ずつ電子ビームを照射するために、複数のウエハを一度
に取り扱うことができない。また１枚のウエハの照射時
間が長いためにスループットが極めて低いという問題が
あった。
光法においては、ウエハ上にて電子銃を走査させ、１枚
ずつ電子ビームを照射するために、複数のウエハを一度
に取り扱うことができない。また１枚のウエハの照射時
間が長いためにスループットが極めて低いという問題が
あった。
【０００６】本発明はかかる事情に鑑みてなされたもの
であり、電子ビーム露光法により形成されるゲート電極
と同じ程度にゲート長の短いゲート電極を、スループッ
トの高いフォトリソグラフィーを用いて形成する方法を
提供することを目的とする。
であり、電子ビーム露光法により形成されるゲート電極
と同じ程度にゲート長の短いゲート電極を、スループッ
トの高いフォトリソグラフィーを用いて形成する方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】第１発明に係るゲート電
極の形成方法は、フォトリソグラフィーによりゲート電
極を形成する方法において、半導体基板上にレジスト層
を装着する工程と、前記レジスト層表面に絶縁層を堆積
し写真製版によりパターンを形成する工程と、前記パタ
ーンをマスクとして前記レジスト層を途中までエッチン
グし開口部を形成する工程と、前記開口部に絶縁層によ
るサイドウォールを形成する工程と、前記絶縁層をマス
クとして前記開口部内のレジスト層をエッチングする工
程と、レジスト層上の絶縁物を除去する工程と、形成さ
れた開口部にゲート金属を蒸着させ前記レジスト層を除
去する工程とを含むことを特徴とする。
極の形成方法は、フォトリソグラフィーによりゲート電
極を形成する方法において、半導体基板上にレジスト層
を装着する工程と、前記レジスト層表面に絶縁層を堆積
し写真製版によりパターンを形成する工程と、前記パタ
ーンをマスクとして前記レジスト層を途中までエッチン
グし開口部を形成する工程と、前記開口部に絶縁層によ
るサイドウォールを形成する工程と、前記絶縁層をマス
クとして前記開口部内のレジスト層をエッチングする工
程と、レジスト層上の絶縁物を除去する工程と、形成さ
れた開口部にゲート金属を蒸着させ前記レジスト層を除
去する工程とを含むことを特徴とする。
【０００８】第２発明に係るゲート電極の形成方法は、
前記半導体基板上にレジスト層を装着する工程は、最上
層よりもエッチングレートが低い層を下層に含む、２層
以上のレジスト層を装着する工程を有することを特徴と
する。
前記半導体基板上にレジスト層を装着する工程は、最上
層よりもエッチングレートが低い層を下層に含む、２層
以上のレジスト層を装着する工程を有することを特徴と
する。
【０００９】
【作用】第１発明ではフォトリソグラフィーにより形成
されたパターンをマスクとして半導体基板上に堆積され
たレジストを途中までエッチングし、形成された開口部
にサイドウォールを形成する。該サイドウォール間隔を
ゲート長とする場合はこの間に金属を蒸着することで短
ゲート電極を形成することができる。
されたパターンをマスクとして半導体基板上に堆積され
たレジストを途中までエッチングし、形成された開口部
にサイドウォールを形成する。該サイドウォール間隔を
ゲート長とする場合はこの間に金属を蒸着することで短
ゲート電極を形成することができる。
【００１０】第２発明では半導体基板上に、最上層より
もエッチングレートが低い層を下層に含む２層以上のレ
ジスト層を塗着しているので、前記エッチングレートが
低いレジスト層でエッチングが停止し、基板から前記エ
ッチングレートが低いレジスト層までの厚みをＴ型ゲー
トの足の長さとするゲート電極が形成される。
もエッチングレートが低い層を下層に含む２層以上のレ
ジスト層を塗着しているので、前記エッチングレートが
低いレジスト層でエッチングが停止し、基板から前記エ
ッチングレートが低いレジスト層までの厚みをＴ型ゲー
トの足の長さとするゲート電極が形成される。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。
具体的に説明する。
【００１２】（実施例１）図２は本発明の方法によりゲ
ート電極を形成する過程を示す模式的断面図である。図
２(a) に示すように動作層が形成されているGaAs基板４
上にレジストであるポリイミド５を1.2 μm塗布する。
次に図２(b) に示すようにその表面に絶縁層SiＯ2 膜６
を3000Å堆積させ写真製版により0.8 μm の間隔をエッ
チングしてパターンを形成し、図２(c) に示すように前
記パターンをマスクにして反応性イオンエッチング（Ｏ
2 −RIE) 150Ｗにより、ポリイミド５を１μm の深さま
で垂直エッチングを行う。
ート電極を形成する過程を示す模式的断面図である。図
２(a) に示すように動作層が形成されているGaAs基板４
上にレジストであるポリイミド５を1.2 μm塗布する。
次に図２(b) に示すようにその表面に絶縁層SiＯ2 膜６
を3000Å堆積させ写真製版により0.8 μm の間隔をエッ
チングしてパターンを形成し、図２(c) に示すように前
記パターンをマスクにして反応性イオンエッチング（Ｏ
2 −RIE) 150Ｗにより、ポリイミド５を１μm の深さま
で垂直エッチングを行う。
【００１３】次に図２(d) に示すようにプラズマCVD 法
によりSiＯ2 膜７を3000Å堆積すると、図２(c) に示す
エッチングされた開口部分に、堆積した厚みと同じ長さ
のサイドウォールが形成される。サイドウォール幅は30
00Åなので、長さ0.8 μm であった開口部分はサイドウ
ォール形成により長さ0.2 μm となる。図２(e) に示す
ように反応性イオンエッチング（ＣＦ4 −RIE) 200Ｗに
より開口部底面のSiＯ2 膜７を開口し、図２(f) に示す
ように反応性イオンエッチング（Ｏ2 −RIE) 150Ｗによ
り開口部底面のポリイミド５を垂直エッチングする。
によりSiＯ2 膜７を3000Å堆積すると、図２(c) に示す
エッチングされた開口部分に、堆積した厚みと同じ長さ
のサイドウォールが形成される。サイドウォール幅は30
00Åなので、長さ0.8 μm であった開口部分はサイドウ
ォール形成により長さ0.2 μm となる。図２(e) に示す
ように反応性イオンエッチング（ＣＦ4 −RIE) 200Ｗに
より開口部底面のSiＯ2 膜７を開口し、図２(f) に示す
ように反応性イオンエッチング（Ｏ2 −RIE) 150Ｗによ
り開口部底面のポリイミド５を垂直エッチングする。
【００１４】次に図２(g) に示すように緩衝フッ酸によ
りSiＯ2 膜６，7 を除去し、図２(h) に示すようにこの
開口部分にTi／Alを蒸着させ、Ｔ型ゲートを形成する。
従来の電子ビーム露光法では図３に示すＴ型ゲートのゲ
ート長Ａ，足の長さＢ，傘の長さＣのサイズ制御に制限
があった。例えば図１(c) のゲート電極８を形成する工
程に示すゲート電極の足の長さは、感度特性が低いポジ
型レジスト２の厚みで制御される。ゲート長及び傘の長
さは、電子ビームの集束により制御されるが、ゲート長
と傘の長さとは堆積させるレジスト層の感光特性により
その比率が決定されていた。
りSiＯ2 膜６，7 を除去し、図２(h) に示すようにこの
開口部分にTi／Alを蒸着させ、Ｔ型ゲートを形成する。
従来の電子ビーム露光法では図３に示すＴ型ゲートのゲ
ート長Ａ，足の長さＢ，傘の長さＣのサイズ制御に制限
があった。例えば図１(c) のゲート電極８を形成する工
程に示すゲート電極の足の長さは、感度特性が低いポジ
型レジスト２の厚みで制御される。ゲート長及び傘の長
さは、電子ビームの集束により制御されるが、ゲート長
と傘の長さとは堆積させるレジスト層の感光特性により
その比率が決定されていた。
【００１５】実施例１では図３に示すゲート長Ａ，足の
長さＢ，傘の長さＣのサイズは、夫々図２(b),(c),(d)
で示されるSiＯ2 膜６によるパターン形成する工程，ポ
リイミドを垂直エッチングする工程及びSiＯ2 膜７によ
りサイドウォールを形成する工程により夫々独立的に決
定され、 0.2μm, 0.2μm, 0.8μm となる。このゲート
電極は電子ビーム露光法と同じ程度の短ゲートであり、
Ｔ型ゲートの３個所のサイズが独立的に制御されてい
る。
長さＢ，傘の長さＣのサイズは、夫々図２(b),(c),(d)
で示されるSiＯ2 膜６によるパターン形成する工程，ポ
リイミドを垂直エッチングする工程及びSiＯ2 膜７によ
りサイドウォールを形成する工程により夫々独立的に決
定され、 0.2μm, 0.2μm, 0.8μm となる。このゲート
電極は電子ビーム露光法と同じ程度の短ゲートであり、
Ｔ型ゲートの３個所のサイズが独立的に制御されてい
る。
【００１６】また、本実施例１においてはGaAs基板４上
にポリイミド５を塗布したが、これはポリイミドに限ら
れるものではなく、他のレジストを用いても良いことは
明白である。
にポリイミド５を塗布したが、これはポリイミドに限ら
れるものではなく、他のレジストを用いても良いことは
明白である。
【００１７】（実施例２）図４は実施例２におけるゲー
ト電極を形成する過程を示す模式的断面図である。ま
ず、図４(a) に示すように動作層が形成されているGaAs
基板４上にポリイミド９，アモルファスSi10, ポリイミ
ド５の順にレジスト層を堆積させる。その表面に図４
(b) に示すように写真製版により絶縁層SiＯ2 膜６でパ
ターンを形成する。
ト電極を形成する過程を示す模式的断面図である。ま
ず、図４(a) に示すように動作層が形成されているGaAs
基板４上にポリイミド９，アモルファスSi10, ポリイミ
ド５の順にレジスト層を堆積させる。その表面に図４
(b) に示すように写真製版により絶縁層SiＯ2 膜６でパ
ターンを形成する。
【００１８】図４(c) に示すように前記パターンをマス
クにしてＯ2 −RIE によりポリイミド５に垂直エッチン
グを行うと、ポリイミド５よりもエッチングレートが低
いアモルファスSi10でエッチングが停止する。
クにしてＯ2 −RIE によりポリイミド５に垂直エッチン
グを行うと、ポリイミド５よりもエッチングレートが低
いアモルファスSi10でエッチングが停止する。
【００１９】次に図４(d) に示すようなSiＯ2 膜７をプ
ラズマCVD 法により堆積すると図４(c) に示す開口部分
に堆積した厚みと同じ幅のサイドウォールが形成され
る。図４(e) に示すようにＣＦ4 −RIE により開口部底
面のSiＯ2膜７及びアモルファスSi10を開口し、図４(f)
に示すようにＯ2 −RIE により開口部底面のポリイミ
ド９を垂直エッチングする。
ラズマCVD 法により堆積すると図４(c) に示す開口部分
に堆積した厚みと同じ幅のサイドウォールが形成され
る。図４(e) に示すようにＣＦ4 −RIE により開口部底
面のSiＯ2膜７及びアモルファスSi10を開口し、図４(f)
に示すようにＯ2 −RIE により開口部底面のポリイミ
ド９を垂直エッチングする。
【００２０】次に図４(g) に示すように緩衝フッ酸によ
りSiＯ2 膜６，７を除去し、開口部分にTi／Alを蒸着さ
せ、図４(h) に示すようなＴ型ゲート電極８を形成す
る。図４(i) に示すようにＣＦ4 −RIE によりアモルフ
ァスSi10を、Ｏ2 −RIE によりポリイミド９を除去す
る。
りSiＯ2 膜６，７を除去し、開口部分にTi／Alを蒸着さ
せ、図４(h) に示すようなＴ型ゲート電極８を形成す
る。図４(i) に示すようにＣＦ4 −RIE によりアモルフ
ァスSi10を、Ｏ2 −RIE によりポリイミド９を除去す
る。
【００２１】ポリイミド９／アモルファスSi10／ポリイ
ミド５の代わりに、アモルファスSi10／ポリイミド５の
２層レジストをGaAs基板４上に堆積する場合は、図４
(i) に示すようにアモルファスSi10を除去する工程で、
Ｔ型ゲート電極８の傘の下側にアモルファスSi10が残存
する可能性が多いため、寄生容量を増加させる不都合を
生じる。
ミド５の代わりに、アモルファスSi10／ポリイミド５の
２層レジストをGaAs基板４上に堆積する場合は、図４
(i) に示すようにアモルファスSi10を除去する工程で、
Ｔ型ゲート電極８の傘の下側にアモルファスSi10が残存
する可能性が多いため、寄生容量を増加させる不都合を
生じる。
【００２２】ポリイミド９をGaAs基板４とアモルファス
Si10との間に堆積させる目的はＴ型ゲート電極８の傘の
下側のレジスト層を除去し易くするためであり、アモル
ファスSi10を薄く塗布することにより可能となる。
Si10との間に堆積させる目的はＴ型ゲート電極８の傘の
下側のレジスト層を除去し易くするためであり、アモル
ファスSi10を薄く塗布することにより可能となる。
【００２３】以上の如くＴ型ゲート電極８の形成方法に
おいては、被エッチング層であるポリイミド５よりもア
モルファスSi10の方がエッチングレートが低いので、図
４(c) に示すようにＯ2 −RIE 垂直エッチングによるポ
リイミド５の深さ方向のエッチングはアモルファスSi10
層で停止し、時間による制御の必要がない。また、ゲー
ト電極８の足の長さは、ポリイミド９及びアモルファス
Si10の厚みを加えた長さとなり、正確に制御することが
できる。
おいては、被エッチング層であるポリイミド５よりもア
モルファスSi10の方がエッチングレートが低いので、図
４(c) に示すようにＯ2 −RIE 垂直エッチングによるポ
リイミド５の深さ方向のエッチングはアモルファスSi10
層で停止し、時間による制御の必要がない。また、ゲー
ト電極８の足の長さは、ポリイミド９及びアモルファス
Si10の厚みを加えた長さとなり、正確に制御することが
できる。
【００２４】なお、本実施例２においてはポリイミド９
／アモルファスSi10／ポリイミド５構造の多層レジスト
を用いたが、この構造に限られるものではなく、最上層
よりもエッチングレートが低い層を中間層又は最下層に
含んでいれば、他の多層レジストを用いても良いことは
明白である。
／アモルファスSi10／ポリイミド５構造の多層レジスト
を用いたが、この構造に限られるものではなく、最上層
よりもエッチングレートが低い層を中間層又は最下層に
含んでいれば、他の多層レジストを用いても良いことは
明白である。
【００２５】（実施例３）
【００２６】
【００２７】表１は電子ビーム露光法及び本発明方法に
より作製したゲート長0.2 μm のＴ型ゲートを有するGa
As／GaAs系HEMTを性能比較したものである。ｇm は相互
コンダクタンス，ｆt は電流遮断周波数、NFは12GHz に
おける雑音指数である。表１から本発明方法により作製
したHEMTの性能は電子ビーム露光法によるHEMTと比較し
て大きな違いがないことが判る。
より作製したゲート長0.2 μm のＴ型ゲートを有するGa
As／GaAs系HEMTを性能比較したものである。ｇm は相互
コンダクタンス，ｆt は電流遮断周波数、NFは12GHz に
おける雑音指数である。表１から本発明方法により作製
したHEMTの性能は電子ビーム露光法によるHEMTと比較し
て大きな違いがないことが判る。
【００２８】
【発明の効果】以上の如く本発明の半導体装置の製造方
法においては両側にサイドウォールを形成し、この溝幅
をゲート長とするため電子ビーム露光法と同じ程度の短
ゲート電極を形成することができる。また、フォトリソ
グラフィーを用いるため複数枚のウエハを一度に処理す
ることができ、スループットが電子ビーム露光法よりも
高くなる等、本発明は優れた効果を奏するものである。
法においては両側にサイドウォールを形成し、この溝幅
をゲート長とするため電子ビーム露光法と同じ程度の短
ゲート電極を形成することができる。また、フォトリソ
グラフィーを用いるため複数枚のウエハを一度に処理す
ることができ、スループットが電子ビーム露光法よりも
高くなる等、本発明は優れた効果を奏するものである。
【図１】電子ビーム露光法によりゲート電極を形成する
過程を示す模式的断面図である。
過程を示す模式的断面図である。
【図２】実施例１によりゲート電極を形成する過程を示
す模式的断面図である。
す模式的断面図である。
【図３】Ｔ型ゲートの３個所のサイズを示した模式的断
面図である。
面図である。
【図４】実施例２によりゲート電極を形成する過程を示
す模式的断面図である。
す模式的断面図である。
１ 半導体基板 ４ GaAs基板 ５，９ ポリイミド ６，７ SiＯ2膜 Ａ ゲート長 Ｂ ゲートの足の長さ Ｃ ゲートの傘の長さ
Claims (2)
- 【請求項１】 フォトリソグラフィーによりゲート電極
を形成する方法において、半導体基板上にレジスト層を
装着する工程と、前記レジスト層表面に絶縁層を堆積し
写真製版によりパターンを形成する工程と、前記パター
ンをマスクとして前記レジスト層を途中までエッチング
し開口部を形成する工程と、前記開口部に絶縁層による
サイドウォールを形成する工程と、前記絶縁層をマスク
として前記開口部内のレジスト層をエッチングする工程
と、レジスト層上の絶縁物を除去する工程と、形成され
た開口部にゲート金属を蒸着させ前記レジスト層を除去
する工程とを含むことを特徴とするゲート電極の形成方
法。 - 【請求項２】 前記半導体基板上にレジスト層を塗着す
る工程は、最上層よりもエッチングレートが低い層を下
層に含む、２層以上のレジスト層を塗着する工程を有す
る請求項１記載のゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29993891A JP2680759B2 (ja) | 1991-10-18 | 1991-10-18 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29993891A JP2680759B2 (ja) | 1991-10-18 | 1991-10-18 | ゲート電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109779A JPH05109779A (ja) | 1993-04-30 |
| JP2680759B2 true JP2680759B2 (ja) | 1997-11-19 |
Family
ID=17878755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29993891A Expired - Fee Related JP2680759B2 (ja) | 1991-10-18 | 1991-10-18 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680759B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102011446B1 (ko) | 2013-02-26 | 2019-10-14 | 삼성전자주식회사 | 반도체 소자의 박막 패턴 형성 방법 |
| US11487205B2 (en) | 2017-11-17 | 2022-11-01 | Mitsui Chemicals, Inc. | Semiconductor element intermediate, composition for forming metal-containing film, method of producing semiconductor element intermediate, and method of producing semiconductor element |
-
1991
- 1991-10-18 JP JP29993891A patent/JP2680759B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05109779A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |